JP3591894B2 - 多層プリント基板 - Google Patents
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【産業上の利用分野】
本発明は液晶表示装置、画像読取装置、画像形成装置、コンピュータ等の各種電子機器に用いられる多層プリント基板に関する。
【0002】
【従来の技術】
従来の多層プリント基板を図1に示す。1は多層プリント基板、2は該プリント基板に実装される機能素子としての抵抗素子、3は配線パターン、4は接続パッド、5はスルーホールである。多層プリント基板1のうちaは導体層で電気回路を構成する目的で使用される。bは誘電層で異なる導体層a間の絶縁を目的とする。
【0003】
誘電層bを隔てた導体層a間は、一般的にスルーホール5を使用して導通が可能な構成となっている。
【0004】
【発明が解決しようとする課題】
多層プリント基板は、導体層間の絶縁に使用している材料が誘電率をもつために、導体層間の誘電結合(容量結合)は避けられないものとなっており、誘電結合を通じてノイズが他の導体層に侵入し、電気回路の誤動作を引き起こす等の問題を生じる場合がある。
【0005】
これらの問題を解決するために誘電結合を小さくする手段には、低誘電率の材料を使用する方法があるが、低誘電率材料は一般的に高価であり、コストアップにつながる。
【0006】
【課題を解決するための手段(及び作用)】
本発明によれば、多層プリント基板において、電気回路に接続した第1導体層、該第1導体層より内側配置であって、電気回路に接続した第2導電層、該第1導電層と該第2導電層との間に配置した低誘電率の第1誘電体層、該第2導電層より内側配置であって、第1電源に接続した第3導電層、該第2導電層と該第3導電層との間に配置した高誘電率の第2誘電体層,高誘電率の第3誘電体層を間にして、該第3導電層と隣接配置し、第2電源に接続した第4導電層、高誘電率の第4誘電体層を間にして、該第4導電層と隣接配置し、電気回路に接続した第5導電層、及び低誘電率の第4誘電体層を間にして、該第5導電層と隣接配置し、電気回路に接続した第6の導体層を有することを特徴とする多層プリント基板、とする構成によって、低コストで、導体層間の誘電結合を低減可能としたものである。
【0007】
【実施例】
(好適な実施態様の説明)
本発明に用いられる導体層としては、Al、Cu、Ni、Cr等の低抵抗の導電体が用いられる。
【0008】
又、誘電率の低い材料の誘電率が3.9以下であることが望ましい。
【0009】
一方、誘電率の高い材料の誘電率が4.0以上であることが望ましい。
【0010】
又、低誘電率材料と高誘電率材料との誘電率の差は0.1以上あればよく1.0以上がより好ましい。
【0011】
材料は、ガラスエポキシ樹脂、ポリイミド樹脂等から所望の誘電率のものを選択して用いる。
【0012】
(実施例1)
図2に本発明を適用した多層プリント基板の一実施例を示す。同図においてa1〜a6は導体層、b1〜b5は誘電層である。また導体層a3、a4は電源(Vcc及びGND)と接続され、a1、a2、a5、a6は電気回路を形成する為の導体層であり所望の配線パターンに加工されている。さらに同図において、誘電層b2〜4は比較的高誘電率ではあるが安価な材料c、b1とb5は高価であるが低誘電率の材料dより形成されている。
【0013】
導体層a3、a4が電源層である為に、ノイズは発生せずまたノイズの影響を受けにくくなっている。また、導体層a2とa5は距離が離れているため結合容量が小さくなっているとともに、間に電源層があるので、誘電結合が小さく且つシールドされている。
【0014】
この構成で誘電結合が問題となるのは、導体層a1とa2間、導体層a5とa6間であるが、導体層a1とa2間の誘電層b1と、導体層a5とa6間の誘電層b5は低誘電率材料dであるため誘電結合が小さくなっており、他導体層からのノイズの侵入、他導体層へのノイズの輻射が小さい構成となっている。
【0015】
また誘電層b2〜4は比較的高誘電率材料cであるが、導体層a2〜a5間の誘電結合はもとより問題ではなく、材料cが安価であるため、低コストのプリント基板となっている。
【0016】
尚、本実施例では
導体層として厚み70μmのCuを用い、
低誘電率材料の層としては、
厚みが0.3mmのものを用い
高誘電率材料の層としては、
厚みが0.3mmのものを用いた。
【0017】
(実施例2)
図3に本発明を適用した多層プリント基板の第2の実施例を示す。同図においてa7〜12は導体層、b6〜10は誘電層である。
【0018】
また、導体層a9はデジタル用電源(DVcc及びDGND)に接続される、導体層a7、a8はデジタル回路を形成する為の配線パターンが形成される導体層となっている。導体層a10はアナログ用電源層(AVcc及びAGND)、導体層a11、a12はアナログ回路を形成する為の配線パターンが形成される導体層となっている。
【0019】
さらに同図において、誘電層b6、7、9、10は比較的高誘電率ではあるが安価な材料c、b8は高価であるが低誘電率の材料dより形成されている。
【0020】
図3における多層プリント基板はアナログ回路とデジタル回路の混在であり、デジタル回路のスイッチングノイズのアナログ回路への侵入を如何に抑えるかがポイントである。この構成ではアナログ回路とデジタル回路の境界となる誘電層b8が低誘電率材料dであるため誘電結合が小さくなっており、デジタル回路のスイッチングノイズのアナログ回路への侵入を抑える構成となっている。
【0021】
また誘電結合の問題とならない誘電層b6、7、9、10は安価な材料cであるため、低コストのプリント基板となっている。
【0022】
以上説明した図2、3では実装される機能素子や具体的配線パターンの描写は省略しているが、これらは用いる電子機器の回路に応じて適宜図1の如く構成できる。
【0023】
【発明の効果】
以上説明した様に、電気回路を構成する導体層と、該導体層間を絶縁する誘電層が、交互に形成されることによってなる多層プリント基板において、該誘電層が異なる2種類の誘電率の材料より構成することによって、低コストアップで、誘電結合を低減するといった効果を奏する。
【図面の簡単な説明】
【図1】多層プリント基板の従来例を示す模式的斜視図、
【図2】本発明を適用した多層プリント基板の実施例を示す模式的斜視図、
【図3】本発明を適用した多層プリント基板の実施例を示す模式的斜視図である。
【符号の説明】
a 導体層
b 誘電層
a1〜a12 導体層
b1〜b10 誘電層
Claims (3)
- 多層プリント基板において、電気回路に接続した第1導体層、該第1導体層より内側配置であって、電気回路に接続した第2導電層、該第1導電層と該第2導電層との間に配置した低誘電率の第1誘電体層、該第2導電層より内側配置であって、第1電源に接続した第3導電層、該第2導電層と該第3導電層との間に配置した高誘電率の第2誘電体層,高誘電率の第3誘電体層を間にして、該第3導電層と隣接配置し、第2電源に接続した第4導電層、高誘電率の第4誘電体層を間にして、該第4導電層と隣接配置し、電気回路に接続した第5導電層、及び低誘電率の第4誘電体層を間にして、該第5導電層と隣接配置し、電気回路に接続した第6の導体層を有することを特徴とする多層プリント基板。
- 前記低誘電率が3.9以下で、高誘電率4.0以上の材料で形成されていることを特徴とする請求項1に記載の多層プリント基板。
- 前記低誘電率と高誘電率との差が0.1以上及び1.0以下であることを特徴とする請求項1又は2に記載の多層プリント基板。
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JP28985094A JP3591894B2 (ja) | 1994-11-24 | 1994-11-24 | 多層プリント基板 |
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JP28985094A Expired - Fee Related JP3591894B2 (ja) | 1994-11-24 | 1994-11-24 | 多層プリント基板 |
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- 1994-11-24 JP JP28985094A patent/JP3591894B2/ja not_active Expired - Fee Related
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