JP3584035B2 - 石英基板上の単結晶シリコン・アイランド作製方法 - Google Patents

石英基板上の単結晶シリコン・アイランド作製方法 Download PDF

Info

Publication number
JP3584035B2
JP3584035B2 JP51512194A JP51512194A JP3584035B2 JP 3584035 B2 JP3584035 B2 JP 3584035B2 JP 51512194 A JP51512194 A JP 51512194A JP 51512194 A JP51512194 A JP 51512194A JP 3584035 B2 JP3584035 B2 JP 3584035B2
Authority
JP
Japan
Prior art keywords
single crystal
crystal silicon
island
substrate
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP51512194A
Other languages
English (en)
Other versions
JPH08505010A (ja
Inventor
サーマ，カルーリ・アール
チャンレー，チャールズ・エス
Original Assignee
ハネウエル・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ハネウエル・インコーポレーテッド filed Critical ハネウエル・インコーポレーテッド
Publication of JPH08505010A publication Critical patent/JPH08505010A/ja
Application granted granted Critical
Publication of JP3584035B2 publication Critical patent/JP3584035B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275—Vertical isolation by bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76289—Lateral isolation by air gap
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/012—Bonding, e.g. electrostatic for strain gauges
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/135—Removal of substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/15—Silicon on sapphire SOS
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/977—Thinning or removal of substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

背 景
本発明は、高解像度アクティブ・マトリックス・ディスプレイ技術分野に関するもので、特に、高温透明基板上での高移動性単結晶シリコン薄膜トランジスタの製作に関する。
高解像度アクティブ・マトリックス・ディスプレイは、コンピュータ、娯楽、エレクトロニクスおよび航空宇宙工学等を含む種々の適用業務分野で必要とされている。関連従来技術においては、高解像度アクティブ・マトリックス・ディスプレイは、非晶質シリコン（ａ−Si）アクティブ・マトリックス薄膜トランジスタ（TFT）を使用して製作され、可撓性ケーブルまたはその他の接続メカニズムによってディスプレイ硝子（表示画面）に接続した外部行・列ドライバを備え持つ。外部行・列ドライバは、低解像度ディスプレイに見合った技法である従来技術の単結晶シリコン・ウェハーを使用して作られる。その理由は、ディスプレイの解像度が増加するにつれて、相互接続数は増加し、相互接続間隔が減少するからである。ディスプレイへの外部ドライバの相互接続は、そのような相互接続密度の増加によって、非実際的または不可能となる。例えば、相互接続の中心点間距離である相互接続間隔が、150ミクロン（0.006インチ）になると、外部ドライブ実装の可能性が少なくなる。光バルブ・ディスプレイは、25mm（１インチ）につき1,000本（lpi）のような高解像度で、かつ25ミクロン（0.001インチ）またはそれ以下の相互接続間隔を必要とし、その結果、外部ドライブへの相互接続を利用する作業はほとんど不可能となる。この非常に小さい相互接続間隔という問題の解決策は、行・列ドライバをディスプレイ硝子板上に直接取り付けること、すなわち、アクティブ・マトリックス・アレイと統合ドライバとを共用することにある。統合ドライバは、高解像度ディスプレイを可能とし、外部接続数を数千から数十に減らし、ディスプレイ・システムの信頼性を向上し、コストを低減する。しかし、現在のディスプレイのSi TFTの低移動性（例えば、ボルト−秒当たり１平方cm）のため、高解像度ディスプレイ上の統合ドライバの製作は、要求される表示速度が実現しないため、実用的ではない。このような状況に対応して、ポリシリコン（ｐ−Si）TFTが、統合ドライバを備え持つディスプレイに対し関連従来技術分野において開発されつつある。ｐ−Si TFTの移動性は、ボルト−秒当たり約50平方cmである。ｐ−Si TFTは、ａ−Si TFTに比較し、かなりすぐれた移動性を持ってはいるが、ドライバ設計に関しなお複雑な直並列アーキテクチャを必要とする。ポリシリコンTFTの「オフ」電流は、高く、従って、２個のTFTは、「オフ」電流を減少させるために直列に接続される。
更にすぐれた統合ドライバが、ボルト−秒当たり600平方cmという移動性を持つ単結晶シリコンTFTを使用して組み立てられることができる。多数のシリコン・デバイスに匹敵する性能を持つ単結晶シリコンTFTを硝子板上に作ることができれば、性能低下の犠牲なしに統合ドライバを持つ高解像度ディスプレイを製作することができる。
関連従来技術において、透明基板上に単結晶シリコンTFTを作製するために２つのアプローチが追求されている。一つのアプローチは、絶縁体上シリコン（SOI）基板にTFTドライバを作製する方法で、これは、SOI基板のドライバ側を接着剤を持つ透明ディスプレイ基板に付着し、その後、シリコン・ウェハーをエッチング除去し、ドライバ層にTFTを残留させる。このアプローチに関わる主な問題は、接着剤が低温粘着性に関し信頼性が低いことと接着剤層が高電流ドライバに性能に悪影響を及ぼすことである。
第２のアプローチは、硝子基板に、エッチング停止層を持つシリコン・ウェハーを静電接着し、シリコン・ウェハーとエッチング停止層を剥離することによって、薄膜単結晶シリコン・デバイス層を残し、硝子のひずみポイントによって指示される低処理温度（例えば、摂氏600度）を用いてTFTを上記デバイス層上に作製するというものである。しかし、このアプローチも、低温デバイス処理技術の一層の開発を必要とする。本発明は、単結晶シリコンTFTを透明基板上に作るための上記２つのアプローチの欠点を克服するものである。
発明の開示
本発明が採用する方法は、エッチング停止層を持つシリコン・イェハーに融解石英基板を接着させ、シリコン・ウェハーとエッチング停止層を剥離することによって、薄膜単結晶シリコン・デバイス層を残留させ、従来技術の高温装置プロセスを使用して、アクティブ・マトリックスおよび統合ドライブのための単結晶シリコンTFTを作製する。本発明の特徴は、透明ディスプレイ基板上の高移動性単結晶シリコンTFTの開発ならびにアクティブ・マトリックス・ディスプレイの解像度と信頼性の向上にある。本発明における基板として融解石英を使用することの利点は、石英が、必要なサイズと必要な表面品質の点ですぐに利用できる材料であり、また石英が、高い化学的純度、高温許容範囲および従来技術のシリコン集積回路処理技術との適合性を備えていることである。
【図面の簡単な説明】
図１は、関連従来技術のドライバとアクティブ・マトリックス・ディスプレイのレイアウトを示す。
図２は、同一基板上の単結晶アクティブ・マトリックス・ディスプレイと単結晶シリコン統合ドライバのレイアウトを示す。
図３は、石英基板上にシリコンで作製されたCMOSデバイスのシリコン、石英およびその他の材料の熱膨張係数を表わすグラフである。
図4aから4gは、石英基板上で単結晶TFTを作製するための一連のステップを示す。
図５は、石英基板上のシリコンを持つCMOSデバイスの断面図である。
実施例の記述
図１におけるアクティブ・マトリックス・ディスプレイ・アレイ11は、プリント回路板23上のドライバ13を持つ。このドライバ13は、アレイ11と離れて配置され可撓性コネクタ17によってアレイ11に接続される。この構成のいくつかの欠点は、ディスプレイの解像度と信頼性の限界にある。図２は、同一ディスプレイ基板上に統合行ドライバ19と列ドライバ20を持つアクティブ・マトリックスである本発明のディスプレイ10を図示する。外部相互接続端子は殆どドライバ接続の役割を持っていない。
従来技術の高温デバイス処理に関して、石英のような高温透明基板を使うことは明きらかであるかもしれないが、図３に示されている通り石英とシリコンの膨張係数12と14との間の大きい差のため、石英（SiO2）基板にシリコン・ウエハーを接着することは従来可能でなかった。コーニングの7059硝子の膨張係数15は、他の材料と比較し、特に摂氏600度近辺で、非常に異なるように見える。コーニング1733硝子基板の膨張係数16は、シリコンの係数14に非常に近い。従って、シロコン・ウェハーは、低温（例えば、摂氏600度）で、破損せずに、コーニング1733に接着させ、処理することができる。しかし、シリコンが拡散または電解処理によって高温で石英に接着すると、結果として生ずる石英−シリコン合成物は、室温への冷却の間に、石英の破砕強度を越える温度的ストレスのため、最後には割れるか多くの断片に粉砕する。
単結晶シリコン基板表面が親水性のある状態になれば、それは室温でも石英基板に接着できる。しかし、シリコン・ウエハーとエッチング停止層の最後の残存部分を取りはがすための選択的エッチングが行われる前にシリコン基板の大部分を取りはがす研磨作業を行う間、シリコン石英合成物を一体に保持するには、この種の接着剤の強度は、十分ではない。本発明は、この後者の作業の破壊的な面を防止するものである。
図4aから4gは、石英基板20上での単結晶TFTの製作のための種々のステップを図示している。最初に、図4aで、摂氏約900度で、厚さ約0.55mm（22ミル）の薄いボロン（Ｐ−）がドープされた単結晶シリコン基板18上にエッチング停止層として、厚さ２ミクロンの厚いボロン（Ｐ＋＋）がドープされたシリコン層30をエピラキシャル法によって堆積させる。次に、厚さ0.6ミクロンの薄いボロン（Ｐ−）がドープされた単結晶シリコン・デバイス層が、シリコン・エッチング停止層30上に摂氏約900度でエピタキシャル法によって堆積させられる。単結晶シリコン・デバイス層32は、真の表面に対し粗さが0.3ミクロン以下の範囲内の薄膜表面を持つ。単結晶デバイス層32の表面は、H2O2を含む溶液で磨かれる。次に、真の表面に対し粗さが0.3ミクロン以下の範囲内の薄膜表面を持つ非晶質の石英基板表面20を、単結晶デバイス層32の磨かれた表面に接着させる。この時、石英基板20とシリコン・デバイス層32との表面は酸素−水素（Ｈ−Ｏ）結合を介して室温で自然に接着する。図4bでは、接着剤22（EPO−TEK301:商標）をシリコン基板18とエッチング停止層30と単結晶シリコン・デバイス層32と石英層20との縁（ふち）に塗布することで、単結晶シリコン・デバイス層32と石英層20の接合を強固にシールする。図4cでは、層18、30および32が層20に比較しサイズの点で異なっているかまたは切り取られている場合の本発明の別の代替的構成を示しており、接着剤22が、接着固めとシーリングのため上記各層に塗布されている。図4dでは、シリコン基板18の一部と接着剤22の一部とが削り取られている。シリコン基板18の残留部分は、エチレンジアミン・ピロカテコール（ethylenediamine pyrocatechol）でエッチング除去される。接着剤22の残留部分は、層20、30および32の縁から物理的に除去される。エッチング停止層は、エッチング除去される。アイランド34が、単結晶シリコン・デバイス層32にフォトレジスト・マスクをあてがって形成される。次に、単結晶シリコン・アイランドの乾式エッチングが、フォトレジスト・マスクが定めたパターンに従って、単結晶デバイス層32の部分の反応性イオンエッチングによって、実施される。単結晶シリコン・アイランド34が石英基板20に摂氏約１、000度で接着される。同時に、単結晶シリコン・アイランド34が、摂氏約１、000度で、周囲酸素環境の中で熱的に酸化され、シリコン・アイランド34上に500オングストロームの二酸化けい素層36が形成される。これらのプロセスの後、統合ドライバ用の高移動性TFT（薄膜トランジスタ）の製作を完了するため、関連従来技術の処理方法を用いることができる。
上述の通り、シリコン層32の表面を親水性を持つように調整した後、層32の表面は、室温で石英基板20に接着される。シリコン層32の表面を親水性を持つように調整するため、RCA社製溶液（RCA 1−1NH3:5H2O:1H2O2,または、RCA 2−1HC1:6H2O:1H2O2）またはH2SO4とH2O2を含む溶液を使用できる。シリコン層32と石英20との接合表面は、粗さ0.3ミクロン以下の平らな表面を持つ。シリコン層32と石英ウェハー20の表面が、粒子のない表面を生成するクリーンルームで磨かれると、欠陥のない非常に均一な接合ができあがる。このような接合の後、この合成層24は、図4bで示されるように適切な接着剤22でふち部分でシールされる。図4bは、シリコン18と石英基板20とが同じサイズでふち部で研磨される状況を図示する。図4cは、基板18と20が同じサイズでなくかつふち部での研磨がなされない場合の状況を図示する。図4bまたは4cいずれの構成をも使うことができる。ふちシール／接着剤22は２つの目的を果たす。第１に、接着に加えて、ふちシール／接着剤22は、ふちシール／接着剤22の一部の除去を含む後続のシリコン研磨作業の間シリコン石英基板合成面24を手つかずにしておき、その結果、合成層24が図4dで示されるように生成される。第２に、ふちシール／接着剤22は、研磨作業の間、水とその他の化学エッチング溶液が基板18と20のふち部分の不適切な接着部分から接着面へしみ出ることを防止する。図4cは、不適切な接着による接着面のふち部での裂け目26を図示する。もしも水またはエッチング溶液が接合面に進入すると、合成層24の層間剥離が発生する。ふちシールに使う効果的な接着剤は、Epoxy Technology社製のEPO−TEK301（商標）である。この薄いエポキシ樹脂は合成基板24の端に注射器を用いて塗布することができる。フォトレジスタまたはその他の接着剤を、ふちシールに使うこともできる。
図4eは、ふちシールリング除去およびシリコン研磨作業の後の合成物28を示す。残留未研磨シリコン基板18は、エチレンジアミン・ピロカテコール（EDP）を用いて選択的にエッチング除去される。その後、エポキシのふちシールは、機械的手段によって石英基板20から簡単に除去される。続いて、エッチング液1 HF:3HNO3:8 HAcを用いた選択的エッチングによって、（典型的には厚さ２ミクロンの）エッチング停止層の除去が行われ、図4eに示されるように、（典型的には厚さ0.6ミクロンの）薄い単結晶シリコン・デバイス層32が残る。図4fには、統合TFTアクティブ・マトリックス・ディスプレイと行・列ドライブ回路のためのシリコン・アイランドを形成するために、シリコンデバイス層32がフォト・リトグラフ法でパターン描きされ（反応性イオンエッチングRIEによって）乾式エッチングされた場合の結果が示されている。図4fまでの処理ステップはすべて室温で実施される。
図4gは、周囲酸素環境下でのシリコン・アイランド34の高温アニーリング／拡散接着という次工程の結果を表す。シリコン・アイランド34を持つ石英ウェハー20は、アニーリング／酸化処理炉に置かれる。この炉内の温度は１分につき摂氏約20℃の上昇率で、室温からおよそ摂氏1,000度へと緩やかに上昇勾配をたどる。炉が摂氏約500度に達すると、乾燥酸素が炉内を循環し、アイランド34上に厚さ500オングストロームの熱二酸化けい素層が形成される。このプロセスは全部で約60分要し、その前半25分間で温度が500度から1,000度に上昇し、残り35分間は温度は摂氏約1,000度に維持される。その後基板20は炉から取り出される。図4gの石英体28上のシリコンは、摂氏1,000度で、アニーリングされるよう加熱されるが、シリコン膜アイランド34の熱ストレスがそのサイズ、すなわち、直径または幅に比例して増加するので、基板20は、いかなる熱ストレスの問題も持たない。250×250ミクロン程度の大きさのアイランド34は、摂氏1,000度のような非常な高温でもストレスによる破壊的影響なしで製作される。かくして、10×10ミクロン程度の大きさの単結晶シリコン装置のエッチングでは、高温でのシリコン膜アイランド34における熱ストレスは非常に小さい。
高温アニーリングプロセスによって、シリコン・アイランド34と石英基板20との接着が強化された拡散接合が生まれる。このプロセスによって、また、引き続くCMOSデバイス処理で移植スクリーンとして使われる厚さ500オングストロームの熱酸化物ができあがる。拡散接合基板28は、従来技術の高温シリコンCMOSデバイス処理を用いて処理することができる。従来技術の高温シリコンCMOSデバイス処理は、統合ドライバを有するアクティブ・マトリックス・ディスプレイのため、図５で示されるように、ＮチャネルまたはＰチャネルいずれかの単結晶シリコンTFT40または42を製作するために使うことができる。

Claims (18)

  1. 単結晶シリコン・アイランド（34）を石英基板（20）上に製作するための方法であって、
    単結晶シリコン基板（18）上にエッチング停止層（30）を堆積させるステップと、
    エッチング停止層（30）上に単結晶シリコン・デバイス層（32）を堆積させるステップと、
    石英基板（20）をシリコン・デバイス層（32）に室温で接着するステップと、
    接着剤（22）を用いて、シリコン基板（18）とエッチング停止層（30）と単結晶シリコン・デバイス層（32）と石英基板（20）との縁を強固にシールするステップと、
    シリコン基板（18）の一部と接着剤（22）の一部とを削り取るステップと、
    シリコン基板（18）の残留部分をエッチング除去するステップと、
    接着剤（22）の残留部分を除去するステップと、
    エッチング停止層（30）をエッチング除去するステップと、
    単結晶シリコン・デバイス層（32）上にフォトレジスト ・マスクを形成するステップと、
    前記フォトレジスト・マスクをマスクとして単結晶シリ コン・デバイス層（32）を反応性イオンエッチングによ りエッチングして単結晶シリコン・アイランド（34）と するステップと、
    単結晶シリコン・アイランド（34）を石英基板（20）に拡散接合するステップと、を含む単結晶シリコン・アイランドを製作する方法。
  2. 単結晶シリコン・アイランド（34）の石英基板（20）への上記拡散接合が高温で実施される請求項１記載の単結晶シリコン・アイランドを作製する方法。
  3. 単結晶シリコン・アイランド（34）の露出表面を熱酸化するステップを更に含む請求項２記載の単結晶シリコン・アイランドを製作する方法。
  4. 液晶ディスプレイのために、単結晶シリコン・アイランド（34）上に、アクティブ・マトリックス・ピクセル・アレイ（11）と統合行・列ドライバ（13）を組み立てるステップを更に含む請求項３記載の単結晶シリコン・アイランドを製作する方法。
  5. 電界発光ディスプレイのために、単結晶シリコン・アイランド（34）上に、アクティブ・マトリックス・ピクセル・アレイ（11）と統合性・列ドライバ（13）を組み立てるステップを更に含む請求項３記載の単結晶シリコン・アイランドを製作する方法。
  6. ドット・マトリックス・ディスプレイのために、単結晶シリコン・アイランド（34）上に、アクティブ・マトリックス・ピクセル・アレイ（11）と統合行・列ドライバ（13）を組み立てるステップを更に含む請求項３記載の単結晶シリコン・アイランドを製作する方法。
  7. 単結晶シリコン・アイランド（34）を高温基板上に製作する方法であって、
    単結晶シリコン基板（18）上にエッチング停止層（30）を堆積させるステップと、
    エッチング停止層（30）上に単結晶シリコン・デバイス層（32）を堆積させるステップと、
    単結晶シリコン層（32）に高温基板を接着するステップと、
    シリコン基板（18）とエッチング停止層（30）と単結晶シリコン層（32）とを接着剤を用いて高温基板にそれぞれの縁で強固にシールするステップと、
    シリコン基板（18）の一部を削り取るステップと、
    シリコン基板（18）の残留部分をエッチング除去するステップと、
    接着剤（22）を除去するステップと、
    エッチング停止層（30）をエッチング除去するステップと、
    単結晶シリコン・デバイス層（32）上にフォトレジスト ・マスクを形成するステップと、
    前記フォトレジスト・マスクをマスクとして単結晶シリ コン・デバイス層（32）を反応性イオンエッチングによ りエッチングして単結晶シリコン・アイランド（34）と するステップと、
    単結晶シリコン・アイランド（34）と石英基板を摂氏1000度で熱処理して接合するステップと、
    を含む単結晶シリコン・アイランドを製作する方法。
  8. 液晶ディスプレイのために、単結晶シリコン・アイランド（34）上に、アクティブ・マトリックス・ピクセル・アレイ（11）と統合行・列ドライバ（13）を組み立てるステップを更に含む請求項７記載の単結晶シリコン・アイランドを製作する方法。
  9. 電界発光ディスプレイのために、単結晶シリコン・アイランド（34）上に、アクティブ・マトリックス・ピクセル・アレイ（11）と統合行・列ドライバ（13）を組み立てるステップを更に含む請求項７記載の単結晶シリコン・アイランドを製作する方法。
  10. ドット・マトリックス・ディスプレイのために、単結晶シリコン・アイランド（34）上に、アクティブ・マトリックス・ピクセル・アレイ（11）と統合行・列ドライバ（13）を組み立てるステップを更に含む請求項７記載の単結晶シリコン・アイランドを製作する方法。
  11. 単結晶シリコン・アイランド（34）を高温基板上に製作する方法であって、
    単結晶シリコン基板（18）上に停止層（30）を堆積させるステップと、
    停止層（30）上に単結晶シリコン・デバイス層（32）を堆積させるステップと、
    単結晶シリコン層（32）に高温基板を接着するステップと、
    シリコン基板（18）と停止層（30）と単結晶シリコン層（32）とを接着剤を用いて高温基板にそれぞれの縁で強固にシールするステップと、
    シリコン基板（18）を停止層（30）まで削り取るステップと、
    接着剤（22）を除去するステップと、
    停止層（30）を除去するステップと、
    単結晶シリコン・デバイス層（32）上にフォトレジスト ・マスクを形成するステップと、
    前記フォトレジスト・マスクをマスクとして単結晶シリ コン・デバイス層（32）を反応性イオンエッチングによ りエッチングして単結晶シリコン・アイランド（34）と するステップと、
    単結晶シリコン・アイランド（34）と石英基板を摂氏1000度で熱処理して接合するステップと、
    を含む単結晶シリコン・アイランドを製作する方法。
  12. 液晶ディスプレイのために、単結晶シリコン・アイランド（34）上に、アクティブ・マトリックス・ピクセル・アレイ（11）と統合行・列ドライバ（13）を組み立てるステップを更に含む請求項11記載の単結晶シリコン・アイランドを製作する方法。
  13. 電界発光ディスプレイのために、単結晶シリコン・アイランド（34）上に、アクティブ・マトリックス・ピクセル・アレイ（11）と統合行・列ドライバ（13）を組み立てるステップを更に含む請求項11記載の単結晶シリコン・アイランドを製作する方法。
  14. ドット・マトリックス・ディスプレイのために、単結晶シリコン・アイランド（34）上に、アクティブ・マトリックス・ピクセル・アレイ（11）と統合行・列ドライバ（13）を組み立てるステップを更に含む請求項11記載の単結晶シリコン・アイランドを製作する方法。
  15. 基板（20）上に統合ドライバ（13）としての高移動性薄膜トランジスタ（40、42）のアイランド（34）を製作する方法であって、
    摂氏900度で、厚さ22ミルの薄いボロン（Ｐ−）がドープされた単結晶シリコン基板（18）上にエッチング停止層として、厚さ２ミクロンの厚いボロン（Ｐ＋＋）がドープされたシリコン層（30）をエピタキシャル法によって堆積させるステップと、
    厚さ0.6ミクロンの薄いボロン（Ｐ−）がドープされ、真の表面に対し粗さが0.3ミクロン以下の範囲内の薄膜表面を持つ単結晶シリコン・デバイス層（32）を、シリコン・エッチング停止層（30）上に摂氏900度でエピタキシャル法によって堆積させるステップと、
    単結晶デバイス層（32）の表面を、H2O2を含む溶液で磨くステップと、
    真の表面に対し粗さが0.3ミクロン以下の平らな表面を持つ非晶質の石英基板表面（20）を単結晶デバイス層（32）の磨かれた表面に室温で酸素−水素結合を介して自然に接着させるステップと、
    接着剤をシリコン基板（18）とエッチング停止層（39）と単結晶シリコン・デバイス層（32）と石英層とのふちに塗布して、単結晶シリコン・デバイス層（32）と石英層との接合を強固にシールするステップと、
    シリコン基板（18）の一部と接着剤（22）の一部とを削り取るステップと、
    シリコン基板（18）の残留部分をエチレンジアミン・ピロカテコールを用いてエッチング除去するステップと、
    接着剤（22）の残留部分を除去するステップと、
    エッチング停止層（30）をエッチング用腐食液を用いてエッチング除去するステップと、
    単結晶シリコン・デバイス層（32）上にフォトレジスト ・マスクを形成するステップと、
    前記フォトレジスト・マスクをマスクとして単結晶シリ コン・デバイス層（32）を反応性イオンエッチングによ りエッチングして単結晶シリコン・アイランド（34）と するステップと、
    単結晶シリコン・アイランド（34）を石英基板（20）に摂氏1,000度で拡散接合するステップと、
    摂氏1,000度で周囲酸素環境下で単結晶シリコン・アイランド（34）を高温酸化させて、シリコン・アイランド（34）上に厚さ500オングストロームの熱二酸化けい素層を形成するステップと、
    を含む単結晶シリコン・アイランドを製作する方法。
  16. 液晶ディスプレイのために、単結晶シリコン・アイランド（34）上に、アクティブ・マトリックス・ピクセル・アレイ（11）と統合行・列ドライバ（13）を組み立てるステップを更に含む請求項15記載の単結晶シリコン・アイランドを製作する方法。
  17. 電界発光ディスプレイのために、単結晶シリコン・アイランド（34）上に、アクティブ・マトリックス・ピクセル・アレイ（11）と統合行・列ドライバ（13）を組み立てるステップを更に含む請求項15記載の単結晶シリコン・アイランドを製作する方法。
  18. ドット・マトリックス・ディスプレイのために、単結晶シリコン・アイランド（34）上に、アクティブ・マトリックス・ピクセル・アレイ（11）と統合行・列ドライバ（13）を組み立てるステップを更に含む請求項15記載の単結晶シリコン・アイランドを製作する方法。
JP51512194A 1992-12-29 1993-08-30 石英基板上の単結晶シリコン・アイランド作製方法 Expired - Fee Related JP3584035B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US07/998,968 1992-12-29
US07/998,968 US5258323A (en) 1992-12-29 1992-12-29 Single crystal silicon on quartz
PCT/US1993/008172 WO1994015356A1 (en) 1992-12-29 1993-08-30 Single crystal silicon on quartz

Publications (2)

Publication Number Publication Date
JPH08505010A JPH08505010A (ja) 1996-05-28
JP3584035B2 true JP3584035B2 (ja) 2004-11-04

Family

ID=25545722

Family Applications (1)

Application Number Title Priority Date Filing Date
JP51512194A Expired - Fee Related JP3584035B2 (ja) 1992-12-29 1993-08-30 石英基板上の単結晶シリコン・アイランド作製方法

Country Status (9)

Country Link
US (1) US5258323A (ja)
EP (1) EP0677207B1 (ja)
JP (1) JP3584035B2 (ja)
KR (1) KR100275828B1 (ja)
DE (1) DE69320210T2 (ja)
FI (1) FI953159A0 (ja)
RU (1) RU2121733C1 (ja)
TW (1) TW295674B (ja)
WO (1) WO1994015356A1 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0604231B8 (en) * 1992-12-25 2001-04-11 Canon Kabushiki Kaisha Semiconductor device applicable for liquid crystal display device, and process for its fabrication
US5344524A (en) * 1993-06-30 1994-09-06 Honeywell Inc. SOI substrate fabrication
US5719065A (en) 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
WO1995018463A1 (en) * 1993-12-30 1995-07-06 Honeywell Inc. Single crystal silicon on quartz
US5642129A (en) * 1994-03-23 1997-06-24 Kopin Corporation Color sequential display panels
US5536950A (en) * 1994-10-28 1996-07-16 Honeywell Inc. High resolution active matrix LCD cell design
US5668045A (en) * 1994-11-30 1997-09-16 Sibond, L.L.C. Process for stripping outer edge of BESOI wafers
US5494849A (en) * 1995-03-23 1996-02-27 Si Bond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator substrates
US5937312A (en) * 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
JPH08274285A (ja) * 1995-03-29 1996-10-18 Komatsu Electron Metals Co Ltd Ｓｏｉ基板及びその製造方法
US5688415A (en) * 1995-05-30 1997-11-18 Ipec Precision, Inc. Localized plasma assisted chemical etching through a mask
JPH0964321A (ja) * 1995-08-24 1997-03-07 Komatsu Electron Metals Co Ltd Ｓｏｉ基板の製造方法
TW374196B (en) * 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
US6612022B1 (en) * 1996-05-03 2003-09-02 Invensys Systems, Inc. Printed circuit board including removable auxiliary area with test points
US5754013A (en) * 1996-12-30 1998-05-19 Honeywell Inc. Apparatus for providing a nonlinear output in response to a linear input by using linear approximation and for use in a lighting control system
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JPH11204452A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体基板の処理方法および半導体基板
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6087236A (en) * 1998-11-24 2000-07-11 Intel Corporation Integrated circuit with multiple gate dielectric structures
US7245018B1 (en) * 1999-06-22 2007-07-17 Semiconductor Energy Laboratory Co., Ltd. Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
DE10139056B4 (de) * 2001-08-08 2005-04-21 Infineon Technologies Ag Verfahren zum Dünnen eines scheibenförmigen Gegenstands sowie zur Herstellung eines beidseitig strukturierten Halbleiterbauelements
JP4653374B2 (ja) * 2001-08-23 2011-03-16 セイコーエプソン株式会社 電気光学装置の製造方法
TW200535758A (en) * 2004-04-23 2005-11-01 Innolux Display Corp A low temperature poly-silicon driver circuit display panel and fabricating method thereof
JP2008510315A (ja) * 2004-08-18 2008-04-03 コーニング インコーポレイテッド 絶縁体上歪半導体構造及び絶縁体上歪半導体構造を作成する方法
FR2880184B1 (fr) * 2004-12-28 2007-03-30 Commissariat Energie Atomique Procede de detourage d'une structure obtenue par assemblage de deux plaques
EP1987539B1 (en) * 2006-02-10 2016-05-25 Philips Intellectual Property & Standards GmbH A light emitting device
US20130168693A1 (en) * 2011-02-15 2013-07-04 Sumitomo Electric Industries, Ltd. Protective-film-attached composite substrate and method of manufacturing semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4601779A (en) * 1985-06-24 1986-07-22 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
JPH0269938A (ja) * 1988-09-05 1990-03-08 Nec Corp 半導体装置の製造方法
JP2645478B2 (ja) * 1988-10-07 1997-08-25 富士通株式会社 半導体装置の製造方法
JPH0636414B2 (ja) * 1989-08-17 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
JPH0636413B2 (ja) * 1990-03-29 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
US5122887A (en) * 1991-03-05 1992-06-16 Sayett Group, Inc. Color display utilizing twisted nematic LCDs and selective polarizers
JP2812405B2 (ja) * 1991-03-15 1998-10-22 信越半導体株式会社 半導体基板の製造方法
CA2061796C (en) * 1991-03-28 2002-12-24 Kalluri R. Sarma High mobility integrated drivers for active matrix displays
US5110748A (en) * 1991-03-28 1992-05-05 Honeywell Inc. Method for fabricating high mobility thin film transistors as integrated drivers for active matrix display

Also Published As

Publication number Publication date
JPH08505010A (ja) 1996-05-28
DE69320210T2 (de) 1999-02-11
DE69320210D1 (de) 1998-09-10
FI953159A (fi) 1995-06-26
RU2121733C1 (ru) 1998-11-10
US5258323A (en) 1993-11-02
KR960700522A (ko) 1996-01-20
KR100275828B1 (ko) 2000-12-15
TW295674B (ja) 1997-01-11
EP0677207B1 (en) 1998-08-05
FI953159A0 (fi) 1995-06-26
WO1994015356A1 (en) 1994-07-07
EP0677207A1 (en) 1995-10-18

Similar Documents

Publication Publication Date Title
JP3584035B2 (ja) 石英基板上の単結晶シリコン・アイランド作製方法
KR0145786B1 (ko) 반도체기판 및 그 제조방법
US5736768A (en) Single crystal silicon arrayed devices for display panels
US5258320A (en) Single crystal silicon arrayed devices for display panels
KR100643746B1 (ko) 반도체 기판, 반도체 장치, 및 그 제조 방법
US5206749A (en) Liquid crystal display having essentially single crystal transistors pixels and driving circuits
JP4028017B2 (ja) 薄膜を最初の基体から目的の基体上に移動させる方法
US7691730B2 (en) Large area semiconductor on glass insulator
US6417075B1 (en) Method for producing thin substrate layers
US6093577A (en) Low temperature adhesion bonding method for composite substrates
JPH04365377A (ja) 半導体装置
JPH0312775B2 (ja)
JPS6390859A (ja) 薄膜トランジスタとその製造方法
JP2824818B2 (ja) アクティブマトリックス液晶表示装置
JP3262470B2 (ja) 半導体基板およびその作製方法
JPH0642494B2 (ja) 薄膜トランジスタの製造方法
JPH10293322A (ja) 液晶表示装置およびその製造方法
KR100612885B1 (ko) 국부적으로 단결정 실리콘층이 집적된 기판의 제조방법
KR100306043B1 (ko) Vlsi-급결정형반도체기판제조방법
JP3154100B2 (ja) 液晶画像表示装置の製造方法
JPH03250666A (ja) 半導体膜の製造方法
US6346461B1 (en) Electroless epitaxial etching for semiconductor applications
WO1995018463A1 (en) Single crystal silicon on quartz
JPH03104276A (ja) 半導体装置の製造方法
JPH06242469A (ja) 光弁用半導体装置とその製造方法

Legal Events

Date Code Title Description
A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20040121

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20040308

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040421

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040713

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040802

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070806

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080806

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080806

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090806

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees