JP3573372B2 - エッジ遷移検知パルス発生の中央制御を有する集積回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、集積回路の技術分野に関するものであって、更に詳細には、集積回路のタイミング制御の技術分野に関するものである。
【０００２】
【従来の技術】
多数の最近の集積回路は、動作サイクルを開始させるために、それらの入力端子において遷移の検知を使用している。この技術を特に利用する一つのタイプの集積回路は、プログラマブル及びマスクプログラマブルの両方のリードオンリメモリ（ＲＯＭ）及びスタチックランダムアクセスメモリ（ＳＲＡＭ）などのスタチックメモリである。当該技術分野において公知の如く、これらのメモリは、スタンドアロンの集積回路メモリチップとして実現することが可能であり、又マイクロプロセサ又はその他のＶＬＳＩ又はＵＬＳＩ論理装置内に埋込んで実現することが可能である。これらの従来のスタチックメモリは、通常、非同期的態様で動作し、アドレス値とイネーブル信号とを受取ることによりメモリアクセスが開始され、クロック信号が供給されることを必要とするものではない。多くのスタチックメモリは「完全に」スタチックであり、即ち例えばアドレスデコーダ、センスアンプ、及び入力／出力回路などの周辺回路は完全に動作状態に維持されるものであるが、最近のスタチックメモリでは低パワーで高速のアクセス動作のために内部的なダイナミッククロック動作を使用する。これらの内部的にクロック動作されるスタチックメモリはそれから内部クロック信号を発生させることが可能な外部クロック信号を受取るものではないので、それから内部クロック信号を発生することが可能なタイミングパルスを発生する上でエッジ遷移検知（ＥＴＤ）技術が有用である。ＥＴＤ（「アドレス遷移検知」即ち「ＡＴＤ」とも呼称される）を有するメモリの例は、Ｏｋｕｙａｍａ ｅｔ ａｌ．著「７．５ｎｓ３２Ｋ×８ＣＭＯＳ ＳＲＡＭ」、ＩＥＥＥジャーナル・オブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．２３、Ｎｏ．５（１９８８年１０月）、ｐｐ．１０５４−１０５９、Ｋｏｈｎｏ ｅｔ ａｌ．著「可変ビット構成を有する１４ｎｓ１ＭｂｉｔＣＭＯＳ ＳＲＡＭ」、ＩＥＥＥジャーナル・オブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．２３、Ｎｏ．５（１９８８年１０月）、ｐｐ．１０６０−１０６６、及びＷｉｌｌｉａｍｓ ｅｔ ａｌ．著「コンフィギャラブル構成及び動作を有する実験的１Ｍｂｉｔ ＣＭＯＳ ＳＲＡＭ」、ＩＥＥＥジャーナル・オブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．２３、Ｎｏ．５（１９８８年１０月）、ｐｐ．１０８５−１０９４に記載されており、これらの文献は引用により本明細書に導入する。入力バッファにおいてＥＴＤを使用する例及びＥＴＤ回路の例は本願出願人に譲渡されている米国特許第５，１２４，５８４号に記載されており、該特許は導入により本明細書に導入する。
【０００３】
当業者にとって明らかな如く、エッジ遷移検知から内部クロック信号を発生させることは、スタチックメモリにおいてＥＴＤパルスを臨界的なタイミングパラメータとさせる。一方、ＥＴＤパルスは、プレチャージ機能及び平衡化機能を成功裡に達成させるために、チップの周りに分布しているクロック動作される回路へ通信されるのに十分に長い間活性状態に止まるものでなければならない。一方、ＥＴＤパルスの期間はアクセスを遅延するように長い間維持されるものであってはならない。
【０００４】
次に、図１を参照すると、従来の代表的な集積回路メモリチップ１が概略平面図で示されており、入力パッド２及びそれらのエッジ遷移検知（ＥＴＤ）回路４のレイアウト位置の例が示されている。当該技術分野において公知の如く、エッジ遷移に対してモニタされるべき入力の数は最近のＳＲＡＭにおいてはかなりのものとなる場合があり、最近のメモリにおいては５０以上のものとなる場合がある（即ち、２０個以上のアドレスと、３２個以上のデータ入力端子と、関連する制御信号入力である）。図１に示したこの様な入力パッド２及びＥＴＤ回路４の数は説明の便宜上かなり減少して示してある。更に、入力パッド２以外のパッドも集積回路１内に存在しており、それらは遷移が発生することがないか（例えば、電源パッド及び接地パッド）又はこの目的のためにモニタされるべきものではない（例えば、専用の出力パッド）。
【０００５】
この例によれば、各入力パッド２はＥＴＤ回路４と関連しており、該回路は入力パッド２における遷移を検知し且つそれに応答してパルス信号を発生する。従来、図１に示した如く、ＥＴＤ回路４はそれらの関連する入力パッド２近くのチップ上に位置されている。集積回路は入力パッド２の任意の一つにおいての遷移の検知に応答してメモリサイクルに対する内部クロック信号を発生するので、各ＥＴＤ回路４の出力はバスによって加算回路６へ供給され（図１においてはＯＲゲートとして示してある）、該回路は信号ＥＴＤ＊を発生し、その信号から回路１の動作サイクルのための内部クロック信号を発生させることが可能である。別法として、ＥＴＤ回路４の出力の幾つか又は全てをワイヤードＯＲ装置において結合させることが可能である。
【０００６】
次に、図２ａを参照すると、入力パッド２ｉと関連しており従来技術に基づくＥＴＤ回路４ｉが示されており、それについて以下に説明する。勿論、その他のタイプ及び構成のＥＴＤ回路も従来回路１において使用することが可能である。入力パッド２ｉにおける信号は、反転用入力バッファ３ｉによってバッファ動作された後に、ＥＴＤ回路４ｉへ送給されると共に集積回路１の残部へ送給される（ノードＩＮｉにおいて）。上述した米国特許第５，１２４，５８４号に記載される如く、ＥＴＤ回路４は二つの分岐部８ａ，８ｂを有しており、各分岐部は対応するＮＡＮＤゲート１２ａ，１２ｂで終端している。ＮＡＮＤゲート１２ａ及び１２ｂの出力はＮＡＮＤゲート１０の入力へ接続しており、該ＮＡＮＤゲート１０の出力はラインＥＴＤｉを駆動する。ラインＥＴＤｉは図１に示した如く加算回路６へ接続されている。更に、上述した米国特許第５，１２４，５８４号に記載される如く、ラインＥＴＤｉは偶発的な入力パルスに対する保護のためにノードＩＮｉ上の入力信号のラッチングを制御するために使用することが可能である。
【０００７】
ＥＴＤ回路４ｉの第一分岐部８ａ及び第二分岐部８ｂの各々はＡＮＤ機能の形態で実現された一連の遅延段１４を有しており、例えば、図２ｂに示した如く、各遅延段１４は入力を互いに接続したＮＡＮＤゲート１４ａとそれに続くインバータ１４ｂとによって実現することが可能である。第一分岐部８ａにおいては、ノードＩＮｉはＮＡＮＤゲート１２ａの一方の入力へ直接的に接続しており、且つ第一分岐部８ａにおける第一遅延段１４の両方の入力へ接続している。ＮＡＮＤゲート１２ａの第二入力は第一分岐部８ａにおける最後の遅延段１４からの反転された出力を受取る。同様に、第二分岐部８ｂにおいては、ノードＩＮｉの反転された状態がＮＡＮＤゲート１２ｂの第一入力へ供給されると共に第二分岐部８ｂにおける第一遅延段の両方の入力へ供給される。ＮＡＮＤゲート１２ｂの他方の入力は第二分岐部８ｂにおける最後の遅延段１４の反転された出力を受取る。そうであるから、第一及び第二分岐部８ａ，８ｂは、それらの入力に対して相補的な状態が供給されるということを除いて、実質的に同一である。
【０００８】
動作について説明すると、ＥＴＤ回路４ｉが入力パッド２ｉにおける論理遷移を受取ることに応答して、ＮＡＮＤゲート１０の出力即ちラインＥＴＤｉにおいて高論理レベルパルスを発生する。例えば、入力パッド２ｉが初期的に高状態であり且つノードＩＮｉが初期的に低状態である場合には、ＮＡＮＤゲート１２ａ及び１２ｂの出力は両方共高状態であり、ラインＥＴＤｉにおいてＮＡＮＤゲート１０によって低論理レベルを駆動させる。入力パッド２ｉにおける高から低への遷移がノードＩＮｉの低から高への遷移を発生させると、高レベルがＮＡＮＤゲート１２ａの一方の入力へ供給され（他方の入力は既に高論理レベルにある）、ＮＡＮＤゲート１２ａをして状態を変化させ且つ、ＮＡＮＤゲート１２ｂ（これはこの遷移に起因して変化することはない）によって以前に駆動された高レベルと結合して、ＮＡＮＤゲート１０へ低論理レベルを供給する。このことは、ノードＩＮｉにおける高レベルが第一分岐部８ａにおける遅延段１４を介してＮＡＮＤゲート１２ａの第二入力へ伝播する（低論理レベルとして）までの時間ラインＥＴＤｉを高論理レベルへ移行させ、ＮＡＮＤゲート１２ａの出力を高状態へ復帰させてノードＥＴＤｉを低論理レベルへ強制させる。第二分岐部８ｂは同様の態様で動作して、パッド２ｉにおける低から高への遷移に応答してラインＥＴＤｉにおいてパルスを発生する。
【０００９】
ＥＴＤ回路４ｉの構成の結果として、ラインＥＴＤｉにおけるパルスの期間は、第一及び第二分岐部８ａ，８ｂにおける遅延段１４を介しての遅延期間によって（入力遷移の極性に依存する）、従って第一及び第二分岐部８ａ，８ｂの各々における遅延段１４の数によって決定される。例えば、図２ｃはＥＴＤ回路４Ｄの構成を示しており、その場合、第一及び第二分岐部８ａ，８ｂは、それぞれ、二つの遅延段１４を有しているに過ぎない。その結果、入力ノードＩＮＤにおける遷移に応答してラインＥＴＤＤにおいてＥＴＤ回路４Ｄによって発生されるパルスの幅は図２ａのラインＥＴＤｉにおいて発生されるものよりも一層短い。更に別の従来技術として、ＥＴＤ回路４Ｄは従来データ入力遷移検知に関連して使用されており、そのことは、ＥＴＤ回路４ｉが従来アドレス入力遷移検知に関連して使用されていたのと対比される。
【００１０】
上述した如く、エッジ遷移検知パルスの期間は最近の集積回路において臨界的なパラメータである。しかしながら、多くの高速集積回路構成において、実際の回路が構築され且つ全ての電圧及び温度条件下において機能的にテストされるまで、適切なＥＴＤパルス幅の設計及び選択を最適化することは不可能である。特に、ある条件においてはＥＴＤパルスが短すぎる場合があることが判明し、その場合にはＥＴＤパルスを長くするための設計変更が余儀なくされる。図２ａ及び２ｃから明らかな如く、ＥＴＤパルスを長くすることは集積回路１におけるＥＴＤ回路４ｉ，４Ｄの各々の第一及び第二分岐部８ａ，８ｂの各々の中に更に遅延段１４を付加することによって行われる。ＥＴＤ回路４ｉ，４Ｄの各々に付加的な遅延段を設けることは、ＥＴＤ回路４ｉ，４Ｄの各々に対して付加的な要素を設けねばならないので、レイアウトの観点から極めて効率が悪いものである。更に、レイアウトの拘束条件が実際に遅延段１４を付加することを阻止する場合がある。そのことは特に付加的なゲートに対するチップ表面積が欠如している位置における入力データＥＴＤ回路４Ｄの場合に観察され、例えば、そこにおいて出力バッファ及びドライバ回路に対して空間が必要とされるからである。更に、例えばフォーカストイオンビーム又は特別のテストモードなどの従来の技術を使用してＥＴＤパルス期間を変化させる効果の特性付けはＥＴＤ回路４が複数個設けられていることにより厄介なものとなっている。
【００１１】
【発明が解決しようとする課題】
本発明の目的とするところは、エッジ遷移検知パルスの期間の効率的な最適化を与えるエッジ遷移検知回路を提供することである。
【００１２】
本発明の別の目的とするところは、集中化させた遅延段配置を有し、従ってチップレイアウト効率を改善させたエッジ遷移検知回路を提供することである。
【００１３】
本発明の更に別の目的とするところは、入力と関連する個々のＥＴＤ回路を最小のチップ面積において実現することを可能としたエッジ遷移検知回路を提供することである。
【００１４】
本発明の更に別の目的とするところは、入力パルス期間の１００％を超えてパルス期間を長くすることを可能とする遅延段を提供することである。
【００１５】
【課題を解決するための手段】
本発明は各々が１個の入力端子と関連する複数個のエッジ遷移検知回路を有する集積回路において実現することが可能である。エッジ遷移検知回路の各々の出力は加算回路へ送給され、該加算回路は、該複数個のエッジ遷移検知回路のうちの何れか一つがその関連する入力端子において遷移を受取ることを表わすことに応答して、グローバルエッジ遷移信号を発生する。該加算回路は遅延回路を有しており、従って該加算回路の出力は、エッジ遷移検知回路によって発生されるものよりも実質的に長い期間を有している。
【００１６】
【実施例】
次に、図３を参照すると、本発明の好適実施例に基づいて構成されたエッジ遷移検知回路が詳細に示されている。図３に概略示した如く、アドレス信号を受取るための多数の入力端子乃至はパッド２２ａが各々関連するアドレスＥＴＤ回路２４ａへ接続している。書込みイネーブル端子２２ｗ及びチップイネーブル端子２２ｅは、同様に、それぞれ制御信号ＥＴＤ回路２４ｗ，２４ｅへ接続しており、この様に、これらの制御端子におけるエッジ遷移は本発明に基づいて動作サイクルを開始させることが可能である。本発明のこの好適実施例に基づいて、ＥＴＤ回路２４ａ，２４ｗ，２４ｅの各々は、図２ａに関連して上述したＥＴＤ回路４ｉと同様に構成されている。
【００１７】
同様に、入力データ端子乃至はパッド２２ｄの各々は入力データを受取り、且つ図２ｃに関連して上述したＥＴＤ回路４Ｄと同様に構成されている関連したＥＴＤ回路２４ｄへ接続している。従って、本発明のこの好適実施例においては、アドレス端子２２ａにおける遷移が発生した場合に、アドレスＥＴＤ回路２４ａによって発生されるＥＴＤパルスの期間は、データ入力端子２２ｄにおける遷移に応答して入力データＥＴＤ回路２４ｄによって発生されるパルスの期間よりも一層長い。例えば、アドレスＥＴＤ回路２４ａ及び制御信号ＥＴＤ回路２４ｗ，２４ｅによって発生されるパルスの期間は８乃至１０ナノ秒の程度であるが、入力データＥＴＤ回路２４ｄによって発生されるパルスの期間は３乃至４ナノ秒の程度である。
【００１８】
本発明の好適実施例によれば、ＥＴＤ回路２４ａ，２４ｄ，２４ｗ，２４ｅの各々の出力は、発生されるＥＴＤパルスの期間における差に拘らず、加算回路２０へ送給される。図４に示した集積回路１００の例の場合には、加算回路２０は単一配置を有しており且つ集積回路１００の周りに位置されたＥＴＤ回路２４からの信号を受取る。加算回路２０のラインＥＴＤ＊上の出力は、入力端子（アドレス、制御又は入力データ）のうちの一つにおける遷移が検知され、且つ集積回路１００の動作サイクルが開始されるべきであることを表わすパルスである。更に、上述した如く、ラインＥＴＤ＊上のパルスは、又、開始された動作サイクルに対する内部クロック信号を発生するため及びメモリ集積回路におけるプレチャージ及び平衡化を行うためのベースとして使用される。以下の説明から明らかになる如く、アドレスＥＴＤ回路２４ａ及び制御信号ＥＴＤ回路２４ｗ，２４ｅによって発生されるＥＴＤパルスと一貫性を保つために付加的な遅延要素の単一配置によって、加算回路２０は入力データＥＴＤ回路２４ｄによって発生されるＥＴＤパルスの期間を長くさせる。
【００１９】
加算回路２０はＮＯＲゲート２５を有しており、該ゲート２５は、その入力において、書込みイネーブルＥＴＤ回路２４ｗ及びチップイネーブルＥＴＤ回路２４ｅの出力を受取る。加算回路２０におけるＮＯＲゲート２６への入力は各アドレスＥＴＤ回路２４ａの出力を受取る。ＮＯＲゲート２５，２６は、各々、複数個のＮＯＲゲートの組合わせとして実現するか、又は別法として、ワイヤードＮＯＲ形態で実現することが可能である。ＮＯＲゲート２５，２６の出力はＮＡＮＤゲート２８の対応する入力へ接続しており、該ＮＡＮＤゲート２８はその出力においてラインＡＣＴを駆動する。従って、ラインＡＣＴは、アドレスＥＴＤ回路２４ａ又は制御ＥＴＤ回路２４ｗ，２４ｅの何れか一つがそれと関連する入力端子２２ａ，２２ｗ，２２ｅのそれぞれにおける遷移によって活性な高パルスを供給することに応答して、活性な高パルスを供給する。
【００２０】
加算回路２０は、更に、入力データＥＴＤパルスを処理するためのＮＯＲゲート２７を有している。各入力データＥＴＤ回路２４ｄの出力はＮＯＲゲート２７のうちの一つの対応する入力へ接続している。加算回路２０は、好適には、入力データＥＴＤ回路２４ｄの出力がグループ毎に配列されるように、複数個のＮＯＲゲート２７を有している。ＮＯＲゲート２７の各々は、その出力をＮＡＮＤゲート２９へ供給し、該ゲート２９はその出力においてラインＤＴを駆動する。従って、ラインＤＴは、入力データＥＴＤ回路２４ｄのうちの何れか一つが、それと関連する入力データ端子２２ｄにおける遷移に応答して活性な高パルスを供給することに応答して、活性な高パルスを供給する。
【００２１】
ＮＡＮＤゲート２８の出力におけるラインＡＣＴ及びＮＡＮＤゲート２９の出力におけるラインＤＴは、各々、加算回路２０におけるＮＯＲゲート３２のそれぞれの入力へ接続している。ラインＤＴは遅延回路３０へも接続しており、遅延回路３０はラインＤＴＤを介して遅延信号をＮＯＲゲート３２の第三入力へ供給する。本発明の好適実施例によれば、遅延回路３０は以下に説明する如く入力データＥＴＤ回路２４ｄによって発生されるパルスの期間を長くさせる。ＮＯＲゲート３２は、インバータ３３による反転の後に、ラインＥＴＤ＊を駆動し、ラインＡＣＴ，ＤＴ，ＤＴＤの論理的ＯＲに対応するパルスを供給する。ラインＥＴＤ＊上のパルスは、アドレス端子２２ａ、制御端子２２ｗ，２２ｅ及び入力データ端子２２ｄの何れかにおける遷移を検知することに応答して、回路１００内の動作サイクルを開始するために使用される。この実施例においては、ラインＥＴＤ＊上のパルスは活性な高パルスである。なぜならば、ラインＡＣＴ，ＤＴ，ＤＴＤ上のパルスは全て活性な高パルスだからである。
【００２２】
遅延回路３０は、例えば順番に配列した一つ又はそれ以上の論理段などの任意の従来の遅延要素によって実現することが可能である。しかしながら、ＥＴＤパルスの期間を大きな量長くさせるためにはある種の回路構成のものが好適であることが判明し、そのことについて以下に詳細に説明する。
【００２３】
図５を参照すると、本発明の第一実施例に基づいて構成された、ラインＤＴ上のものよりも期間が長いラインＤＴＤ上のパルスを供給する遅延回路３０の構成が詳細に示されている。遅延回路３０は、第一入力においてインバータ３５により反転されたラインＤＴの状態を受取るＮＡＮＤゲート４０を有している。インバータ３５の出力は、遅延段３６の両方の入力へ接続している。この実施例においては、遅延段３６，３８，４２は、図２ｂに関して前に説明したのと同様に構成されており、従って伝播遅延を有する論理的ＡＮＤゲートに対応している。勿論、遅延回路３０における遅延段の数は、所望のパルス幅に依存して、１個から多数個へ変化することが可能である。遅延段３６の出力はＮＡＮＤゲート４０の第二入力へ接続すると共に、引続く遅延段３８の両方の入力へ接続している。同様に、遅延段３８の出力はＮＡＮＤゲート４０の別の入力へ接続すると共に遅延段４２の両方の入力へ接続しており、遅延段４２の出力はＮＡＮＤゲート４０の入力へ接続している。
【００２４】
この遅延回路３０の構成は、従って、ラインＤＴにおけるパルスの期間及び遅延段３６，３８，４２を介しての伝播遅延によって定義される期間を有するパルスをラインＤＴＤ上に発生させる。次に、図６を参照して、遅延回路３０の動作について詳細に説明する。入力遷移を検知する前（即ち、定常状態において）、ラインＤＴは論理低レベルにある。インバータ３５の出力（図６においてＯＵＴ３５として示してある）は、従って論理高レベルにあり、遅延段３６，３８，４２の出力（図６においては、それぞれ、ラインＯＵＴ３６，ＯＵＴ３８，ＯＵＴ４２として示してある）を高状態とさせる。ＮＡＮＤゲート４０への四つの全ての入力が高状態であるので、ラインＤＴＤは低状態へ駆動される。この条件においては、再度図３を参照すると、三つの全てのラインＡＣＴ，ＤＴ，ＤＴＤが論理低レベルにある場合には、ラインＥＴＤ＊も論理低レベルに止まる。
【００２５】
再度図３を参照すると、入力データ端子２２ｄにおける遷移を検知すると、関連する入力データＥＴＤ回路２４ｄは、ＥＴＤ回路２４ｄの遅延により定義される期間のアクティブ高パルスをその出力において発生する。このアクティブ高パルスは加算回路２０へ送給され、且つＮＯＲゲート２７の入力へ印加され、該ＮＯＲゲート２７はＮＡＮＤゲート２９へ論理低レベルを供給する。その結果、アクティブ高パルスがラインＤＴ上へ供給され、そのパルスはその遷移を検知した入力データＥＴＤ回路２４ｄの伝播遅延に対応する期間を有している。上述した如く、レイアウト及び設計上の制限により、このパルス期間は内部クロック信号及び動作サイクルを開始し且つ実行するために集積回路１００にとって必要な例えばプレチャージ及び平衡化などのその他の信号を発生するのには適切でない場合がある。
【００２６】
図６を参照すると、ラインＤＴ上のアクティブ高パルスがインバータ３５の伝播遅延δ３５によって遅延されて、ラインＯＵＴ３５上にインバータ３５により論理低レベルを駆動させる。この論理低レベルはＮＡＮＤゲート４０の入力へ供給され、ＮＡＮＤゲート４０の伝播遅延δ４０の後にラインＤＴＤ上に論理高レベルを発生する。加算回路３０の適切な動作のために、ラインＤＴＤ上のパルスは、ラインＥＴＤ＊上の結果的に得られるパルスがラインＤＴ上のパルスよりも一層長い単一のパルスであるように、ラインＤＴ上のパルスとオーバーラップせねばならない。従って、伝播遅延δ３５及びδ４０の和は、ラインＤＴ上のパルスの期間よりも小さいものでなければならない。
【００２７】
又、インバータ３５の出力における低レベルパルスに応答して、遅延段３６が、伝播遅延δ３６だけ遅延されて、その出力（ＯＵＴ３６）において論理低レベルを発生する。この遅延段３６の出力における論理低レベルはＮＡＮＤゲート４０へ供給され、ラインＤＴが高状態へ復帰した時間の後及びインバータ３５の出力が高状態へ復帰した後にラインＤＴＤを高状態に維持する。ラインＤＴＤにおいて単一の延ばされた高論理レベルを維持するために、遅延時間δ３６がラインＤＴ上のパルスの期間よりも短いものであることが重要であり、従って遅延段３６の出力における論理低レベルはインバータ３５の出力における論理低レベルとオーバーラップする。
【００２８】
インバータ３５の出力において発生する論理低レベルパルスは遅延段３８及び４２を介して同様の態様で伝播する。図６に示した如く、遅延段３８の出力（ＯＵＴ３８）は、遅延段３８の伝播遅延δ３８だけ遅延されたＯＵＴ３６の下降エッジに応答して低状態へ移行し、同様に、遅延段４２の出力（ＯＵＴ４２）は、遅延段４２の伝播遅延δ４２だけ遅延されて、ＯＵＴ３８の下降エッジに応答して、低状態へ駆動される。各低レベル出力ＯＵＴ３８， ＯＵＴ４２は、前に発生した低論理レベルとオーバーラップしラインＤＴＤを高状態に維持するためにＮＡＮＤゲート４０へ送給される。各場合において、ラインＤＴＤにおける出力が時期早尚に論理低レベルへ復帰しないことを確保するために、伝播遅延δ３８，δ４２の何れもがラインＤＴにおけるパルスの期間を超えるものでないことが重要である。ラインＤＴＤ上のパルスは、出力ＯＵＴ４２が高状態へ復帰することに応答して低状態へ復帰し、そのことは、ラインＤＴの高から低への遷移が遅延回路３０を介して伝播して遅延段４２の出力において表われ（低から高への遷移として）、且つＮＡＮＤゲート４０を介して伝播する場合に発生する。
【００２９】
図６に示した如く、ラインＤＴ及びＤＴＤの論理ＯＲ（従って、ラインＥＴＤ＊上のアクティブ高パルス）は、ラインＤＴ上のパルス期間と遅延回路３０を介しての伝播遅延δ３０の和である期間を有している。伝播遅延δ３０は、伝播遅延δ３５，δ３６，δ３８，δ４２，δ４０の和である。例えば、従来技術に基づくインバータ３５及びＮＡＮＤゲート４０に対する典型的な伝播遅延は１ナノ秒の程度であるが、遅延段３６，３８，４２に対する典型的な伝播遅延は２ナノ秒の程度である。入力データＥＴＤ回路２４ｄによって発生されるラインＤＴ上の３ナノ秒アクティブ高パルスの場合、本発明のこの実施例に基づく加算回路２０は、ラインＥＴＤ＊上に１１ナノ秒（即ち、３ナノ秒＋８ナノ秒）のアクティブ高信号を発生する。従って、加算回路２０は中央に位置させた単一配置の遅延回路３０を設けることによりＥＴＤ信号パルスの期間を長くさせることが可能であり、従って、各入力端子に対して遅延段を複製することの必要性を回避し、且つ入力端子パッド近くの臨界的な位置においてチップ面積を完全に利用することを可能とする態様で該パルスの期間を長くすることが可能である。この遅延回路３０の集中させた配置は例えばマスク修正、フォーカストイオンビーム、ヒューズプログラミング、及び特別テストモード動作などの従来技術によってＥＴＤパルス期間を調節することを著しく容易化させる。
【００３０】
本発明のこの実施例によれば、アドレスＥＴＤ回路２４ａ及び制御信号ＥＴＤ回路２４ｗ，２４ｅによって発生される遷移検知パルスの期間は１０ナノ秒の程度であり、そうであるから、パルスを長くするために加算回路２０は必要ではない。勿論、別法においては、パルスが入力データＥＴＤ回路２４ｄによって発生されるものと同程度に短いものであるようにアドレスＥＴＤ回路２４ａ及び制御信号ＥＴＤ回路２４ｗ，２４ｅから遅延段を取除き、且つ上述したのと同様の態様でパルスを長くさせるために、ラインＡＣＴ上のＮＡＮＤゲート２８の出力における論理的組合わせを遅延回路３０（又はそれ自身の遅延回路）へ送給することが可能である。
【００３１】
次に、図７を参照して、本発明の第二実施例に基づく遅延回路３０′について詳細に説明する。遅延回路３０′は図３に示した加算回路２０における図５の遅延回路３０に対して置換させることが可能である。ラインＤＴ及びＡＣＴは、前と同じく、インバータ３３を介してラインＥＴＤ＊を駆動するためにＮＯＲゲート３２の入力へ接続している。ラインＤＴは、更に、インバータ４３へ接続しており、インバータ４３はＡＮＤ遅延段４５の両方の入力を駆動すると共に、ＡＮＤ遅延段４７，４９及びＮＡＮＤゲート５０の各々の一方の入力を駆動する。ＡＮＤ遅延段４５，４７，４９は論理的ＡＮＤゲートに対応しており、且つ図２ｂに関して前述した如くＮＡＮＤゲートとそれに続くインバータとによって構成することが可能である。ＡＮＤ遅延段４５の出力はＡＮＤ遅延段４７の第二入力へ接続しており、一方ＡＮＤ遅延段４７の出力はＡＮＤ遅延段４９の第二入力へ接続している。ＡＮＤ遅延段４９の出力はＮＡＮＤゲート５０の第二入力へ接続しており、ＮＡＮＤゲート５０はその出力においてラインＤＴＤを駆動する。ラインＤＴＤは、前述した如く、ＮＯＲゲート３２の位置入力へ接続している。
【００３２】
遅延段３０′の動作について図８を参照して詳細に説明する。前述した遅延段３０の場合と同様に、ラインＤＴは、入力データ端子２２ｄにおける遷移を検知する前においては、加算回路２０の定常状態条件において論理低レベルにある。このことは、インバータ４３及びＡＮＤ遅延段４５，４７，４９の出力において（即ち、それぞれ、ＯＵＴ４３，ＯＵＴ４５，ＯＵＴ４７，ＯＵＴ４９）において論理高レベルとさせる。その結果、ＮＡＮＤゲート５０への両方の入力は高状態であり、従ってラインＤＴＤは論理低レベルにある。
【００３３】
図３及び５に関して前述した如く、入力データ端子２２ｄのうちの一つにおいてエッジ遷移を検知すると、関連する入力データＥＴＤ回路２４ｄが比較的短い期間のアクティブ高パルスを加算回路２０におけるＮＯＲゲート２７の入力へ送給する。ＮＡＮＤゲート２９の動作によって、ラインＤＴがアクティブ高パルスをＮＯＲゲート３２（ラインＥＴＤ＊上において論理高レベルを開始させる）及びインバータ４３へ供給する。インバータ４３の出力（ＯＵＴ４３）は、ラインＤＴ上のアクティブ高パルスの前端に応答して、伝播遅延δ４３だけ遅延された状態で高から低への遷移を発生させる。このインバータ４３の出力における低レベルがＮＡＮＤゲート５０へ供給され、該ＮＡＮＤゲート５０はそれの伝播遅延δ５０の後にラインＤＴＤを高状態へ駆動する。インバータ４３の出力における低レベルは、更に、ＡＮＤ遅延段４５，４７，４９の各々の一つの入力へ供給され、それらのそれぞれの伝播遅延δ４５，δ４７，δ４９の後に、それらの出力を低状態へ移行させる。
【００３４】
ラインＤＴ上のアクティブ高パルスの終了時であって且つ伝播遅延δ４３の後に、インバータ４３の出力（ＯＵＴ４３）は高状態へ復帰する。しかしながら、図８に示した如く、この時においては、ＡＮＤ遅延段４５，４７，４９の各々はその出力を低論理レベルに維持している。ＡＮＤ遅延段４５の出力（ＯＵＴ４５）は、ＯＵＴ４３における論理高レベルがＡＮＤ遅延段４５を介して伝播するまで低状態を維持し、その時刻においてその出力（ＯＵＴ４５）が高状態へ復帰する。ラインＤＴＤにおいて単一パルスが発生されることを確保するためには、ＡＮＤ遅延段４５，４７，４９の伝播遅延δ４５，δ４７，δ４９の各々がラインＤＴにおけるパルスの期間よりもより短いものであることが重要であり、従って、インバータ４３の出力（ＯＵＴ４３）が論理高レベルに復帰する前に、ＡＮＤ遅延段４５，４７，４９の出力が全て低状態へ駆動されることが重要である。
【００３５】
ＡＮＤ遅延段４５の出力（ＯＵＴ４５）において復帰する論理高レベルはＡＮＤ遅延段４７へ供給され、それは、伝播遅延δ４７の後に、その出力（ＯＵＴ４７）において論理高レベルを駆動する。次いで、ＯＵＴ４７の高論理レベルはＡＮＤ遅延段４９を介して伝播し、伝播遅延δ４９の後にその出力（ＯＵＴ４９）に表われ、その時にＮＡＮＤゲート５０はその両方の入力において論理高レベルを有する。次いで、ラインＤＴＤは、ＮＡＮＤゲート５０を介しての伝播遅延δ５０の後に、論理低レベルへ復帰する。
【００３６】
図８に示した如く、且つ遅延回路３０に関して上述したのと同様に、ラインＤＴ及びＤＴＤの論理ＯＲ（従って、ラインＥＴＤ＊上のアクティブ高パルス）は、ラインＤＴ上のパルス期間と遅延回路３０′を介しての伝播遅延δ３０′との和である期間を有している。伝播遅延δ３０′は、伝播遅延δ４３，δ４５，δ４７，δ４９，δ５０の和である。例えば、インバータ４３及びＮＡＮＤゲート５０に対する伝播遅延は１ナノ秒の程度であり、且つＡＮＤ遅延段４５，４７，４９に対する伝播遅延は２ナノ秒の程度であり、本発明のこの実施例に基づく加算回路２０は、期間が３ナノ秒のラインＤＴ上のアクティブ高パルスを受取ると、期間が１１ナノ秒のラインＥＴＤ＊上のアクティブ高信号を発生する。上述したのと同様に、加算回路２０における遅延回路３０′は、各入力端子に対して遅延段を複製して設けることの必要性なしに、ＥＴＤ信号パルスの期間を長くしている。従って、特に入力端子パッド近くの位置においてのレイアウト及び設計効率、及びパルス期間調節の容易性が改善されている。
【００３７】
勿論、遅延回路３０はその他の実施例に基づいて構成することも可能である。しかしながら、入力パルスが所望の長くされるパルスの期間の５０％未満である場合には、単に同一期間の第二の遅延されたパルスではなく単一の長くされたパルスが発生されることを確保することに注意が払われねばならない。上述した遅延回路３０，３０′の好適実施例は、上述した如く、入力パルスの期間の１００％をゆうに超えて遷移検知パルスを長くすることに効果的である。
【００３８】
上述した本発明の好適実施例は、アドレスＥＴＤ回路２４ａ及び制御信号ＥＴＤ回路２４ｗ，２４ｅからのＥＴＤパルスの期間が適切なものであることを意図するものであり、従って加算回路２０においてはそれを長くすることは行われない。勿論、より短いＥＴＤパルスが発生される場合には、アドレスＥＴＤ回路２４ａ及び制御信号ＥＴＤ回路２４ｗ，２４ｅの出力の幾つか又は全てを遅延回路３０又は３０′へ送給させることが可能であることに注意すべきである。このことは、アドレスＥＴＤ回路２４ａ及び制御信号ＥＴＤ回路２４ｗ，２４ｅにおける遅延要素の数を減少させることが可能な場合があるので、付加的なレイアウト及び設計効率を与える場合がある。
【００３９】
更に別の実施例として、加算回路２０は、上述したものよりも遅延回路３０，３０′においてより多くのプログラム可能な数の遅延段を有するように構成することが可能である。このことは、装置特性及びテスト機能が最適なＥＴＤパルス期間を選択することを可能とし、その場合に、レーザプログラミング、又は、別法として、マスクプログラミングを実施して、所望のＥＴＤパルス期間を得るために遅延段の所望の数を選択することが可能である。
【００４０】
更に別の実施例としては、特に、極めて大型の集積回路チップの場合には、本発明に基づいて複数個の加算回路２０を設けることも可能である。特にチップ寸法によって支配されるか、又は異なる動作サイクルに対して異なるＥＴＤパルス期間を与えることが必要である場合に、複数個の加算回路を集積回路内に設けることが可能である。
【００４１】
何れの場合においても、本発明は、入力端子パッドの近くに位置しており且つそれと関連するＥＴＤ回路が短い期間のパルスを供給することを可能とし、遅延要素を複数個配置させる従来技術の回路よりも必要とされるチップ面積を少なくするという重要な利点を提供している。中央加算回路は、全ての適宜の入力端子からの遷移に対してＥＴＤパルス期間の標準化を確保し、且つ複数個の入力端子に対して単一組の遅延段を使用することを可能とし、それによりレイアウト効率を更に改善している。ＥＴＤパルスの期間は、更に、マスク修正、フォーカストイオンビーム、ヒューズプログラミング、特別テストモード動作、及びその他の同様な技術によって、中央加算回路において容易に調節することが可能である。以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】加算回路と共にエッジ遷移検知回路の相対的な位置関係を示した従来の集積回路の概略平面図。
【図２ａ】従来技術に基づくエッジ遷移検知回路の概略図。
【図２ｂ】図２ａの従来の回路において使用される遅延段を示した概略図。
【図２ｃ】図２ａのものよりも一層短いパルスを発生する従来技術に基づくエッジ遷移検知回路を示した概略図。
【図３】本発明の好適実施例に基づくエッジ遷移・加算回路を示した概略図。
【図４】図３の加算回路とエッジ遷移検知回路との相対的位置関係を示した本発明の好適実施例に基づく集積回路を示した概略平面図。
【図５】本発明の好適実施例に基づく加算回路における遅延段を示した概略図。
【図６】図５の回路の動作を説明するのに有用なタイミング線図。
【図７】本発明の別の実施例に基づく加算回路における遅延段を示した概略図。
【図８】図７の回路の動作を説明するのに有用なタイミング線図。
【符号の説明】
２０ 加算回路
２２ａ 入力端子（パッド）
２２ｗ 書込みイネーブル端子
２２ｅ チップイネーブル端子
２４ａ アドレスＥＴＤ回路
２４ｗ，２４ｅ 制御信号ＥＴＤ回路
２４ｄ 入力データＥＴＤ回路
１００ 集積回路
【産業上の利用分野】
本発明は、集積回路の技術分野に関するものであって、更に詳細には、集積回路のタイミング制御の技術分野に関するものである。
【０００２】
【従来の技術】
多数の最近の集積回路は、動作サイクルを開始させるために、それらの入力端子において遷移の検知を使用している。この技術を特に利用する一つのタイプの集積回路は、プログラマブル及びマスクプログラマブルの両方のリードオンリメモリ（ＲＯＭ）及びスタチックランダムアクセスメモリ（ＳＲＡＭ）などのスタチックメモリである。当該技術分野において公知の如く、これらのメモリは、スタンドアロンの集積回路メモリチップとして実現することが可能であり、又マイクロプロセサ又はその他のＶＬＳＩ又はＵＬＳＩ論理装置内に埋込んで実現することが可能である。これらの従来のスタチックメモリは、通常、非同期的態様で動作し、アドレス値とイネーブル信号とを受取ることによりメモリアクセスが開始され、クロック信号が供給されることを必要とするものではない。多くのスタチックメモリは「完全に」スタチックであり、即ち例えばアドレスデコーダ、センスアンプ、及び入力／出力回路などの周辺回路は完全に動作状態に維持されるものであるが、最近のスタチックメモリでは低パワーで高速のアクセス動作のために内部的なダイナミッククロック動作を使用する。これらの内部的にクロック動作されるスタチックメモリはそれから内部クロック信号を発生させることが可能な外部クロック信号を受取るものではないので、それから内部クロック信号を発生することが可能なタイミングパルスを発生する上でエッジ遷移検知（ＥＴＤ）技術が有用である。ＥＴＤ（「アドレス遷移検知」即ち「ＡＴＤ」とも呼称される）を有するメモリの例は、Ｏｋｕｙａｍａ ｅｔ ａｌ．著「７．５ｎｓ３２Ｋ×８ＣＭＯＳ ＳＲＡＭ」、ＩＥＥＥジャーナル・オブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．２３、Ｎｏ．５（１９８８年１０月）、ｐｐ．１０５４−１０５９、Ｋｏｈｎｏ ｅｔ ａｌ．著「可変ビット構成を有する１４ｎｓ１ＭｂｉｔＣＭＯＳ ＳＲＡＭ」、ＩＥＥＥジャーナル・オブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．２３、Ｎｏ．５（１９８８年１０月）、ｐｐ．１０６０−１０６６、及びＷｉｌｌｉａｍｓ ｅｔ ａｌ．著「コンフィギャラブル構成及び動作を有する実験的１Ｍｂｉｔ ＣＭＯＳ ＳＲＡＭ」、ＩＥＥＥジャーナル・オブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．２３、Ｎｏ．５（１９８８年１０月）、ｐｐ．１０８５−１０９４に記載されており、これらの文献は引用により本明細書に導入する。入力バッファにおいてＥＴＤを使用する例及びＥＴＤ回路の例は本願出願人に譲渡されている米国特許第５，１２４，５８４号に記載されており、該特許は導入により本明細書に導入する。
【０００３】
当業者にとって明らかな如く、エッジ遷移検知から内部クロック信号を発生させることは、スタチックメモリにおいてＥＴＤパルスを臨界的なタイミングパラメータとさせる。一方、ＥＴＤパルスは、プレチャージ機能及び平衡化機能を成功裡に達成させるために、チップの周りに分布しているクロック動作される回路へ通信されるのに十分に長い間活性状態に止まるものでなければならない。一方、ＥＴＤパルスの期間はアクセスを遅延するように長い間維持されるものであってはならない。
【０００４】
次に、図１を参照すると、従来の代表的な集積回路メモリチップ１が概略平面図で示されており、入力パッド２及びそれらのエッジ遷移検知（ＥＴＤ）回路４のレイアウト位置の例が示されている。当該技術分野において公知の如く、エッジ遷移に対してモニタされるべき入力の数は最近のＳＲＡＭにおいてはかなりのものとなる場合があり、最近のメモリにおいては５０以上のものとなる場合がある（即ち、２０個以上のアドレスと、３２個以上のデータ入力端子と、関連する制御信号入力である）。図１に示したこの様な入力パッド２及びＥＴＤ回路４の数は説明の便宜上かなり減少して示してある。更に、入力パッド２以外のパッドも集積回路１内に存在しており、それらは遷移が発生することがないか（例えば、電源パッド及び接地パッド）又はこの目的のためにモニタされるべきものではない（例えば、専用の出力パッド）。
【０００５】
この例によれば、各入力パッド２はＥＴＤ回路４と関連しており、該回路は入力パッド２における遷移を検知し且つそれに応答してパルス信号を発生する。従来、図１に示した如く、ＥＴＤ回路４はそれらの関連する入力パッド２近くのチップ上に位置されている。集積回路は入力パッド２の任意の一つにおいての遷移の検知に応答してメモリサイクルに対する内部クロック信号を発生するので、各ＥＴＤ回路４の出力はバスによって加算回路６へ供給され（図１においてはＯＲゲートとして示してある）、該回路は信号ＥＴＤ＊を発生し、その信号から回路１の動作サイクルのための内部クロック信号を発生させることが可能である。別法として、ＥＴＤ回路４の出力の幾つか又は全てをワイヤードＯＲ装置において結合させることが可能である。
【０００６】
次に、図２ａを参照すると、入力パッド２ｉと関連しており従来技術に基づくＥＴＤ回路４ｉが示されており、それについて以下に説明する。勿論、その他のタイプ及び構成のＥＴＤ回路も従来回路１において使用することが可能である。入力パッド２ｉにおける信号は、反転用入力バッファ３ｉによってバッファ動作された後に、ＥＴＤ回路４ｉへ送給されると共に集積回路１の残部へ送給される（ノードＩＮｉにおいて）。上述した米国特許第５，１２４，５８４号に記載される如く、ＥＴＤ回路４は二つの分岐部８ａ，８ｂを有しており、各分岐部は対応するＮＡＮＤゲート１２ａ，１２ｂで終端している。ＮＡＮＤゲート１２ａ及び１２ｂの出力はＮＡＮＤゲート１０の入力へ接続しており、該ＮＡＮＤゲート１０の出力はラインＥＴＤｉを駆動する。ラインＥＴＤｉは図１に示した如く加算回路６へ接続されている。更に、上述した米国特許第５，１２４，５８４号に記載される如く、ラインＥＴＤｉは偶発的な入力パルスに対する保護のためにノードＩＮｉ上の入力信号のラッチングを制御するために使用することが可能である。
【０００７】
ＥＴＤ回路４ｉの第一分岐部８ａ及び第二分岐部８ｂの各々はＡＮＤ機能の形態で実現された一連の遅延段１４を有しており、例えば、図２ｂに示した如く、各遅延段１４は入力を互いに接続したＮＡＮＤゲート１４ａとそれに続くインバータ１４ｂとによって実現することが可能である。第一分岐部８ａにおいては、ノードＩＮｉはＮＡＮＤゲート１２ａの一方の入力へ直接的に接続しており、且つ第一分岐部８ａにおける第一遅延段１４の両方の入力へ接続している。ＮＡＮＤゲート１２ａの第二入力は第一分岐部８ａにおける最後の遅延段１４からの反転された出力を受取る。同様に、第二分岐部８ｂにおいては、ノードＩＮｉの反転された状態がＮＡＮＤゲート１２ｂの第一入力へ供給されると共に第二分岐部８ｂにおける第一遅延段の両方の入力へ供給される。ＮＡＮＤゲート１２ｂの他方の入力は第二分岐部８ｂにおける最後の遅延段１４の反転された出力を受取る。そうであるから、第一及び第二分岐部８ａ，８ｂは、それらの入力に対して相補的な状態が供給されるということを除いて、実質的に同一である。
【０００８】
動作について説明すると、ＥＴＤ回路４ｉが入力パッド２ｉにおける論理遷移を受取ることに応答して、ＮＡＮＤゲート１０の出力即ちラインＥＴＤｉにおいて高論理レベルパルスを発生する。例えば、入力パッド２ｉが初期的に高状態であり且つノードＩＮｉが初期的に低状態である場合には、ＮＡＮＤゲート１２ａ及び１２ｂの出力は両方共高状態であり、ラインＥＴＤｉにおいてＮＡＮＤゲート１０によって低論理レベルを駆動させる。入力パッド２ｉにおける高から低への遷移がノードＩＮｉの低から高への遷移を発生させると、高レベルがＮＡＮＤゲート１２ａの一方の入力へ供給され（他方の入力は既に高論理レベルにある）、ＮＡＮＤゲート１２ａをして状態を変化させ且つ、ＮＡＮＤゲート１２ｂ（これはこの遷移に起因して変化することはない）によって以前に駆動された高レベルと結合して、ＮＡＮＤゲート１０へ低論理レベルを供給する。このことは、ノードＩＮｉにおける高レベルが第一分岐部８ａにおける遅延段１４を介してＮＡＮＤゲート１２ａの第二入力へ伝播する（低論理レベルとして）までの時間ラインＥＴＤｉを高論理レベルへ移行させ、ＮＡＮＤゲート１２ａの出力を高状態へ復帰させてノードＥＴＤｉを低論理レベルへ強制させる。第二分岐部８ｂは同様の態様で動作して、パッド２ｉにおける低から高への遷移に応答してラインＥＴＤｉにおいてパルスを発生する。
【０００９】
ＥＴＤ回路４ｉの構成の結果として、ラインＥＴＤｉにおけるパルスの期間は、第一及び第二分岐部８ａ，８ｂにおける遅延段１４を介しての遅延期間によって（入力遷移の極性に依存する）、従って第一及び第二分岐部８ａ，８ｂの各々における遅延段１４の数によって決定される。例えば、図２ｃはＥＴＤ回路４Ｄの構成を示しており、その場合、第一及び第二分岐部８ａ，８ｂは、それぞれ、二つの遅延段１４を有しているに過ぎない。その結果、入力ノードＩＮＤにおける遷移に応答してラインＥＴＤＤにおいてＥＴＤ回路４Ｄによって発生されるパルスの幅は図２ａのラインＥＴＤｉにおいて発生されるものよりも一層短い。更に別の従来技術として、ＥＴＤ回路４Ｄは従来データ入力遷移検知に関連して使用されており、そのことは、ＥＴＤ回路４ｉが従来アドレス入力遷移検知に関連して使用されていたのと対比される。
【００１０】
上述した如く、エッジ遷移検知パルスの期間は最近の集積回路において臨界的なパラメータである。しかしながら、多くの高速集積回路構成において、実際の回路が構築され且つ全ての電圧及び温度条件下において機能的にテストされるまで、適切なＥＴＤパルス幅の設計及び選択を最適化することは不可能である。特に、ある条件においてはＥＴＤパルスが短すぎる場合があることが判明し、その場合にはＥＴＤパルスを長くするための設計変更が余儀なくされる。図２ａ及び２ｃから明らかな如く、ＥＴＤパルスを長くすることは集積回路１におけるＥＴＤ回路４ｉ，４Ｄの各々の第一及び第二分岐部８ａ，８ｂの各々の中に更に遅延段１４を付加することによって行われる。ＥＴＤ回路４ｉ，４Ｄの各々に付加的な遅延段を設けることは、ＥＴＤ回路４ｉ，４Ｄの各々に対して付加的な要素を設けねばならないので、レイアウトの観点から極めて効率が悪いものである。更に、レイアウトの拘束条件が実際に遅延段１４を付加することを阻止する場合がある。そのことは特に付加的なゲートに対するチップ表面積が欠如している位置における入力データＥＴＤ回路４Ｄの場合に観察され、例えば、そこにおいて出力バッファ及びドライバ回路に対して空間が必要とされるからである。更に、例えばフォーカストイオンビーム又は特別のテストモードなどの従来の技術を使用してＥＴＤパルス期間を変化させる効果の特性付けはＥＴＤ回路４が複数個設けられていることにより厄介なものとなっている。
【００１１】
【発明が解決しようとする課題】
本発明の目的とするところは、エッジ遷移検知パルスの期間の効率的な最適化を与えるエッジ遷移検知回路を提供することである。
【００１２】
本発明の別の目的とするところは、集中化させた遅延段配置を有し、従ってチップレイアウト効率を改善させたエッジ遷移検知回路を提供することである。
【００１３】
本発明の更に別の目的とするところは、入力と関連する個々のＥＴＤ回路を最小のチップ面積において実現することを可能としたエッジ遷移検知回路を提供することである。
【００１４】
本発明の更に別の目的とするところは、入力パルス期間の１００％を超えてパルス期間を長くすることを可能とする遅延段を提供することである。
【００１５】
【課題を解決するための手段】
本発明は各々が１個の入力端子と関連する複数個のエッジ遷移検知回路を有する集積回路において実現することが可能である。エッジ遷移検知回路の各々の出力は加算回路へ送給され、該加算回路は、該複数個のエッジ遷移検知回路のうちの何れか一つがその関連する入力端子において遷移を受取ることを表わすことに応答して、グローバルエッジ遷移信号を発生する。該加算回路は遅延回路を有しており、従って該加算回路の出力は、エッジ遷移検知回路によって発生されるものよりも実質的に長い期間を有している。
【００１６】
【実施例】
次に、図３を参照すると、本発明の好適実施例に基づいて構成されたエッジ遷移検知回路が詳細に示されている。図３に概略示した如く、アドレス信号を受取るための多数の入力端子乃至はパッド２２ａが各々関連するアドレスＥＴＤ回路２４ａへ接続している。書込みイネーブル端子２２ｗ及びチップイネーブル端子２２ｅは、同様に、それぞれ制御信号ＥＴＤ回路２４ｗ，２４ｅへ接続しており、この様に、これらの制御端子におけるエッジ遷移は本発明に基づいて動作サイクルを開始させることが可能である。本発明のこの好適実施例に基づいて、ＥＴＤ回路２４ａ，２４ｗ，２４ｅの各々は、図２ａに関連して上述したＥＴＤ回路４ｉと同様に構成されている。
【００１７】
同様に、入力データ端子乃至はパッド２２ｄの各々は入力データを受取り、且つ図２ｃに関連して上述したＥＴＤ回路４Ｄと同様に構成されている関連したＥＴＤ回路２４ｄへ接続している。従って、本発明のこの好適実施例においては、アドレス端子２２ａにおける遷移が発生した場合に、アドレスＥＴＤ回路２４ａによって発生されるＥＴＤパルスの期間は、データ入力端子２２ｄにおける遷移に応答して入力データＥＴＤ回路２４ｄによって発生されるパルスの期間よりも一層長い。例えば、アドレスＥＴＤ回路２４ａ及び制御信号ＥＴＤ回路２４ｗ，２４ｅによって発生されるパルスの期間は８乃至１０ナノ秒の程度であるが、入力データＥＴＤ回路２４ｄによって発生されるパルスの期間は３乃至４ナノ秒の程度である。
【００１８】
本発明の好適実施例によれば、ＥＴＤ回路２４ａ，２４ｄ，２４ｗ，２４ｅの各々の出力は、発生されるＥＴＤパルスの期間における差に拘らず、加算回路２０へ送給される。図４に示した集積回路１００の例の場合には、加算回路２０は単一配置を有しており且つ集積回路１００の周りに位置されたＥＴＤ回路２４からの信号を受取る。加算回路２０のラインＥＴＤ＊上の出力は、入力端子（アドレス、制御又は入力データ）のうちの一つにおける遷移が検知され、且つ集積回路１００の動作サイクルが開始されるべきであることを表わすパルスである。更に、上述した如く、ラインＥＴＤ＊上のパルスは、又、開始された動作サイクルに対する内部クロック信号を発生するため及びメモリ集積回路におけるプレチャージ及び平衡化を行うためのベースとして使用される。以下の説明から明らかになる如く、アドレスＥＴＤ回路２４ａ及び制御信号ＥＴＤ回路２４ｗ，２４ｅによって発生されるＥＴＤパルスと一貫性を保つために付加的な遅延要素の単一配置によって、加算回路２０は入力データＥＴＤ回路２４ｄによって発生されるＥＴＤパルスの期間を長くさせる。
【００１９】
加算回路２０はＮＯＲゲート２５を有しており、該ゲート２５は、その入力において、書込みイネーブルＥＴＤ回路２４ｗ及びチップイネーブルＥＴＤ回路２４ｅの出力を受取る。加算回路２０におけるＮＯＲゲート２６への入力は各アドレスＥＴＤ回路２４ａの出力を受取る。ＮＯＲゲート２５，２６は、各々、複数個のＮＯＲゲートの組合わせとして実現するか、又は別法として、ワイヤードＮＯＲ形態で実現することが可能である。ＮＯＲゲート２５，２６の出力はＮＡＮＤゲート２８の対応する入力へ接続しており、該ＮＡＮＤゲート２８はその出力においてラインＡＣＴを駆動する。従って、ラインＡＣＴは、アドレスＥＴＤ回路２４ａ又は制御ＥＴＤ回路２４ｗ，２４ｅの何れか一つがそれと関連する入力端子２２ａ，２２ｗ，２２ｅのそれぞれにおける遷移によって活性な高パルスを供給することに応答して、活性な高パルスを供給する。
【００２０】
加算回路２０は、更に、入力データＥＴＤパルスを処理するためのＮＯＲゲート２７を有している。各入力データＥＴＤ回路２４ｄの出力はＮＯＲゲート２７のうちの一つの対応する入力へ接続している。加算回路２０は、好適には、入力データＥＴＤ回路２４ｄの出力がグループ毎に配列されるように、複数個のＮＯＲゲート２７を有している。ＮＯＲゲート２７の各々は、その出力をＮＡＮＤゲート２９へ供給し、該ゲート２９はその出力においてラインＤＴを駆動する。従って、ラインＤＴは、入力データＥＴＤ回路２４ｄのうちの何れか一つが、それと関連する入力データ端子２２ｄにおける遷移に応答して活性な高パルスを供給することに応答して、活性な高パルスを供給する。
【００２１】
ＮＡＮＤゲート２８の出力におけるラインＡＣＴ及びＮＡＮＤゲート２９の出力におけるラインＤＴは、各々、加算回路２０におけるＮＯＲゲート３２のそれぞれの入力へ接続している。ラインＤＴは遅延回路３０へも接続しており、遅延回路３０はラインＤＴＤを介して遅延信号をＮＯＲゲート３２の第三入力へ供給する。本発明の好適実施例によれば、遅延回路３０は以下に説明する如く入力データＥＴＤ回路２４ｄによって発生されるパルスの期間を長くさせる。ＮＯＲゲート３２は、インバータ３３による反転の後に、ラインＥＴＤ＊を駆動し、ラインＡＣＴ，ＤＴ，ＤＴＤの論理的ＯＲに対応するパルスを供給する。ラインＥＴＤ＊上のパルスは、アドレス端子２２ａ、制御端子２２ｗ，２２ｅ及び入力データ端子２２ｄの何れかにおける遷移を検知することに応答して、回路１００内の動作サイクルを開始するために使用される。この実施例においては、ラインＥＴＤ＊上のパルスは活性な高パルスである。なぜならば、ラインＡＣＴ，ＤＴ，ＤＴＤ上のパルスは全て活性な高パルスだからである。
【００２２】
遅延回路３０は、例えば順番に配列した一つ又はそれ以上の論理段などの任意の従来の遅延要素によって実現することが可能である。しかしながら、ＥＴＤパルスの期間を大きな量長くさせるためにはある種の回路構成のものが好適であることが判明し、そのことについて以下に詳細に説明する。
【００２３】
図５を参照すると、本発明の第一実施例に基づいて構成された、ラインＤＴ上のものよりも期間が長いラインＤＴＤ上のパルスを供給する遅延回路３０の構成が詳細に示されている。遅延回路３０は、第一入力においてインバータ３５により反転されたラインＤＴの状態を受取るＮＡＮＤゲート４０を有している。インバータ３５の出力は、遅延段３６の両方の入力へ接続している。この実施例においては、遅延段３６，３８，４２は、図２ｂに関して前に説明したのと同様に構成されており、従って伝播遅延を有する論理的ＡＮＤゲートに対応している。勿論、遅延回路３０における遅延段の数は、所望のパルス幅に依存して、１個から多数個へ変化することが可能である。遅延段３６の出力はＮＡＮＤゲート４０の第二入力へ接続すると共に、引続く遅延段３８の両方の入力へ接続している。同様に、遅延段３８の出力はＮＡＮＤゲート４０の別の入力へ接続すると共に遅延段４２の両方の入力へ接続しており、遅延段４２の出力はＮＡＮＤゲート４０の入力へ接続している。
【００２４】
この遅延回路３０の構成は、従って、ラインＤＴにおけるパルスの期間及び遅延段３６，３８，４２を介しての伝播遅延によって定義される期間を有するパルスをラインＤＴＤ上に発生させる。次に、図６を参照して、遅延回路３０の動作について詳細に説明する。入力遷移を検知する前（即ち、定常状態において）、ラインＤＴは論理低レベルにある。インバータ３５の出力（図６においてＯＵＴ３５として示してある）は、従って論理高レベルにあり、遅延段３６，３８，４２の出力（図６においては、それぞれ、ラインＯＵＴ３６，ＯＵＴ３８，ＯＵＴ４２として示してある）を高状態とさせる。ＮＡＮＤゲート４０への四つの全ての入力が高状態であるので、ラインＤＴＤは低状態へ駆動される。この条件においては、再度図３を参照すると、三つの全てのラインＡＣＴ，ＤＴ，ＤＴＤが論理低レベルにある場合には、ラインＥＴＤ＊も論理低レベルに止まる。
【００２５】
再度図３を参照すると、入力データ端子２２ｄにおける遷移を検知すると、関連する入力データＥＴＤ回路２４ｄは、ＥＴＤ回路２４ｄの遅延により定義される期間のアクティブ高パルスをその出力において発生する。このアクティブ高パルスは加算回路２０へ送給され、且つＮＯＲゲート２７の入力へ印加され、該ＮＯＲゲート２７はＮＡＮＤゲート２９へ論理低レベルを供給する。その結果、アクティブ高パルスがラインＤＴ上へ供給され、そのパルスはその遷移を検知した入力データＥＴＤ回路２４ｄの伝播遅延に対応する期間を有している。上述した如く、レイアウト及び設計上の制限により、このパルス期間は内部クロック信号及び動作サイクルを開始し且つ実行するために集積回路１００にとって必要な例えばプレチャージ及び平衡化などのその他の信号を発生するのには適切でない場合がある。
【００２６】
図６を参照すると、ラインＤＴ上のアクティブ高パルスがインバータ３５の伝播遅延δ３５によって遅延されて、ラインＯＵＴ３５上にインバータ３５により論理低レベルを駆動させる。この論理低レベルはＮＡＮＤゲート４０の入力へ供給され、ＮＡＮＤゲート４０の伝播遅延δ４０の後にラインＤＴＤ上に論理高レベルを発生する。加算回路３０の適切な動作のために、ラインＤＴＤ上のパルスは、ラインＥＴＤ＊上の結果的に得られるパルスがラインＤＴ上のパルスよりも一層長い単一のパルスであるように、ラインＤＴ上のパルスとオーバーラップせねばならない。従って、伝播遅延δ３５及びδ４０の和は、ラインＤＴ上のパルスの期間よりも小さいものでなければならない。
【００２７】
又、インバータ３５の出力における低レベルパルスに応答して、遅延段３６が、伝播遅延δ３６だけ遅延されて、その出力（ＯＵＴ３６）において論理低レベルを発生する。この遅延段３６の出力における論理低レベルはＮＡＮＤゲート４０へ供給され、ラインＤＴが高状態へ復帰した時間の後及びインバータ３５の出力が高状態へ復帰した後にラインＤＴＤを高状態に維持する。ラインＤＴＤにおいて単一の延ばされた高論理レベルを維持するために、遅延時間δ３６がラインＤＴ上のパルスの期間よりも短いものであることが重要であり、従って遅延段３６の出力における論理低レベルはインバータ３５の出力における論理低レベルとオーバーラップする。
【００２８】
インバータ３５の出力において発生する論理低レベルパルスは遅延段３８及び４２を介して同様の態様で伝播する。図６に示した如く、遅延段３８の出力（ＯＵＴ３８）は、遅延段３８の伝播遅延δ３８だけ遅延されたＯＵＴ３６の下降エッジに応答して低状態へ移行し、同様に、遅延段４２の出力（ＯＵＴ４２）は、遅延段４２の伝播遅延δ４２だけ遅延されて、ＯＵＴ３８の下降エッジに応答して、低状態へ駆動される。各低レベル出力ＯＵＴ３８， ＯＵＴ４２は、前に発生した低論理レベルとオーバーラップしラインＤＴＤを高状態に維持するためにＮＡＮＤゲート４０へ送給される。各場合において、ラインＤＴＤにおける出力が時期早尚に論理低レベルへ復帰しないことを確保するために、伝播遅延δ３８，δ４２の何れもがラインＤＴにおけるパルスの期間を超えるものでないことが重要である。ラインＤＴＤ上のパルスは、出力ＯＵＴ４２が高状態へ復帰することに応答して低状態へ復帰し、そのことは、ラインＤＴの高から低への遷移が遅延回路３０を介して伝播して遅延段４２の出力において表われ（低から高への遷移として）、且つＮＡＮＤゲート４０を介して伝播する場合に発生する。
【００２９】
図６に示した如く、ラインＤＴ及びＤＴＤの論理ＯＲ（従って、ラインＥＴＤ＊上のアクティブ高パルス）は、ラインＤＴ上のパルス期間と遅延回路３０を介しての伝播遅延δ３０の和である期間を有している。伝播遅延δ３０は、伝播遅延δ３５，δ３６，δ３８，δ４２，δ４０の和である。例えば、従来技術に基づくインバータ３５及びＮＡＮＤゲート４０に対する典型的な伝播遅延は１ナノ秒の程度であるが、遅延段３６，３８，４２に対する典型的な伝播遅延は２ナノ秒の程度である。入力データＥＴＤ回路２４ｄによって発生されるラインＤＴ上の３ナノ秒アクティブ高パルスの場合、本発明のこの実施例に基づく加算回路２０は、ラインＥＴＤ＊上に１１ナノ秒（即ち、３ナノ秒＋８ナノ秒）のアクティブ高信号を発生する。従って、加算回路２０は中央に位置させた単一配置の遅延回路３０を設けることによりＥＴＤ信号パルスの期間を長くさせることが可能であり、従って、各入力端子に対して遅延段を複製することの必要性を回避し、且つ入力端子パッド近くの臨界的な位置においてチップ面積を完全に利用することを可能とする態様で該パルスの期間を長くすることが可能である。この遅延回路３０の集中させた配置は例えばマスク修正、フォーカストイオンビーム、ヒューズプログラミング、及び特別テストモード動作などの従来技術によってＥＴＤパルス期間を調節することを著しく容易化させる。
【００３０】
本発明のこの実施例によれば、アドレスＥＴＤ回路２４ａ及び制御信号ＥＴＤ回路２４ｗ，２４ｅによって発生される遷移検知パルスの期間は１０ナノ秒の程度であり、そうであるから、パルスを長くするために加算回路２０は必要ではない。勿論、別法においては、パルスが入力データＥＴＤ回路２４ｄによって発生されるものと同程度に短いものであるようにアドレスＥＴＤ回路２４ａ及び制御信号ＥＴＤ回路２４ｗ，２４ｅから遅延段を取除き、且つ上述したのと同様の態様でパルスを長くさせるために、ラインＡＣＴ上のＮＡＮＤゲート２８の出力における論理的組合わせを遅延回路３０（又はそれ自身の遅延回路）へ送給することが可能である。
【００３１】
次に、図７を参照して、本発明の第二実施例に基づく遅延回路３０′について詳細に説明する。遅延回路３０′は図３に示した加算回路２０における図５の遅延回路３０に対して置換させることが可能である。ラインＤＴ及びＡＣＴは、前と同じく、インバータ３３を介してラインＥＴＤ＊を駆動するためにＮＯＲゲート３２の入力へ接続している。ラインＤＴは、更に、インバータ４３へ接続しており、インバータ４３はＡＮＤ遅延段４５の両方の入力を駆動すると共に、ＡＮＤ遅延段４７，４９及びＮＡＮＤゲート５０の各々の一方の入力を駆動する。ＡＮＤ遅延段４５，４７，４９は論理的ＡＮＤゲートに対応しており、且つ図２ｂに関して前述した如くＮＡＮＤゲートとそれに続くインバータとによって構成することが可能である。ＡＮＤ遅延段４５の出力はＡＮＤ遅延段４７の第二入力へ接続しており、一方ＡＮＤ遅延段４７の出力はＡＮＤ遅延段４９の第二入力へ接続している。ＡＮＤ遅延段４９の出力はＮＡＮＤゲート５０の第二入力へ接続しており、ＮＡＮＤゲート５０はその出力においてラインＤＴＤを駆動する。ラインＤＴＤは、前述した如く、ＮＯＲゲート３２の位置入力へ接続している。
【００３２】
遅延段３０′の動作について図８を参照して詳細に説明する。前述した遅延段３０の場合と同様に、ラインＤＴは、入力データ端子２２ｄにおける遷移を検知する前においては、加算回路２０の定常状態条件において論理低レベルにある。このことは、インバータ４３及びＡＮＤ遅延段４５，４７，４９の出力において（即ち、それぞれ、ＯＵＴ４３，ＯＵＴ４５，ＯＵＴ４７，ＯＵＴ４９）において論理高レベルとさせる。その結果、ＮＡＮＤゲート５０への両方の入力は高状態であり、従ってラインＤＴＤは論理低レベルにある。
【００３３】
図３及び５に関して前述した如く、入力データ端子２２ｄのうちの一つにおいてエッジ遷移を検知すると、関連する入力データＥＴＤ回路２４ｄが比較的短い期間のアクティブ高パルスを加算回路２０におけるＮＯＲゲート２７の入力へ送給する。ＮＡＮＤゲート２９の動作によって、ラインＤＴがアクティブ高パルスをＮＯＲゲート３２（ラインＥＴＤ＊上において論理高レベルを開始させる）及びインバータ４３へ供給する。インバータ４３の出力（ＯＵＴ４３）は、ラインＤＴ上のアクティブ高パルスの前端に応答して、伝播遅延δ４３だけ遅延された状態で高から低への遷移を発生させる。このインバータ４３の出力における低レベルがＮＡＮＤゲート５０へ供給され、該ＮＡＮＤゲート５０はそれの伝播遅延δ５０の後にラインＤＴＤを高状態へ駆動する。インバータ４３の出力における低レベルは、更に、ＡＮＤ遅延段４５，４７，４９の各々の一つの入力へ供給され、それらのそれぞれの伝播遅延δ４５，δ４７，δ４９の後に、それらの出力を低状態へ移行させる。
【００３４】
ラインＤＴ上のアクティブ高パルスの終了時であって且つ伝播遅延δ４３の後に、インバータ４３の出力（ＯＵＴ４３）は高状態へ復帰する。しかしながら、図８に示した如く、この時においては、ＡＮＤ遅延段４５，４７，４９の各々はその出力を低論理レベルに維持している。ＡＮＤ遅延段４５の出力（ＯＵＴ４５）は、ＯＵＴ４３における論理高レベルがＡＮＤ遅延段４５を介して伝播するまで低状態を維持し、その時刻においてその出力（ＯＵＴ４５）が高状態へ復帰する。ラインＤＴＤにおいて単一パルスが発生されることを確保するためには、ＡＮＤ遅延段４５，４７，４９の伝播遅延δ４５，δ４７，δ４９の各々がラインＤＴにおけるパルスの期間よりもより短いものであることが重要であり、従って、インバータ４３の出力（ＯＵＴ４３）が論理高レベルに復帰する前に、ＡＮＤ遅延段４５，４７，４９の出力が全て低状態へ駆動されることが重要である。
【００３５】
ＡＮＤ遅延段４５の出力（ＯＵＴ４５）において復帰する論理高レベルはＡＮＤ遅延段４７へ供給され、それは、伝播遅延δ４７の後に、その出力（ＯＵＴ４７）において論理高レベルを駆動する。次いで、ＯＵＴ４７の高論理レベルはＡＮＤ遅延段４９を介して伝播し、伝播遅延δ４９の後にその出力（ＯＵＴ４９）に表われ、その時にＮＡＮＤゲート５０はその両方の入力において論理高レベルを有する。次いで、ラインＤＴＤは、ＮＡＮＤゲート５０を介しての伝播遅延δ５０の後に、論理低レベルへ復帰する。
【００３６】
図８に示した如く、且つ遅延回路３０に関して上述したのと同様に、ラインＤＴ及びＤＴＤの論理ＯＲ（従って、ラインＥＴＤ＊上のアクティブ高パルス）は、ラインＤＴ上のパルス期間と遅延回路３０′を介しての伝播遅延δ３０′との和である期間を有している。伝播遅延δ３０′は、伝播遅延δ４３，δ４５，δ４７，δ４９，δ５０の和である。例えば、インバータ４３及びＮＡＮＤゲート５０に対する伝播遅延は１ナノ秒の程度であり、且つＡＮＤ遅延段４５，４７，４９に対する伝播遅延は２ナノ秒の程度であり、本発明のこの実施例に基づく加算回路２０は、期間が３ナノ秒のラインＤＴ上のアクティブ高パルスを受取ると、期間が１１ナノ秒のラインＥＴＤ＊上のアクティブ高信号を発生する。上述したのと同様に、加算回路２０における遅延回路３０′は、各入力端子に対して遅延段を複製して設けることの必要性なしに、ＥＴＤ信号パルスの期間を長くしている。従って、特に入力端子パッド近くの位置においてのレイアウト及び設計効率、及びパルス期間調節の容易性が改善されている。
【００３７】
勿論、遅延回路３０はその他の実施例に基づいて構成することも可能である。しかしながら、入力パルスが所望の長くされるパルスの期間の５０％未満である場合には、単に同一期間の第二の遅延されたパルスではなく単一の長くされたパルスが発生されることを確保することに注意が払われねばならない。上述した遅延回路３０，３０′の好適実施例は、上述した如く、入力パルスの期間の１００％をゆうに超えて遷移検知パルスを長くすることに効果的である。
【００３８】
上述した本発明の好適実施例は、アドレスＥＴＤ回路２４ａ及び制御信号ＥＴＤ回路２４ｗ，２４ｅからのＥＴＤパルスの期間が適切なものであることを意図するものであり、従って加算回路２０においてはそれを長くすることは行われない。勿論、より短いＥＴＤパルスが発生される場合には、アドレスＥＴＤ回路２４ａ及び制御信号ＥＴＤ回路２４ｗ，２４ｅの出力の幾つか又は全てを遅延回路３０又は３０′へ送給させることが可能であることに注意すべきである。このことは、アドレスＥＴＤ回路２４ａ及び制御信号ＥＴＤ回路２４ｗ，２４ｅにおける遅延要素の数を減少させることが可能な場合があるので、付加的なレイアウト及び設計効率を与える場合がある。
【００３９】
更に別の実施例として、加算回路２０は、上述したものよりも遅延回路３０，３０′においてより多くのプログラム可能な数の遅延段を有するように構成することが可能である。このことは、装置特性及びテスト機能が最適なＥＴＤパルス期間を選択することを可能とし、その場合に、レーザプログラミング、又は、別法として、マスクプログラミングを実施して、所望のＥＴＤパルス期間を得るために遅延段の所望の数を選択することが可能である。
【００４０】
更に別の実施例としては、特に、極めて大型の集積回路チップの場合には、本発明に基づいて複数個の加算回路２０を設けることも可能である。特にチップ寸法によって支配されるか、又は異なる動作サイクルに対して異なるＥＴＤパルス期間を与えることが必要である場合に、複数個の加算回路を集積回路内に設けることが可能である。
【００４１】
何れの場合においても、本発明は、入力端子パッドの近くに位置しており且つそれと関連するＥＴＤ回路が短い期間のパルスを供給することを可能とし、遅延要素を複数個配置させる従来技術の回路よりも必要とされるチップ面積を少なくするという重要な利点を提供している。中央加算回路は、全ての適宜の入力端子からの遷移に対してＥＴＤパルス期間の標準化を確保し、且つ複数個の入力端子に対して単一組の遅延段を使用することを可能とし、それによりレイアウト効率を更に改善している。ＥＴＤパルスの期間は、更に、マスク修正、フォーカストイオンビーム、ヒューズプログラミング、特別テストモード動作、及びその他の同様な技術によって、中央加算回路において容易に調節することが可能である。以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】加算回路と共にエッジ遷移検知回路の相対的な位置関係を示した従来の集積回路の概略平面図。
【図２ａ】従来技術に基づくエッジ遷移検知回路の概略図。
【図２ｂ】図２ａの従来の回路において使用される遅延段を示した概略図。
【図２ｃ】図２ａのものよりも一層短いパルスを発生する従来技術に基づくエッジ遷移検知回路を示した概略図。
【図３】本発明の好適実施例に基づくエッジ遷移・加算回路を示した概略図。
【図４】図３の加算回路とエッジ遷移検知回路との相対的位置関係を示した本発明の好適実施例に基づく集積回路を示した概略平面図。
【図５】本発明の好適実施例に基づく加算回路における遅延段を示した概略図。
【図６】図５の回路の動作を説明するのに有用なタイミング線図。
【図７】本発明の別の実施例に基づく加算回路における遅延段を示した概略図。
【図８】図７の回路の動作を説明するのに有用なタイミング線図。
【符号の説明】
２０ 加算回路
２２ａ 入力端子（パッド）
２２ｗ 書込みイネーブル端子
２２ｅ チップイネーブル端子
２４ａ アドレスＥＴＤ回路
２４ｗ，２４ｅ 制御信号ＥＴＤ回路
２４ｄ 入力データＥＴＤ回路
１００ 集積回路
Claims (7)
- 集積回路において、
第１複数個の入力端子、
各々が前記第１複数個の入力端子の内の一つと関連しており且つ各々がそれと関連する入力端子における論理遷移に応答して出力にパルスを供給する第１複数個の遷移検知回路、
第２複数個の入力端子、
各々が前記第２複数個の入力端子の内の一つと関連しており且つ各々がそれと関連する入力端子における論理遷移に応答してパルスを発生する第２複数個の遷移検知回路、
各々が前記第１及び第２複数個の遷移検知回路の内の一つの出力へ接続されている複数個の入力を有しており、前記第１複数個の遷移検知回路の内の一つの出力におけるパルスに応答して前記第１複数個の遷移検知回路の内の一つの出力におけるパルスの期間よりも長い期間を有している加算遷移検知パルスを供給する加算回路、
を有しており、
前記加算回路が、
各々が前記第１複数個の遷移検知回路の内の一つの出力に結合されている複数個の入力を有しており、前記第１複数個の遷移検知回路の内の一つからのパルスの受取りに応答してその出力から出力信号を出力する第１論理回路、
前記第１論理回路の出力へ結合されており、前記第１論理回路の出力信号に応答して遅延され長期化されたパルスをその出力から出力する遅延回路、
各々が前記第２複数個の遷移検知回路の内の一つの出力へ結合されている複数個の入力を有しており、前記第２複数個の遷移検知回路の内の一つからのパルスの受取りに応答してその出力から出力信号を出力する第２論理回路、
前記第１論理回路と前記第２論理回路と前記遅延回路とに結合されており、前記第１論理回路からの前記出力信号か、前記第２論理回路からの前記出力信号か、又は前記遅延回路から出力される前記遅延され長期化されたパルスのいずれかに応答して前記加算遷移検知パルスを発生する出力回路、
を有していることを特徴とする集積回路。 - 請求項１において、前記第１複数個の入力端子が前記集積回路の複数個の端部近くに配設されており、且つ前記複数個の遷移検知回路の各々がそれと関連する入力端子の近くに位置されていることを特徴とする集積回路。
- 請求項１において、前記加算遷移検知パルスは本集積回路の動作サイクルを開始させるために使用されることを特徴とする集積回路。
- 請求項３において、本集積回路がメモリを有しており、且つ前記加算遷移検知パルスは前記メモリのアクセスを開始させるために使用されることを特徴とする集積回路。
- 請求項１において、前記第１複数個の入力端子が本集積回路の入力データ端子を包含していることを特徴とする集積回路。
- 請求項１において、前記第２複数個の入力端子が本集積回路のアドレス端子を包含していることを特徴とする集積回路。
- 集積回路において、
第１複数個の入力端子、
各々が前記第１複数個の入力端子の内の一つと関連しており且つ各々がそれと関連する入力端子における論理遷移に応答して出力からパルスを出力する第１複数個の遷移検知回路、
各々が前記第１複数個の遷移検知回路の内の一つの出力へ接続されている複数個の入力を有しており、前記第１複数個の遷移検知回路の内の一つの出力におけるパルスに応答して前記第１複数個の遷移検知回路の内の一つの出力における前記パルスの期間よりも長い期間を有している加算遷移検知パルスを供給する加算回路、
を有しており、
前記加算回路が、
各々が前記第１複数個の遷移検知回路の内の一つの出力へ結合している複数個の入力を有しており、前記第１複数個の遷移検知回路の内の一つからのパルスを受取ることに応答してその出力から出力信号を出力する第１論理回路、
前記第１論理回路の出力へ結合しており、前記第１論理回路の出力信号に応答してその出力に遅延され長期化されたパルスを出力させ、各々が第１及び第２入力を具備している一連の遅延段であってその内の第１の遅延段がその第１及び第２入力を前記第１論理回路の出力へ結合しておりその他の各遅延段はその第１入力を先行する遅延段の出力へ結合しており且つその第２入力を前記第１論理回路の出力へ結合している一連の遅延段を有している遅延回路、
前記第１論理回路と前記一連の遅延段の最後の遅延段の出力とに結合されており、前記第１論理回路からの前記出力信号か又は前記遅延回路から出力される前記遅延され長期化されたパルスのいずれかに応答して前記加算遷移検知パルスを発生する出力回路、
を有していることを特徴とする集積回路。
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Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6404233B1 (en) * | 1997-12-11 | 2002-06-11 | Intrinsity, Inc. | Method and apparatus for logic circuit transition detection |
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| US6218855B1 (en) * | 1999-08-27 | 2001-04-17 | Sun Microsystems, Inc. | Datapath global routing using flexible pins for side exiting buses |
| US6690606B2 (en) * | 2002-03-19 | 2004-02-10 | Micron Technology, Inc. | Asynchronous interface circuit and method for a pseudo-static memory device |
| US6920524B2 (en) * | 2003-02-03 | 2005-07-19 | Micron Technology, Inc. | Detection circuit for mixed asynchronous and synchronous memory operation |
| US7560956B2 (en) * | 2005-08-03 | 2009-07-14 | Micron Technology, Inc. | Method and apparatus for selecting an operating mode based on a determination of the availability of internal clock signals |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4592028A (en) * | 1982-06-09 | 1986-05-27 | Tokyo Shibaura Denki Kabushiki Kaisha | Memory device |
| JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
| US4633102A (en) * | 1984-07-09 | 1986-12-30 | Texas Instruments Incorporated | High speed address transition detector circuit for dynamic read/write memory |
| JPS61196498A (ja) * | 1985-02-26 | 1986-08-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4636991A (en) * | 1985-08-16 | 1987-01-13 | Motorola, Inc. | Summation of address transition signals |
| FR2619939B1 (fr) * | 1987-09-01 | 1989-12-08 | Thomson Semiconducteurs | Circuit de detection de transitions d'adresses |
| US4922461A (en) * | 1988-03-30 | 1990-05-01 | Kabushiki Kaisha Toshiba | Static random access memory with address transition detector |
| JPH0344890A (ja) * | 1989-07-12 | 1991-02-26 | Toshiba Corp | 半導体記憶装置のデータ出力制御回路 |
| US5305283A (en) * | 1990-04-06 | 1994-04-19 | Mosaid, Inc. | Dram column address latching technique |
| US5003513A (en) * | 1990-04-23 | 1991-03-26 | Motorola, Inc. | Latching input buffer for an ATD memory |
| JPH0474384A (ja) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | 半導体集積回路装置 |
| US5124584A (en) * | 1990-10-22 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Address buffer circuit with transition-based latching |
| JPH0541088A (ja) * | 1991-08-06 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2696026B2 (ja) * | 1991-11-21 | 1998-01-14 | 株式会社東芝 | 半導体記憶装置 |
| DE69317927T2 (de) * | 1992-02-28 | 1998-11-19 | Sony Corp | Halbleiterspeicheranordnung mit einer Adressübergangsabfühlschaltung |
| US5374894A (en) * | 1992-08-19 | 1994-12-20 | Hyundai Electronics America | Transition detection circuit |
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