JP3570547B2 - 回線インタフェースカードテスター - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、交換機に搭載されるＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）／ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）などの回線インタフェースカードの試験方法に関する。
【０００２】
【従来の技術】
従来、交換機に搭載されるＳＤＨ／ＳＯＮＥＴなどの回線インタフェースカードの試験は、例えば特開平１１−６８６９１号公報に記載されているように、実際に装置に搭載して上位装置から試験制御を行うことにより実施されている。
【０００３】
また一般に、搭載される装置対応に制御側インタフェースが異なるため、増設等の単品受注時の試験実施時には試験設備の回線インタフェースカード対応搭載装置や上位装置を個別に用いて試験が行われる。
【０００４】
【発明が解決しようとする課題】
このように、従来の回線インタフェースカードの試験は、多種の回線インタフェースカード試験ラインが個別であるため、試験のための広いフロアスペースが必要となり、また、搭載装置対応に異なる手順で試験を実施しなければならないという問題がある。
【０００５】
さらに、試験制御側に搭載装置を使用するため、制御側インタフェースに、任意に擬似障害発生を生じさせることが出来ないという問題がある。
【０００６】
本発明の目的は、上記問題点に鑑み、制御装置側インタフェースが異なる多種の回線インタフェースカードの試験を、共通の回線インタフェースカード試験装置により実行することが可能な手段を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の回線インタフェースカードテスターは、各回線インタフェースカード毎に、制御装置側インタフェースと当該回線インタフェースカードとの間で電気的および機械的に整合をとるインタフェース変換アダプタを設け、制御装置側インタフェースが異なる回線インタフェースカードの試験を、前記インタフェース変換アダプタのみを交換することで実現可能にしたことを特徴とする。
【０００８】
【発明の実施の形態】
図１は、本発明の実施形態を示す回線インタフェースカードテスターの概略構成図である。
【０００９】
本発明の回線インタフェースカードテスターは、試験実行制御と試験信号や試験データの発生と照合を行う制御ユニット（１）と、被試験回線インタフェースカードの制御側インタフェースと論理的に整合を取る信号変換部を内蔵するテストベッド（２）と、試験対象の回線インタフェースカードと電気的および機械的に整合を取るインタフェース変換アダプタ（３）と、試験条件の設定あるいは試験の実行を指示するとともに試験結果等を表示するディスプレイ／キーボード（５）と、制御ユニットからの指示を受けて回線側の試験制御を行う測定器（６）で構成されている。
【００１０】
試験対象の回線インタフェースカード（４）は、テストベッド（２）をベースにしインタフェース変換アダプタ（３）に接続される。このインタフェース変換アダプタ（３）は交換可能に構成されており、異なる試験対象の回線インタフェースカードを接続するときには、その回線インタフェースカード用のインタフェース変換アダプタに交換される。
【００１１】
図２は、本発明の実施の形態を示すブロック図である。以下、本発明の実施例の動作について図２を参照して説明する。
【００１２】
図２において、ディスプレイ／キーボード（５）からの試験条件設定入力により、プロセッサ（１１）がローカルバス（１７）を介して被試験カード制御信号対応のＦＰＧＡコンフィギュレーションを共通制御部（１２）、回線情報制御部（１３）、バス制御部（１４）、クロック制御部（１５）に対して行う。
【００１３】
その後、信号変換部（１６）のＦＰＧＡコンフィギュレーションをＪＴＡＧライン（１８）を介して行い、ディスプレイ／キーボード（５）に完了表示してハードウェアの設定を完了する。
【００１４】
次に、ディスプレイ／キーボード（５）からの入力による試験実行指示により、プロセッサ（１１）から共通制御部（１２）に試験条件や試験データが設定されてグループ分けされた回線情報制御部（１３）、バス制御部（１４）、クロック制御部（１５）を介して信号変換部（１６）に試験制御信号と試験データが送出される。
【００１５】
さらに、信号変換部（１６）からインタフェース変換部（２０）により被試験カード制御信号対応に整合された信号が被試験カード（４）へ送出される。
【００１６】
被試験カード（４）からの応答信号は、前述の逆のルートを辿り共通制御部（１２）へ返送される。同時に、回線側の試験制御は、プロセッサ（１１）から制御された測定器（６）により行う。試験結果は共通制御部（１２）からプロセッサ（１１）に通知され、ディスプレイ／キーボード（５）に表示される。
【００１７】
【発明の効果】
本発明によれば、共通の制御ユニットにより制御装置側インタフェースが異なる回線インタフェースカードの試験を実行することができるので、回線インタフェースカード試験用の個別対応装置が不要となる。
【００１８】
また、専用の制御ユニットを用いて試験を実行することができるので、制御側インタフェースを任意に擬似障害設定することが可能となり、試験深度が向上する。
【図面の簡単な説明】
【図１】本発明の回線インタフェースカードテスタの概略構成を示す図である。
【図２】本発明の実施の形態を示すブロック図である。
【符号の説明】
１ 制御ユニット
２ テストベッド
３ インタフェース変換アダプタ
４ 回線インタフェースカード（被試験カード）
５ ディスプレイ／キーボード
６ 測定器
１１ プロセッサ
１２ 共通制御部
１３ 回線情報制御部
１４ バス制御部
１５ クロック制御部
１６ 信号変換部
１７ ローカルバス
１８ ＪＴＡＧライン
２０ インタフェース変換部
【発明の属する技術分野】
本発明は、交換機に搭載されるＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）／ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）などの回線インタフェースカードの試験方法に関する。
【０００２】
【従来の技術】
従来、交換機に搭載されるＳＤＨ／ＳＯＮＥＴなどの回線インタフェースカードの試験は、例えば特開平１１−６８６９１号公報に記載されているように、実際に装置に搭載して上位装置から試験制御を行うことにより実施されている。
【０００３】
また一般に、搭載される装置対応に制御側インタフェースが異なるため、増設等の単品受注時の試験実施時には試験設備の回線インタフェースカード対応搭載装置や上位装置を個別に用いて試験が行われる。
【０００４】
【発明が解決しようとする課題】
このように、従来の回線インタフェースカードの試験は、多種の回線インタフェースカード試験ラインが個別であるため、試験のための広いフロアスペースが必要となり、また、搭載装置対応に異なる手順で試験を実施しなければならないという問題がある。
【０００５】
さらに、試験制御側に搭載装置を使用するため、制御側インタフェースに、任意に擬似障害発生を生じさせることが出来ないという問題がある。
【０００６】
本発明の目的は、上記問題点に鑑み、制御装置側インタフェースが異なる多種の回線インタフェースカードの試験を、共通の回線インタフェースカード試験装置により実行することが可能な手段を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の回線インタフェースカードテスターは、各回線インタフェースカード毎に、制御装置側インタフェースと当該回線インタフェースカードとの間で電気的および機械的に整合をとるインタフェース変換アダプタを設け、制御装置側インタフェースが異なる回線インタフェースカードの試験を、前記インタフェース変換アダプタのみを交換することで実現可能にしたことを特徴とする。
【０００８】
【発明の実施の形態】
図１は、本発明の実施形態を示す回線インタフェースカードテスターの概略構成図である。
【０００９】
本発明の回線インタフェースカードテスターは、試験実行制御と試験信号や試験データの発生と照合を行う制御ユニット（１）と、被試験回線インタフェースカードの制御側インタフェースと論理的に整合を取る信号変換部を内蔵するテストベッド（２）と、試験対象の回線インタフェースカードと電気的および機械的に整合を取るインタフェース変換アダプタ（３）と、試験条件の設定あるいは試験の実行を指示するとともに試験結果等を表示するディスプレイ／キーボード（５）と、制御ユニットからの指示を受けて回線側の試験制御を行う測定器（６）で構成されている。
【００１０】
試験対象の回線インタフェースカード（４）は、テストベッド（２）をベースにしインタフェース変換アダプタ（３）に接続される。このインタフェース変換アダプタ（３）は交換可能に構成されており、異なる試験対象の回線インタフェースカードを接続するときには、その回線インタフェースカード用のインタフェース変換アダプタに交換される。
【００１１】
図２は、本発明の実施の形態を示すブロック図である。以下、本発明の実施例の動作について図２を参照して説明する。
【００１２】
図２において、ディスプレイ／キーボード（５）からの試験条件設定入力により、プロセッサ（１１）がローカルバス（１７）を介して被試験カード制御信号対応のＦＰＧＡコンフィギュレーションを共通制御部（１２）、回線情報制御部（１３）、バス制御部（１４）、クロック制御部（１５）に対して行う。
【００１３】
その後、信号変換部（１６）のＦＰＧＡコンフィギュレーションをＪＴＡＧライン（１８）を介して行い、ディスプレイ／キーボード（５）に完了表示してハードウェアの設定を完了する。
【００１４】
次に、ディスプレイ／キーボード（５）からの入力による試験実行指示により、プロセッサ（１１）から共通制御部（１２）に試験条件や試験データが設定されてグループ分けされた回線情報制御部（１３）、バス制御部（１４）、クロック制御部（１５）を介して信号変換部（１６）に試験制御信号と試験データが送出される。
【００１５】
さらに、信号変換部（１６）からインタフェース変換部（２０）により被試験カード制御信号対応に整合された信号が被試験カード（４）へ送出される。
【００１６】
被試験カード（４）からの応答信号は、前述の逆のルートを辿り共通制御部（１２）へ返送される。同時に、回線側の試験制御は、プロセッサ（１１）から制御された測定器（６）により行う。試験結果は共通制御部（１２）からプロセッサ（１１）に通知され、ディスプレイ／キーボード（５）に表示される。
【００１７】
【発明の効果】
本発明によれば、共通の制御ユニットにより制御装置側インタフェースが異なる回線インタフェースカードの試験を実行することができるので、回線インタフェースカード試験用の個別対応装置が不要となる。
【００１８】
また、専用の制御ユニットを用いて試験を実行することができるので、制御側インタフェースを任意に擬似障害設定することが可能となり、試験深度が向上する。
【図面の簡単な説明】
【図１】本発明の回線インタフェースカードテスタの概略構成を示す図である。
【図２】本発明の実施の形態を示すブロック図である。
【符号の説明】
１ 制御ユニット
２ テストベッド
３ インタフェース変換アダプタ
４ 回線インタフェースカード（被試験カード）
５ ディスプレイ／キーボード
６ 測定器
１１ プロセッサ
１２ 共通制御部
１３ 回線情報制御部
１４ バス制御部
１５ クロック制御部
１６ 信号変換部
１７ ローカルバス
１８ ＪＴＡＧライン
２０ インタフェース変換部
Claims (3)
- 回線インタフェースカードの試験実行制御と試験信号や試験データの発生と照合を行う制御ユニットと、被試験回線インタフェースカードの制御側インタフェースと論理的に整合を取る信号変換部を内蔵するテストベッドと、該テストベッドをベースにして試験対象の回線インタフェースカードと接続され、電気的および機械的に整合を取るインタフェース変換アダプタと、試験条件の設定及び試験実行指示を行うとともに試験結果等を表示するディスプレイ／キーボードと、前記制御ユニットにより制御されて回線側の試験制御を行う測定器とを備えていることを特徴とする回線インタフェースカード試験装置。
- 前記インタフェース変換アダプタは、前記制御ユニット側インタフェースが異なる回線インタフェースカード毎に交換可能に構成されていることを特徴とする請求項１に記載の回線インタフェースカード試験装置。
- 前記制御ユニットは、プロセッサと、共通制御部と、回線情報制御部と、バス制御部と、クロック制御部とを備えており、前記プロセッサは、前記ディスプレイ／キーボードからの試験条件設定入力により、前記共通制御部、回線情報制御部、バス制御部、クロック制御部、および前記テストベッドに内蔵される信号変換部に対して被試験カード制御信号対応のＦＰＧＡコンフィギュレーションを行うとともに、前記ディスプレイ／キーボードからの試験実行指示により、前記共通制御部に試験条件や試験データを設定し、グループ分けされた前記回線情報制御部、バス制御部、およびクロック制御部を介して前記信号変換部に試験制御信号と試験データの送出制御を行うことを特徴とする請求項１または２に記載の回線インタフェースカード試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000188255A JP3570547B2 (ja) | 2000-06-22 | 2000-06-22 | 回線インタフェースカードテスター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000188255A JP3570547B2 (ja) | 2000-06-22 | 2000-06-22 | 回線インタフェースカードテスター |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002010305A JP2002010305A (ja) | 2002-01-11 |
| JP3570547B2 true JP3570547B2 (ja) | 2004-09-29 |
Family
ID=18688076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000188255A Expired - Lifetime JP3570547B2 (ja) | 2000-06-22 | 2000-06-22 | 回線インタフェースカードテスター |
Country Status (1)
| Country | Link |
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| KR101269600B1 (ko) * | 2011-07-25 | 2013-06-05 | 최경택 | 차량용 스위치 및 전장모듈 종합 테스터 |
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| CN108446197A (zh) * | 2018-03-13 | 2018-08-24 | 云南电网有限责任公司电力科学研究院 | 一种控制保护板卡自动检测系统和方法 |
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2000
- 2000-06-22 JP JP2000188255A patent/JP3570547B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002010305A (ja) | 2002-01-11 |
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