JP3548036B2 - 磁気ramセル内の内部非対称 - Google Patents

磁気ramセル内の内部非対称 Download PDF

Info

Publication number
JP3548036B2
JP3548036B2 JP02634499A JP2634499A JP3548036B2 JP 3548036 B2 JP3548036 B2 JP 3548036B2 JP 02634499 A JP02634499 A JP 02634499A JP 2634499 A JP2634499 A JP 2634499A JP 3548036 B2 JP3548036 B2 JP 3548036B2
Authority
JP
Japan
Prior art keywords
magnetic
region
easy axis
magnetic memory
magnetization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP02634499A
Other languages
English (en)
Other versions
JPH11273337A (ja
Inventor
デーヴィッド・ウィリアム・エイブラハム
ウィリアム・ジョーゼフ・ガラガー
フィリップ・ルイ・トルユー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH11273337A publication Critical patent/JPH11273337A/ja
Application granted granted Critical
Publication of JP3548036B2 publication Critical patent/JP3548036B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N59/00Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165Auxiliary circuits
    • G11C11/1653Address circuits or decoders
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165Auxiliary circuits
    • G11C11/1675Writing or programming circuits or methods
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices

Description

【0001】
【発明の属する技術分野】
本発明は、磁気ランダム・アクセス・メモリ(「MRAM」)内の磁気メモリ・セルの作成およびアクセスに関する。
【0002】
【従来の技術】
2件の米国特許第5,640,343号および第5,650,958号に開示され、本出願の図1および図2に示すタイプの磁気ランダム・アクセス・メモリ(「MRAM」)アレイは、ワード線1、2、3とビット線4、5、6との交点に位置決めされた磁気メモリ・セル(たとえば、セル9)のアレイを含む。各セルは、磁気トンネル接合(「MTJ」)デバイス8になるように配置された磁気的に可変性または「自由」領域24と最も近い磁気基準領域20とを含む。このようなセルでのデータの格納の基礎となる原理は、自由領域の磁化容易軸(「EA」)に沿って磁化方向を変更することにより、自由および基準領域の磁化の相対配向を変更できることと、その後、この相対配向の差を読みとれることである。(基準領域という用語は、自由または可変性領域と協力して、全体としてデバイスを検出可能状態にするような、いかなるタイプの領域も示すように、ここでは広い意味で使用する。)
【0003】
より具体的には、MRAMセルは、それぞれのビット線とワード線を介して印加された双方向電気刺激およびその結果の磁気刺激を使用して自由領域の磁化を反転することによって書込みが行われ、その後、ビット線とワード線との間の結果的なトンネル抵抗を測定することによって読取りが行われ、これは基準領域に対する自由領域の磁化の相対配向によって決まる2つの値の一方をとる。自由に回転できるがその磁化容易軸に沿っていずれかの方向(+EAまたは−EA)に整列する傾向が強い磁化方向を有する単純単体磁石として自由領域がモデル化されている場合、ならびに基準領域がたとえば、同様の要素磁石であるが+EA方向に固定された磁化方向を有する場合、そのセルについては、整列(+EA/+EA)および逆整列(−EA/+EA)という2通りの状態(したがって、2通りの可能なトンネル抵抗値)が定義される。
【0004】
印加されたEA磁界に対するトンネル接合抵抗の特性を示す理想的なヒステリシス・ループを図3に示す。トンネル接合の抵抗は、領域50で刺激が一切加えられていない、すなわち、領域50における磁化容易軸フリップ磁界強度+/−H以下の印加された磁界に対する抵抗の感度が欠落している状態で、2つの別個の値の一方を呈することができる。印加された磁化容易軸磁界が+/−Hを超える場合、そのセルは強制的にそれぞれの高抵抗状態または低抵抗状態になる。
【0005】
トンネル接合を形成する2つの領域の磁化パターンが単純であっても、書込み中に自由領域の磁化方向を反転すると、実際には一方または両方の領域に思いがけない影響を及ぼす可能性がある。たとえば、書込み中に自由領域を反転すると、欠陥またはエッジ粗さによって固定された磁気性渦または複合磁区壁を含む可能性がある。接合抵抗は接合領域について平均化したドット積mfreereferenceによって決まるので、磁化パターン内にこのような複合微小磁性構造を含むと、読取り中に測定したトンネル接合抵抗を実質的に崩壊する可能性がある。
【0006】
たとえば、その磁化容易軸EAの周りに左右対称に形成されたMRAMセルの自由磁気領域124内の磁化パターンを図4に示すが、その領域では本来受け入れられる磁化パターン領域130と134との間に複雑な壁構造132がはっきり見える状態になっている。この磁化パターン全体は、名目上均一に磁化されたサンプルから得られたものであり(上下の層はどちらも元々は右を指し示している)、それに関する磁化容易軸バイアスは+700Oeから−700Oeへ掃引され、+700Oeに戻されている。磁界として複雑な構造132に発達した磁化の反転は、+700Oeから約−600Oeまで掃引された。図5は、この崩壊サンプル用の印加された磁化容易軸磁界に対する相対磁化方向を示すヒステリシス・ループである。領域150は正方形ではないので、磁化容易軸印加磁界を除去したときにセルが予想通りその2通りの状態のうちのいずれか一方を呈しなくなるが、これはセル内でこのような複合微小磁性構造が発達したためである。
【0007】
このような望ましくない磁気構造によって、最善の場合は動作パラメータ窓が低減されるか、または最悪の場合は記憶に必要な正方形のヒステリシス・ループが完全に崩壊する。さらに、このような構造の存在は、自由領域を反転または実質的に反転するために必要な切替え線のサイズまたはパワーあるいはその両方の増大を引き起こすものと予想することができる。
【0008】
【発明が解決しようとする課題】
したがって、必要なものは、MRAMアレイ内の磁気メモリ・セルの状態を変更する際にこのような複合微小磁性構造を除去するための技法である。
【0009】
【課題を解決するための手段】
上記の磁気メモリ・セルの欠点を克服するため、本発明の一態様は、交差領域を形成する第1および第2の交差導線を有する磁気メモリに関する。磁気メモリ・セルは、交差領域に位置決めされ、それに沿って2通りの磁化方向を課すことができる磁気軸を備えた可変性磁気領域を含み、それにより、セルが変化可能な2通りのそれぞれの状態を提供する。このセルは、第1および第2の交差導線によりそれに印加された磁気刺激に応じて2通りのそれぞれの状態に変化可能である。可変性磁気領域は、その磁気軸の周りに実質的に磁気的に非対称に成形されるように形成され、したがって、前述の複合微小磁性構造を形成せずに、磁化パターンが書込み中に適切に発展することができる。
【0010】
セルの可変性磁気領域は、その隅に非直角の角度を備え、その磁気軸の周りの実質的に平面の平行四辺形として成形することができる。あるいは、またはそれと組み合わせて、可変性磁気領域は、おそらく最も近いバイアス領域を使用して、内部磁気異方性によりその磁気軸の周りに磁気的に非対称に成形することができる。
【0011】
他の態様では、本発明は、交差領域を形成する第1および第2の交差導線を有する磁気メモリに関する。上記のように、磁気メモリ・セルは、交差領域に位置決めされ、それに沿って2通りの磁化方向を課すことができる磁気軸を有し、それにより、第1および第2の交差導線によりそれに印加された磁気刺激に応じてセルが変化可能な2通りのそれぞれの状態を提供する。このセルは、その磁気軸が第1または第2の交差導線のいずれかに対して非平行になるように交差領域内に位置決めされる。一実施形態では、磁気軸は、第1または第2の交差導線のいずれかに対して約5度より大きい角度を形成する。
【0012】
メモリ・セルの磁気軸の周りに意図的な非対称を物理的に課すための前述の技法に加え、本発明は、それぞれの各導線によって印加される磁界の相対規模またはタイミングあるいはその両方に応じて磁気刺激がそれに非対称的に印加されるように第1および第2の導線からセルに印加された磁気刺激を配置することにも関する。
【0013】
一実施形態では、ワード線を使用してバイアス磁界が印加され、バイアス値が印加されている間にビット線が低い値から高い値に掃引される。他の実施形態では、両方の線がそれぞれの低い値からそれぞれの高い値に同時に掃引されるが、規模は異なり、たとえば、ワード線はビット線の値の10%になる。このように印加された刺激非対称により、磁化パターンが書込み中に適切に発達することも分かっている。
【0014】
前述の技法、すなわち、物理的非対称または刺激非対称あるいはその両方を使用すると、磁気メモリ・セルの自由領域内の磁化パターンは、望ましくない複合微小磁性構造を形成せずにある状態から他の状態に反転するものと予想することができる。セルのトンネル抵抗は、印加された書込み磁界を除去したときに予測通り2つの値の一方を呈することになるので、セルの全体的なパフォーマンスが改善される。
【0015】
【発明の実施の形態】
MRAMセル内の磁化反転に関連する前述の問題を克服するための技法をここに開示する。この技法は、MRAMセルの書込み刺激、物理的設計、またはその両方の内部非対称を含み、実質的に磁化反転プロセスを改善する。この非対称は、非対称磁気書込み刺激(たとえば、掃引された磁化容易軸磁界とともに印加された一定ハード軸磁界を使用して「軸外れ」で、または同時に掃引された磁化容易軸磁界およびハード軸磁界を使用して磁化容易軸に対して所定の角度で印加されたもの)を含む、様々なやり方で達成することができる。また、パターン形成した薄膜形状非対称、関連のビット線またはワード線とのセルの非位置合わせ、あるいはその軸の周りで接合形状または磁化対称性を破断する接合領域内の内部異方性を使用する、物理的接合非対称も開示する。
【0016】
内部非対称に関する本発明の原理については、図7ないし図17に関連して以下に述べる。しかし、背景として、米国特許第5640343号および第5650958号により、まず図1〜図2に示す磁気メモリ・アレイの形成および動作の基礎となる一般原理について簡単に説明する。
【0017】
図1を参照すると、MRAMアレイの例は、水平平面内の平行なワード線1、2、3として機能する1組の導電線と、他の水平平面内の平行なビット線4、5、6として機能する1組の導電線とを含む。上から見たときに2組の線が交差するように、ビット線は異なる方向に、たとえば、ワード線に対して直角に向けられている。図2に詳細に示す典型的なメモリ・セル9などのメモリ・セルは、線同士の間に垂直に間隔をあけた交差領域内のワード線とビット線との各交差点に位置する。図1には3本のワード線と3本のビット線が示されているが、線の数は通常、これよりかなり多くなるだろう。メモリ・セル9は垂直スタックとして配置され、ダイオード7と磁気トンネル接合(「MTJ」)8とを含むことができる。アレイの動作中、電流はセル9内を垂直方向に流れる。電流がメモリ・セルを垂直に通ることにより、メモリ・セルが占有する表面積を非常に小さくすることができる。ワード線との接点、MTJ、ダイオード、ビット線との接点は、いずれも同じ面積を占有する。図1には示されていないが、このアレイは、他の回路が存在するはずのシリコン基板などの基板上に形成することができる。また、公差領域以外のMRAMの領域では、ビット線とワード線との間に通常、絶縁材料の層が位置する。
【0018】
図2を参照して、メモリ・セル9の構造について詳細に説明する。メモリ・セル9は、ワード線3(図1)上およびワード線に接触して形成されている。メモリ・セル9は、ダイオード状デバイスの垂直スタック、たとえば、電気的に直列接続になっているシリコン接合ダイオード7とMTJ8とを含む。ダイオード7は、n型シリコン層10とp型シリコン層11とを含むシリコン接合ダイオードである。ダイオードのp型シリコン層11は、タングステン・スタッド12を介してMTJ8に接続されている。ダイオードのn型シリコン層10はワード線3に接続されている。
【0019】
MTJ8は、交互に積み重ねられた一連の材料層で形成することができる。図2のMTJ8は、Ptなどのテンプレート層15と、パーマロイ(Ni−Fe)などの初期強磁性層16と、Mn−Feなどの反強磁性層(AF)18と、Co、Fe、パーマロイなどの一定または「固定」型の基準強磁性層(FMF)20と、アルミナ(Al)の薄いトンネル・バリア層22と、薄いCo−Feとパーマロイとのサンドイッチなどの柔らかい可変性「自由」強磁性層(FMS)24と、Ptなどの接点層25とを含む。
【0020】
自由層は、磁化容易軸(「EA」)という磁化方向のための好ましい軸を有するように作成されている。この磁化容易軸に沿った自由層の磁化方向として2通りの方向が可能であり、これがメモリ・セルの2通りの状態を定義する。対照的に、基準層は、その単一方向異方性方向という好ましい磁化方向を1つだけ有するように作成することができ、この方向は自由層の磁化容易軸に平行である。自由層の所望の磁化容易軸は、MTJの固有異方性とひずみ誘導異方性と形状異方性との組合せによって設定される。図示のMTJと自由層は、長さがLで幅がWの矩形として作成することができ、LはWより大きい(図2)。自由層の磁気モーメントは、L方向に沿って整列される傾向がある。
【0021】
基準層の単一方向異方性方向は、初期強磁性層16上にFe−Mn AF層18を成長させることによって設定され、初期強磁性層自体は、PtまたはCuまたはTaなどのテンプレート層15上で成長する。テンプレート層15は、初期強磁性層16内に111の結晶学的組織を誘導する。これらの層は、自由層の所望の磁化容易軸に平行に向けられた磁界内に付着され、基準層の所望の固有単一方向異方性方向を作成する。あるいは、AF層は、AF材料の耐ブロッキング温度より高い温度まで基板を加熱している間に前記磁化容易軸に平行な十分な大きさの磁界内のテンプレート層上に付着することもできる。この代替実施例では、初期強磁性層16は不要である。また、付着中の印加磁界方向に沿って磁化を整列する磁気異方性を処理中に発生させるために一定層の磁気ひずみを利用することも可能である。
【0022】
基準層とAF層との間は交換結合になっているため、基準層の磁化方向は自由層の磁化方向より変更するのが難しい。ビット線とワード線を通る電流によって印加された磁界の範囲内では、この実施例では基準層の磁化方向は一定になるかまたは固定される。基準層の形状異方性は、MTJの形状異方性に従うものであり、一定層の磁化方向の安定性を追加する。メモリ・セルに書き込むために印加された磁界は、基準層の方向ではなく、自由層の磁化方向を反転させるのに十分な大きさである。したがって、一定層を磁化しても、MRAM内のメモリ・セルの動作中に方向を変更することはない。
【0023】
アレイ動作中に、十分な大きさの電流がMRAMの書込み線とビット線の両方を通過すると、書込み線とビット線との交点で結合された電流の自己電磁界は、励起された書込み線とビット線の交点に位置する単一の特定のMTJの自由層の磁化を回転させることになる。電流レベルは、結合された自己電磁界が自由層のスイッチング磁界を超えるように設計されている。この自己電磁界は、基準層の磁化を回転させるために必要な磁界よりかなり小さくなるように設計されている。セル・アレイ・アーキテクチャは、書込み電流がMTJ自体を通過しないように設計されている。メモリ・セルは、ダイオードとMTJを通って基準層からトンネル接合バリアを通り自由層まで(またはその逆)センス電流を垂直に通過させることによって読み取られる。Alトンネル・バリアの抵抗はAl層の厚さに著しく依存し、この層の厚さに応じてほぼ指数関数的に変化するので、これは、電流が主にAlトンネル・バリアを通って垂直に流れることを意味する。Alの厚さを増加するにつれて電荷担体がバリアを通り抜ける確率は著しく低下するので、接合部を通り抜ける唯一の担体は接合層に対して垂直に移動するものになる。メモリ・セルの状態は、書込み電流よりかなり小さいセンス電流がMTJを垂直に通過するときにメモリ・セルの抵抗を測定することによって決まる。このセンス電流または読取り電流の自己電磁界はごくわずかなので、メモリ・セルの磁気状態に影響しない。電荷担体がトンネル・バリアを通り抜ける確率は、自由層と基準層との磁気モーメントの相対整列に依存する。トンネル電流はスピン偏極され、強磁性層の1つ、たとえば、一定層から伝わる電流が主に1つのスピン・タイプ(強磁性層の磁化の配向に応じて、スピン・アップまたはスピン・ダウン)の電子から構成されることを意味する。電流のスピン偏極の程度は、強磁性層とトンネル・バリアとの境界面にある強磁性層を構成する磁性材料の電子バンド構造によって決まる。したがって、第1の強磁性層トンネル・バリアはスピン・フィルタとして動作する。電荷担体が通り抜ける確率は、第2の強磁性層内の電流のスピン偏極と同じスピン偏極の電子状態が得られるかどうかに依存する。通常、第2の強磁性層の磁気モーメントが第1の強磁性層の磁気モーメントに整列されると、第2の強磁性層の磁気モーメントが第1の強磁性層の磁気モーメントに逆整列されたときより多くの電子状態が得られる。したがって、電化担体のトンネル確率は、両方の層の磁気モーメントが整列されたときに最高になり、磁気モーメントが逆整列されたときに最低になる。整列でも逆整列でもなく、モーメントが配置されたときに、トンネル確率は中間値を取る。したがって、セルの電気抵抗は、両方の強磁性層の電流のスピン偏極と電子状態の両方に依存する。その結果、自由層の2通りの磁化方向によって、メモリ・セルの2通りのビット状態(0または1)が明確に定義される。
【0024】
本発明により、刺激非対称の一形式、すなわち、「軸外れ」磁気バイアスについてまずここで検討する。この点に関して、一定の垂直ハード軸磁界とともに掃引した磁化容易軸磁界を使用して実現した非対称の実験およびシミュレーションの結果は、図6、図7、図9、図10、図11に関連して提示する。図6は、この技法を検証するために使用する対称接合形状の平面図である。本発明により、図7のタイミング図を参照すると、磁化容易軸磁界値210は傾斜215に沿って中立値から正の(保磁)値に掃引され、それにより、磁化を回転させる。ハード軸磁界220はこの掃引期間中に一定値225に保持される。したがって、磁化を回転させ、その結果、セルにある状態を書き込むために非対称「軸外れ」磁気バイアスが供給される。
【0025】
図9は、0〜+/−50Oeの一定ハード軸バイアスHhのそれぞれの値に関して14個の同様に成形した接合部について測定したヒステリシス・ループのアレイである。各セルは2.7μm×1.2μmの六角形(たとえば、図6)であり、その磁化容易軸はその長いエッジに対して平行に配置されていた。印加された磁化容易軸磁界(He)は下にある基準領域を反転するためには不十分であり、正の磁化容易軸磁界は自由領域と基準領域を反対位置合わせし、その結果、抵抗がより高くなった(MR%)。
【0026】
ハード軸バイアスHh=0Oe〜+/−10Oeの場合、様々なセルのループの類似性の欠落や確認可能なループ領域の欠落(358、356)を含む、重大な問題を識別することができる。ハード軸バイアスHh=+/−20Oeでは顕著な改善を観測することができ、このハード軸バイアスの場合、妥当なループ領域354を識別することができる。ハード軸バイアスをさらに増加すると、よりなめらかでより多くの一定形状ループが得られるが、直角度とループ領域が犠牲になる(350、352)。
【0027】
このような測定に加え、図7の一定ハード軸バイアスを使用する刺激非対称に対する本来は対称的な接合部の応答もシミュレートした。20Oeおよび70Oeのハード軸バイアスについて、それぞれが厚さ70オングストロームのパーマロイ層の1×0.5μmサンプルに関するこのシミュレーション結果を図10および図11にそれぞれ示す。各ケースの微小磁性構造を検査すると、外部バイアスがまったくない場合に壁構造が発展したが、20Oe以上のバイアスの場合、バイアス磁界を反転したときに発生する磁化の回転が反対称になって有害な微小磁性構造を発生せず、したがって、なめらかなヒステリシス・ループが形成されることが明らかになった。
【0028】
また、本発明の刺激非対称は、結果的に均一に増大する合計磁界が磁化容易軸に対して所定の角度で印加されるような、掃引した磁化容易軸およびハード軸磁界の両方を使用することにより、動作中に実現することができる。この技法は図8に示すが、同図では、本発明の原理により、磁化容易軸磁界230が第1の値から第2の値に掃引される235。ハード軸磁界240はこの間隔中に同様に掃引される245が、値の範囲はより低く、たとえば、磁化容易軸値の10%になっている。磁界印加の結果的な角度は、磁化の対称が明確に確立される磁界の強さのときにそのパターンの非対称発展を保証するのに十分なハード軸磁界成分が存在するように、十分なものでなければならない。本発明者は、これまでに検討してきたセルの場合、5〜10度の軸外れ角度が妥当であることが分かった。図8に示す10%の規模の差は、結果的に磁化容易軸に対して(0.1/1.0)というアークタンジェントの角度または約5.7度になる。
【0029】
当業者であれば、接合形状などに依存する他の形式の刺激非対称も分かるだろう。一般に、本発明の刺激非対称は、印加された磁化容易軸およびハード軸磁界の規模またはタイミングあるいはその両方の所定の変動によって、セル内で予測可能な磁化パターンの発展が引き起こされることを含む。
【0030】
前述の刺激非対称の形式、すなわち、印加された磁化容易軸およびハード軸磁界の規模またはタイミングあるいはその両方の変動に加え、非対称を接合部内に物理的に設計することもできる。この技法では、何らかの形式の物理的形状または磁気的非対称あるいはその両方をその中に取り入れるように接合特性を設計する必要がある。
【0031】
本発明の原理により、しかも図12の接合部の平面図に示すように、セル形状自体が平行四辺形になるようにゆがみ、非直角の隅を有する、磁化容易軸EAの周りの非対称セル設計を実現することができる。磁化容易軸磁界を掃引する場合とハード軸バイアス磁界がまったくない場合に、このタイプの構造について実行したシミュレーションによると、デバイス形状と一致する非対称磁化が発生する傾向が強く、したがって、対応する明瞭なヒステリシス・ループが得られることが分かっている。
【0032】
セル・レイアウトに非対称を課すための他の技法を図13に示す。上記のように、磁気メモリ・セルは通常、ワード線701、702、703と、ビット線704、705、706との交点に配置される。セル709はワード線701とビット線706との交点に配置され、(その細長い形状に沿った)その磁化容易軸がビット線706からの印加された可逆磁界と所定の角度(たとえば、5〜10度)を形成するように、ビット線によって印加される磁界に対して所定の角度に位置決めされる。したがって、このセルはビット線706に対して垂直ではなく、たとえば、約5〜10度の可逆磁気書込み磁界を提供する。
【0033】
本発明の物理的非対称を課すための他の技法では、磁気接合対称を破断する本来は対称的な接合部内に内部磁気異方性を課すことができ、前述のタイプの非対称と同様のタイプの磁気非対称をもたらすが、セルの実際のレイアウトをゆがめる必要はない。
【0034】
あるいは、磁気対称を破断するために磁気バイアスを取り入れることができる。
【0035】
たとえば、図14ないし図15を参照すると、その磁化容易軸の周りに本来は対称的に成形されたセル809は、その隅で好ましい磁化方向を維持するためにそれに課された内部磁気バイアス850を有することができる。このバイアスは、垂直ハード軸に沿ったものにすることができる。
【0036】
図15の断面図を参照すると、任意の導電層825によって可変性領域824、トンネル層822、基準領域820から分離されたバイアス層826を使用して、この内部磁気バイアスを提供することができる。
【0037】
図16ないし図17を参照すると、依然として磁化容易軸(EA)に沿った2通りのそれぞれの磁化方向を(正反対ではないが、磁化容易軸から約45度の角度で)課すことができるが、磁気バイアス850は正方形のセルの隅860を固定し、それにより、セル内の磁化方向の反転を促進する。バイアス850は磁化容易軸の周りに磁気非対称をもたらし、この非対称は、セルを形成する有害な微小磁性構造なしで方向反転を促進する。
【0038】
形状の対称性を維持するが、磁気非対称を課すことにより、アレイ内のセルの密度が悪影響を受けることはない。
【0039】
前記米国特許に開示されたセルを形成するために使用するのと同じ技法を使用すると、セル・レイアウトをゆがめるかまたは処理中の適切なステップで磁気異方性を組み込むあるいはその両方により、本発明の物理的に非対称のセルを形成することができる。この点に関して、本発明は、前述の物理的に非対称のセルの作成にも関する。
【0040】
当業者であれば、上記の刺激非対称技法と物理的非対称技法のどのような組合せでも、適切な磁化パターンの発展を保証するために使用できることが分かるだろう。
【0041】
本発明により提供される非対称の利点の例は、図18および図19を検討すると明らかである。完全磁化状態からヒステリシス・ループを開始するときに、通常観察される1つの対称状態と2つの非対称単純状態のエネルギーを計算した。対称接合部のエネルギー計算は図18に示し、非対称状態1001、1002と、対称状態1003とを有する。非対称状態2001および2002と対称状態2003とを含む、非対称接合部のエネルギーは図19に示す。これらの状態のエネルギーは、磁化容易軸からの印加磁界角度(度数単位)に対するものとしてグラフ表示されている。印加バイアスがゼロの場合、図19の非対称接合エネルギー・レベルは、3つのすべての状態のエネルギーが明確に分離しており、特に1つの非対称状態2002は変化するのに有利な条件になっていることを示している。対照的に、図18の対称接合では、印加バイアスがゼロの場合、接合部の3通りの可能な状態のいずれについてもエネルギー・レベルの違いはまったくなく、その結果、発展できるようになっている微小磁性状態に関するあいまいさが発生する。したがって、接合形状を非対称的に変更すると、予測可能な磁化パターンの発展を促進することが分かる。
【0042】
まとめとして、本発明の構成に関して以下の事項を開示する。
【0043】
(1)交差領域を形成する第1および第2の交差導線と、
前記交差領域に配置され、それに沿って2通りの磁気方向を課すことができる磁気軸を備えた可変性磁気領域を含む磁気メモリ・セルであって、それにより、前記第1および第2の交差導線によりそれに印加された磁気刺激に応じて前記セルが変化可能な2通りのそれぞれの状態を提供し、前記可変性磁気領域がその磁気軸の周りに実質的に磁気的に非対称に成形される磁気メモリ・セルとを含む、磁気メモリ。
(2)前記磁気メモリ・セルの前記可変性磁気領域が、その隅に非直角の角度を備え、その磁気軸の周りの実質的に平面の平行四辺形として成形される、上記(1)に記載の磁気メモリ。
(3)その磁気軸が前記第1および第2の交差導線の一方に対して平行になるように前記磁気メモリ・セルが前記交差領域内に配置される、上記(1)に記載の磁気メモリ。
(4)前記可変性磁気領域が、内部磁気異方性によりその磁気軸の周りに磁気的に非対称に成形される、上記(1)に記載の磁気メモリ。
(5)バイアスをかけて前記磁気軸の周りに磁気的に非対称の形状をもたらすために前記可変性磁気領域に最も近い磁気バイアス領域をさらに含む、上記(1)に記載の磁気メモリ。
(6)前記可変性磁気領域が正方形の第1の対の対向する隅同士の間に位置合わせされた磁気軸を有する正方形として実質的に成形され、前記バイアスが前記正方形の第2の対の対向する隅に沿って位置合わせされ、前記バイアスが前記正方形の4つのすべての隅で共通の磁化方向を維持し、それにより、前記磁気軸の周りに前記可変性磁気領域の磁気非対称をもたらし、前記正方形の可変性領域の内部部分で2通りの磁化方向が課される、上記(5)に記載の磁気メモリ。
(7)前記第1および第2の交差導線を含み、前記交差領域を含む複数の交差領域を形成する第1および第2の複数の交差導線と、
前記磁気メモリ・セルを含み、それぞれが前記複数の交差領域のそれぞれ1つに配置され、各セルが変化可能な2通りのそれぞれの状態を提供するようにそれぞれがそれに沿って2通りの磁化方向を課すことができる磁気軸の周りに実質的に磁気的に非対称に成形される複数の磁気メモリ・セルとをさらに含む、上記(1)に記載の磁気メモリ。
(8)前記磁気軸に沿った2通りの磁化方向が互いに正反対である、上記(1)に記載の磁気メモリ。
(9)前記磁気メモリ・セルが少なくとも1つの磁気トンネル接合から形成される、上記(1)に記載の磁気メモリ。
(10)磁気メモリを作成するための方法であって、
それにより交差領域を形成する第1および第2の交差導線を設けるステップと、
それに沿って2通りの磁化方向を課すことができる磁気軸を備えた可変性磁気領域を含み、それにより、前記第1および第2の交差導線によりそれに印加された磁気刺激に応じてセルが変化可能な2通りのそれぞれの状態を提供し、前記可変性磁気領域がその磁気軸の周りに実質的に磁気的に非対称に形成される磁気メモリ・セルを前記交差領域に形成するステップとを含む方法。
(11)前記磁気メモリ・セルの前記可変性磁気領域が、その隅に非直角の角度を備え、その磁気軸の周りの実質的に平面の平行四辺形として成形されるように形成される、上記(10)に記載の方法。
(12)その磁気軸が前記第1および第2の交差導線の一方に対して平行になるように前記磁気メモリ・セルが前記交差領域内に形成される、上記(10)に記載の方法。
(13)前記可変性磁気領域が、内部磁気異方性によりその磁気軸の周りに磁気的に非対称に成形されるように形成される、上記(10)に記載の方法。
(14)バイアスをかけて前記磁気軸の周りに磁気的に非対称の形状をもたらすために前記可変性磁気領域に最も近い磁気バイアス領域を設けるステップをさらに含む、上記(10)に記載の方法。
(15)前記可変性磁気領域が正方形の第1の対の対向する隅同士の間に位置合わせされた磁気軸を有する正方形として実質的に成形され、前記バイアスが前記正方形の第2の対の対向する隅に沿って位置合わせされ、前記バイアスが前記正方形の4つのすべての隅で共通の磁化方向を維持し、それにより、前記磁気軸の周りに前記可変性磁気領域の磁気非対称をもたらし、前記正方形の可変性領域の内部部分で2通りの磁化方向が課される、上記(14)に記載の方法。
(16)前記第1および第2の交差導線を含み、それにより前記交差領域を含む複数の交差領域を形成する第1および第2の複数の交差導線を設けるステップと、
前記磁気メモリ・セルを含み、各セルが変化可能な2通りのそれぞれの状態を提供するようにそれぞれがそれに沿って2通りの磁化方向を課すことができる磁気軸の周りに実質的に磁気的に非対称に成形されるように形成され、前記複数の交差領域のそれぞれ1つに複数の磁気メモリ・セルのそれぞれを形成するステップとをさらに含む、上記(10)に記載の方法。
(17)前記磁気軸に沿った2通りの磁化方向が互いに正反対である、上記(10)に記載の方法。
(18)前記磁気メモリ・セルが少なくとも1つの磁気トンネル接合から形成される、上記(10)に記載の方法。
(19)交差領域を形成する第1および第2の交差導線と、
前記交差領域に配置され、それに沿って2通りの磁化方向を課すことができる磁気軸を有する磁気メモリ・セルであって、それにより、前記第1および第2の交差導線によりそれに印加された磁気刺激に応じて前記セルが変化可能な2通りのそれぞれの状態を提供し、前記磁気軸が前記第1または第2の交差導線のいずれかに対して非平行になるように前記セルが前記交差領域内に配置された磁気メモリ・セルとを含む、磁気メモリ。
(20)前記第1および第2の交差導線を含み、前記交差領域を含む複数の交差領域を形成する第1および第2の複数の交差導線と、
前記磁気メモリ・セルを含み、それぞれが前記複数の交差領域のそれぞれ1つに配置され、それぞれがそれに沿って2通りの磁化方向を課すことができる磁気軸を有し、それにより、それぞれの交差領域を形成するそれぞれの前記第1および第2の交差導線によりそれに印加された磁気刺激に応じて各セルが変化可能な2通りのそれぞれの状態を提供し、その磁気軸がそのそれぞれの第1またはそのそれぞれの第2の交差導線のいずれかに対して非平行になるように各それぞれのセルがそのそれぞれの交差領域内に配置された複数の磁気メモリ・セルとをさらに含む、上記(19)に記載の磁気メモリ。
(21)前記磁気軸が前記第1または第2の交差導線のいずれかと約5度より大きい角度を形成する、上記(19)に記載の磁気メモリ。
(22)磁気メモリを作成するための方法であって、
それにより交差領域を形成する第1および第2の交差導線を設けるステップと、
前記交差領域に磁気メモリ・セルを位置決めするステップであって、前記磁気メモリ・セルがそれに沿って2通りの磁化方向を課すことができる磁気軸を有し、それにより、前記第1および第2の交差導線によりそれに印加された磁気刺激に応じて前記セルが変化可能な2通りのそれぞれの状態を提供し、前記磁気軸が前記第1または第2の交差導線のいずれかに対して非平行になるように前記セルが前記交差領域内に位置決めされるステップとを含む方法。
(23)前記第1および第2の交差導線を含み、それにより前記交差領域を含む複数の交差領域を形成する第1および第2の複数の交差導線を設けるステップと、
前記磁気メモリ・セルを含み、前記複数の交差領域のそれぞれ1つに複数の磁気メモリ・セルのそれぞれを位置決めするステップであって、各磁気メモリ・セルがそれに沿って2通りの磁化方向を課すことができる磁気軸を有し、それにより、それぞれの交差領域を形成するそれぞれの前記第1および第2の交差導線によりそれに印加された磁気刺激に応じて各セルが変化可能な2通りのそれぞれの状態を提供し、その磁気軸がそのそれぞれの第1またはそのそれぞれの第2の交差導線のいずれかに対して非平行になるように各それぞれのセルがそのそれぞれの交差領域内に位置決めされるステップとをさらに含む、上記(22)に記載の方法。
(24)その磁気軸が前記第1または第2の交差導線のいずれかと約5度より大きい角度を形成するように前記磁気メモリ・セルが位置決めされる、上記(22)に記載の方法。
(25)それに沿って2通りの磁化方向を課すことができる磁気軸を備えた可変性磁気領域を含む磁気メモリ・セルをその中に有し、それにより、それに印加された磁気刺激に応じて前記セルが変化可能な2通りのそれぞれの状態を提供する磁気メモリにおいて、前記2通りの磁化方向間で前記可変性磁気領域を変化させるための方法であって、
前記軸に対して非平行の方向に前記可変性領域に前記磁気刺激を印加するステップを含む方法。
(26)前記印加ステップが、結果的な磁気刺激が前記磁気軸に対して非平行の方向に前記可変性領域に印加されるように前記磁気軸に対して配置された線を使用することを含む、上記(25)に記載の方法。
(27)前記磁気軸が前記線に対して垂直にならないように前記線および前記可変性磁気領域が配置される、上記(26)に記載の方法。
(28)前記磁気軸が約5度より大きい角度だけ前記線に対して垂直にならないように前記線および前記可変性磁気領域が配置される、上記(27)に記載の方法。
(29)前記印加ステップが、
前記セルの最も近くで交差するそれぞれの第1および第2の線からの第1および第2の磁気刺激を使用し、前記磁気刺激の前記方向が前記第1および第2の磁気刺激のそれぞれの規模またはタイミングあるいはその両方に応じて達成されることを含む、上記(25)に記載の方法。
(30)前記第1および第2の磁気刺激を使用することが、
前記第2の磁気刺激の介在値が前記第1の磁気刺激のそれぞれの介在値のうちの一定の割合を含み、それにより、結果的に前記磁気刺激に対して非平行の前記方向に前記磁気刺激が印加されるように、それぞれの第1の値からそれぞれの第2の値に前記第1および第2の両方の磁気刺激を同時に掃引することを含む、上記(29)に記載の方法。
(31)前記磁気軸に対して非平行の前記方向が約5度になるように前記一定の割合が約10%である、上記(30)に記載の方法。
(32)前記第1および第2の磁気刺激が互いに垂直に印加され、前記線の一方が前記磁気軸に対して平行になるように、前記第1および第2の線が前記セルの最も近くで互いに垂直に交差する、上記(30)に記載の方法。
(33)それに沿って2通りの磁化方向を課すことができる磁気軸を備えた可変性磁気領域を含む磁気メモリ・セルをその中に有し、それにより、それに印加された磁気刺激に応じて前記セルが変化可能な2通りのそれぞれの状態を提供する磁気メモリにおいて、前記2通りの磁化方向間で前記可変性磁気領域を変化させるための方法であって、
前記可変性領域に前記磁気刺激を印加するステップであって、前記セルの最も近くで交差するそれぞれの第1および第2の線からの第1および第2の磁気刺激を使用し、前記磁気刺激の前記方向が前記第1および第2の磁気刺激のそれぞれの規模またはタイミングあるいはその両方に応じて達成されることを含むステップを含む方法。
(34)前記第1および第2の磁気刺激を使用することが、
前記第2の磁気刺激を一定値に保持しながら第1の値から第2の値に前記第1の磁気刺激を掃引することを含む、上記(33)に記載の方法。
(35)前記第1および第2の磁気刺激が互いに垂直に印加され、前記線の一方が前記磁気軸に対して平行になるように、前記第1および第2の線が前記セルの最も近くで互いに垂直に交差する、上記(34)に記載の方法。
【図面の簡単な説明】
【図1】交差するビット線とワード線との交点にある複数の磁気メモリ・セルと、個々の磁気トンネル接合メモリ・セルとを有するMRAMアレイを示す図である。
【図2】交差するビット線とワード線との交点にある複数の磁気メモリ・セルと、個々の磁気トンネル接合メモリ・セルとを有するMRAMアレイを示す図である。
【図3】理想的な磁気トンネル接合メモリ・セルの印加された磁化容易軸磁界に対する測定抵抗を示す理想的なヒステリシス・ループを示す図である。
【図4】その中に複合微小磁性構造を有し、左右対称に形成された磁気メモリ・セル・サンプルの磁化パターンを示す図である。
【図5】図4の磁気メモリ・セル・サンプル領域の計算ヒステリシス・ループを示す図である。
【図6】本発明の刺激非対称技法を妥当性検査するために使用する、その磁化容易軸の周りで対称的なサンプル磁気メモリ・セルの平面形状の平面図である。
【図7】本発明の刺激非対称の代替実施形態により磁気メモリ・セルの書込み中に印加される磁化容易軸およびハード軸磁界のそれぞれのタイミング図である。
【図8】本発明の刺激非対称の代替実施形態により磁気メモリ・セルの書込み中に印加される磁化容易軸およびハード軸磁界のそれぞれのタイミング図である。
【図9】図6のサンプルに図7の一定ハード軸バイアス磁界の異なるそれぞれの値を使用して測定したヒステリシス・ループのアレイである。
【図10】20Oeの一定ハード軸バイアスについてシミュレートしたヒステリシス・ループである。
【図11】70Oeの一定ハード軸バイアスについてシミュレートしたヒステリシス・ループである。
【図12】その磁化容易軸の周りに非対称形状を有し、本発明の物理的非対称原理により形成された磁気メモリ・セルの平面図である。
【図13】セルがビット線とワード線との交点に形成され、各セルがビット線またはワード線のいずれかに対して非平行のその磁化容易軸を有し、本発明の物理的非対称原理により形成された磁気メモリ・アレイの平面図である。
【図14】本来は対称的に成形されたセル内の磁気非対称を破断するために内部磁気バイアスを使用する、本発明の物理的非対称原理により形成された磁気メモリ・セルの平面図である。
【図15】本来は対称的に成形されたセル内の磁気非対称を破断するために内部磁気バイアスを使用する、本発明の物理的非対称原理により形成された磁気メモリ・セルの断面図である。
【図16】図14ないし図15のバイアスをかけた磁気的に非対称のセルの2通りの磁化方向を示す図である。
【図17】図14ないし図15のバイアスをかけた磁気的に非対称のセルの2通りの磁化方向を示す図である。
【図18】印加された磁化容易軸磁界を除去したときに交差する磁気メモリ・セルの3通りの状態のエネルギー図であり、磁気メモリ・セルの予測不能状態を示す図である。
【図19】磁化容易軸磁界を除去したときに予測可能状態を保持する、本発明の原理により形成された磁気メモリ・セルのエネルギー図である。
【符号の説明】
624 磁気メモリ・セル
EA 磁化容易軸

Claims (22)

  1. 交差領域を形成する第1および第2の交差導線と、
    前記交差領域に配置され、それに沿って2通りの磁気方向を課すことができる磁化容易軸を備えた可変性磁気領域を含む磁気メモリ・セルであって、それにより、前記第1および第2の交差導線により前記磁化容易軸に平行に印加された磁気刺激に応じて前記セルが変化可能な2通りのそれぞれの状態を提供し、前記可変性磁気領域が前記磁化容易軸の周りに実質的に磁気的に非対称に成形される磁気メモリ・セルとを含む、磁気メモリ。
  2. 前記磁気メモリ・セルの前記可変性磁気領域が、その隅に非直角の角度を備え、前記磁化容易軸の周りの実質的に平面の平行四辺形として成形される、請求項1に記載の磁気メモリ。
  3. 前記磁化容易軸が前記第1および第2の交差導線の一方に対して平行になるように前記磁気メモリ・セルが前記交差領域内に配置される、請求項1に記載の磁気メモリ。
  4. 前記可変性磁気領域が、内部磁気異方性により前記磁化容易軸の周りに磁気的に非対称に成形される、請求項1に記載の磁気メモリ。
  5. バイアスをかけて前記磁化容易軸の周りに磁気的に非対称の形状をもたらすために前記可変性磁気領域に最も近い磁気バイアス領域をさらに含む、請求項1に記載の磁気メモリ。
  6. 前記可変性磁気領域が正方形の第1の対の対向する隅同士の間に位置合わせされた前記磁化容易軸を有する正方形として実質的に成形され、前記バイアスが前記正方形の第2の対の対向する隅に沿って位置合わせされ、前記バイアスが前記正方形の4つのすべての隅で共通の磁化方向を維持し、それにより、前記磁化容易軸の周りに前記可変性磁気領域の磁気非対称をもたらし、前記正方形の可変性領域の内部部分で2通りの磁化方向が課される、請求項5に記載の磁気メモリ。
  7. 前記第1および第2の交差導線を含み、前記交差領域を含む複数の交差領域を形成する第1および第2の複数の交差導線と、
    前記磁気メモリ・セルを含み、それぞれが前記複数の交差領域のそれぞれ1つに配置され、各セルが変化可能な2通りのそれぞれの状態を提供するようにそれぞれがそれに沿って2通りの磁化方向を課すことができる前記磁化容易軸の周りに実質的に磁気的に非対称に成形される複数の磁気メモリ・セルとをさらに含む、請求項1に記載の磁気メモリ。
  8. 前記磁化容易軸に沿った2通りの磁化方向が互いに正反対である、請求項1に記載の磁気メモリ。
  9. 前記磁気メモリ・セルが少なくとも1つの磁気トンネル接合から形成される、請求項1に記載の磁気メモリ。
  10. 磁気メモリを作成するための方法であって、
    それにより交差領域を形成する第1および第2の交差導線を設けるステップと、
    それに沿って2通りの磁化方向を課すことができる磁化容易軸を備えた可変性磁気領域を含み、それにより、前記第1および第2の交差導線により前記磁化容易軸に平行に印加された磁気刺激に応じてセルが変化可能な2通りのそれぞれの状態を提供し、前記可変性磁気領域が前記磁化容易軸の周りに実質的に磁気的に非対称に形成される磁気メモリ・セルを前記交差領域に形成するステップとを含む方法。
  11. 前記磁気メモリ・セルの前記可変性磁気領域が、その隅に非直角の角度を備え、前記磁化容易軸の周りの実質的に平面の平行四辺形として成形されるように形成される、請求項10に記載の方法。
  12. 前記磁化容易軸が前記第1および第2の交差導線の一方に対して平行になるように前記磁気メモリ・セルが前記交差領域内に形成される、請求項10に記載の方法。
  13. 前記可変性磁気領域が、内部磁気異方性により前記磁化容易軸の周りに磁気的に非対称に成形されるように形成される、請求項10に記載の方法。
  14. バイアスをかけて前記磁化容易軸の周りに磁気的に非対称の形状をもたらすために前記可変性磁気領域に最も近い磁気バイアス領域を設けるステップをさらに含む、請求項10に記載の方法。
  15. 前記可変性磁気領域が正方形の第1の対の対向する隅同士の間に位置合わせされた前記磁化容易軸を有する正方形として実質的に成形され、前記バイアスが前記正方形の第2の対の対向する隅に沿って位置合わせされ、前記バイアスが前記正方形の4つのすべての隅で共通の磁化方向を維持し、それにより、前記磁化容易軸の周りに前記可変性磁気領域の磁気非対称をもたらし、前記正方形の可変性領域の内部部分で2通りの磁化方向が課される、請求項14に記載の方法。
  16. 前記第1および第2の交差導線を含み、それにより前記交差領域を含む複数の交差領域を形成する第1および第2の複数の交差導線を設けるステップと、
    前記磁気メモリ・セルを含み、各セルが変化可能な2通りのそれぞれの状態を提供するようにそれぞれがそれに沿って2通りの磁化方向を課すことができる前記磁化容易軸の周りに実質的に磁気的に非対称に成形されるように形成され、前記複数の交差領域のそれぞれ1つに複数の磁気メモリ・セルのそれぞれを形成するステップとをさらに含む、請求項10に記載の方法。
  17. 前記磁化容易軸に沿った2通りの磁化方向が互いに正反対である、請求項10に記載の方法。
  18. 前記磁気メモリ・セルが少なくとも1つの磁気トンネル接合から形成される、請求項10に記載の方法。
  19. 交差領域を形成する第1および第2の交差導線と、
    前記交差領域に配置され、それに沿って2通りの磁化方向を課すことができる磁化容易軸を備えた可変性磁気領域を含む磁気メモリ・セルであって、前記第1の交差導線により印加された磁気刺激に応じて変化可能な2通りのそれぞれの状態を提供し、前記磁気刺激が前記磁気容易軸と所定の角度を形成するよう前記第2の交差導線と非平行になるように配置された、磁気メモリ・セルとを備え
    前記可変性磁気領域が、前記磁化容易軸の周りに実質的に磁気的に非対称に形成されることを特徴とする、磁気メモリ。
  20. 前記磁気刺激が前記磁気容易軸と形成する所定の角度が5度より大きくなるように、前記第2の交差導線に対して前記磁気メモリ・セルが位置決めされる請求項19に記載の磁気メモリ。
  21. 磁気メモリを作成するための方法であって、
    それにより交差領域を形成する第1および第2の交差導線を設けるステップと、
    前記交差領域に磁気メモリ・セルを位置決めするステップであって、前記磁気メモリ・セルがそれに沿って2通りの磁化方向を課すことができる磁化容易軸を備えた可変性磁気領域を有し前記第1の交差導線により印加された磁気刺激に応じて前記セルが変化可能な2通りのそれぞれの状態を提供し、前記磁気刺激が前記磁気容易軸と所定の角度を形成するよう前記第2の交差導線と非平行になるように配置された磁気メモリを作成するための方法であって、
    前記可変性磁気領域が、前記磁化容易軸の周りに実質的に磁気的に非対称に形成されることを特徴とする、方法。
  22. 前記磁気刺激が前記磁気容易軸と形成する所定の角度が5度より大きくなるように、前記第2の交差導線に対して前記磁気メモリ・セルが位置決めされる請求項21に記載の方法。
JP02634499A 1998-02-10 1999-02-03 磁気ramセル内の内部非対称 Expired - Fee Related JP3548036B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/021515 1998-02-10
US09/021,515 US6104633A (en) 1998-02-10 1998-02-10 Intentional asymmetry imposed during fabrication and/or access of magnetic tunnel junction devices

Publications (2)

Publication Number Publication Date
JPH11273337A JPH11273337A (ja) 1999-10-08
JP3548036B2 true JP3548036B2 (ja) 2004-07-28

Family

ID=21804665

Family Applications (1)

Application Number Title Priority Date Filing Date
JP02634499A Expired - Fee Related JP3548036B2 (ja) 1998-02-10 1999-02-03 磁気ramセル内の内部非対称

Country Status (5)

Country Link
US (2) US6104633A (ja)
EP (1) EP0936623B1 (ja)
JP (1) JP3548036B2 (ja)
KR (1) KR100339177B1 (ja)
DE (1) DE69924655T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7411263B2 (en) 2005-07-15 2008-08-12 Kabushiki Kaisha Toshiba Magnetic memory device

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW416057B (en) * 1997-09-17 2000-12-21 Siemens Ag Memory-cell device and its production method
US6134139A (en) * 1999-07-28 2000-10-17 Hewlett-Packard Magnetic memory structure with improved half-select margin
DE19942447C2 (de) * 1999-09-06 2003-06-05 Infineon Technologies Ag Speicherzellenanordnung und Verfahren zu deren Betrieb
GB9921752D0 (en) * 1999-09-15 1999-11-17 Wang Frank Z Diode-free cross-point array architecture for magnetic random access memories
US6172904B1 (en) * 2000-01-27 2001-01-09 Hewlett-Packard Company Magnetic memory cell with symmetric switching characteristics
US6424561B1 (en) * 2000-07-18 2002-07-23 Micron Technology, Inc. MRAM architecture using offset bits for increased write selectivity
DE10050076C2 (de) * 2000-10-10 2003-09-18 Infineon Technologies Ag Verfahren zur Herstellung einer ferromagnetischen Struktur und ferromagnetisches Bauelement
US6724674B2 (en) * 2000-11-08 2004-04-20 International Business Machines Corporation Memory storage device with heating element
US6522579B2 (en) * 2001-01-24 2003-02-18 Infineon Technologies, Ag Non-orthogonal MRAM device
US6780652B2 (en) * 2001-03-15 2004-08-24 Micron Technology, Inc. Self-aligned MRAM contact and method of fabrication
JP4458703B2 (ja) 2001-03-16 2010-04-28 株式会社東芝 磁気抵抗効果素子、その製造方法、磁気ランダムアクセスメモリ、携帯端末装置、磁気ヘッド及び磁気再生装置
US6590803B2 (en) 2001-03-27 2003-07-08 Kabushiki Kaisha Toshiba Magnetic memory device
US6724586B2 (en) 2001-03-27 2004-04-20 Hitachi Global Storage Technologies Netherlands B.V. Bias structure for magnetic tunnel junction magnetoresistive sensor
US6392924B1 (en) * 2001-04-06 2002-05-21 United Microelectronics Corp. Array for forming magnetoresistive random access memory with pseudo spin valve
JP4405103B2 (ja) * 2001-04-20 2010-01-27 株式会社東芝 半導体記憶装置
US6706402B2 (en) 2001-07-25 2004-03-16 Nantero, Inc. Nanotube films and articles
US6919592B2 (en) * 2001-07-25 2005-07-19 Nantero, Inc. Electromechanical memory array using nanotube ribbons and method for making same
US6835591B2 (en) 2001-07-25 2004-12-28 Nantero, Inc. Methods of nanotube films and articles
US6643165B2 (en) 2001-07-25 2003-11-04 Nantero, Inc. Electromechanical memory having cell selection circuitry constructed with nanotube technology
US6574130B2 (en) 2001-07-25 2003-06-03 Nantero, Inc. Hybrid circuit having nanotube electromechanical memory
JP5147972B2 (ja) * 2001-08-02 2013-02-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6927995B2 (en) * 2001-08-09 2005-08-09 Hewlett-Packard Development Company, L.P. Multi-bit MRAM device with switching nucleation sites
US6510080B1 (en) 2001-08-28 2003-01-21 Micron Technology Inc. Three terminal magnetic random access memory
JP2003133529A (ja) * 2001-10-24 2003-05-09 Sony Corp 情報記憶装置およびその製造方法
US6570783B1 (en) 2001-11-15 2003-05-27 Micron Technology, Inc. Asymmetric MRAM cell and bit design for improving bit yield
JP4074086B2 (ja) * 2001-11-27 2008-04-09 株式会社東芝 磁気メモリ
US6784028B2 (en) * 2001-12-28 2004-08-31 Nantero, Inc. Methods of making electromechanical three-trace junction devices
US6567300B1 (en) * 2002-02-22 2003-05-20 Infineon Technologies, Ag Narrow contact design for magnetic random access memory (MRAM) arrays
US6798691B1 (en) * 2002-03-07 2004-09-28 Silicon Magnetic Systems Asymmetric dot shape for increasing select-unselect margin in MRAM devices
JP3769241B2 (ja) 2002-03-29 2006-04-19 株式会社東芝 磁気抵抗効果素子及び磁気メモリ
US6724652B2 (en) 2002-05-02 2004-04-20 Micron Technology, Inc. Low remanence flux concentrator for MRAM devices
US6635546B1 (en) 2002-05-16 2003-10-21 Infineon Technologies Ag Method and manufacturing MRAM offset cells in a damascene structure
US6927073B2 (en) * 2002-05-16 2005-08-09 Nova Research, Inc. Methods of fabricating magnetoresistive memory devices
JP2010093277A (ja) * 2002-06-25 2010-04-22 Renesas Technology Corp 半導体集積回路装置
JP4646485B2 (ja) * 2002-06-25 2011-03-09 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6891193B1 (en) 2002-06-28 2005-05-10 Silicon Magnetic Systems MRAM field-inducing layer configuration
US6667897B1 (en) 2002-06-28 2003-12-23 International Business Machines Corporation Magnetic tunnel junction containing a ferrimagnetic layer and anti-parallel layer
JP2004111437A (ja) * 2002-09-13 2004-04-08 Toshiba Corp 磁気記憶装置
US6744651B2 (en) * 2002-09-20 2004-06-01 Taiwan Semiconductor Manufacturing Company Local thermal enhancement of magnetic memory cell during programming
US6890767B2 (en) * 2002-10-24 2005-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method to reduce switch threshold of soft magnetic films
US6862215B1 (en) 2002-10-28 2005-03-01 Silicon Magnetic Systems MRAM data line configuration and method of operation
JP3935049B2 (ja) * 2002-11-05 2007-06-20 株式会社東芝 磁気記憶装置及びその製造方法
JP3987924B2 (ja) 2002-12-13 2007-10-10 国立大学法人大阪大学 磁性メモリアレイ、磁性メモリアレイの書き込み方法及び磁性メモリアレイの読み出し方法
US7002228B2 (en) * 2003-02-18 2006-02-21 Micron Technology, Inc. Diffusion barrier for improving the thermal stability of MRAM devices
US6917087B2 (en) 2003-02-21 2005-07-12 Micron Technology, Inc. Tilted array geometry for improved MRAM switching
JP2004288311A (ja) * 2003-03-24 2004-10-14 Toshiba Corp 半導体記憶装置及びその制御方法
US7057253B2 (en) * 2003-06-19 2006-06-06 Infineon Technologies Ag Combination of intrinsic and shape anisotropy for reduced switching field fluctuations
US6826086B1 (en) 2003-08-05 2004-11-30 Hewlett-Packard Development Company, L.P. Method, apparatus and system for erasing and writing a magnetic random access memory
US6751147B1 (en) 2003-08-05 2004-06-15 Hewlett-Packard Development Company, L.P. Method for adaptively writing a magnetic random access memory
US7240275B2 (en) * 2003-08-05 2007-07-03 Hewlett-Packard Development Company, L.P. Logical data block, magnetic random access memory, memory module, computer system and method
US6947313B2 (en) * 2003-08-27 2005-09-20 Hewlett-Packard Development Company, L.P. Method and apparatus of coupling conductors in magnetic memory
US7536612B2 (en) * 2003-08-29 2009-05-19 International Business Machines Corporation Field spike monitor for MRAM
US6794697B1 (en) 2003-10-01 2004-09-21 Hewlett-Packard Development Company, L.P. Asymmetric patterned magnetic memory
US6947333B2 (en) * 2003-10-30 2005-09-20 Hewlett-Packard Development Company, L.P. Memory device
US7057919B1 (en) 2003-10-31 2006-06-06 Silicon Magnetic Systems Magnetic memory array configuration
JP4533701B2 (ja) * 2004-08-25 2010-09-01 株式会社東芝 磁気メモリ
US20050141148A1 (en) * 2003-12-02 2005-06-30 Kabushiki Kaisha Toshiba Magnetic memory
US7072209B2 (en) * 2003-12-29 2006-07-04 Micron Technology, Inc. Magnetic memory having synthetic antiferromagnetic pinned layer
WO2005086170A1 (ja) * 2004-03-05 2005-09-15 Nec Corporation トグル型磁気ランダムアクセスメモリ
US6946698B1 (en) 2004-04-02 2005-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device having low-k inter-metal dielectric
US7099176B2 (en) * 2004-04-19 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Non-orthogonal write line structure in MRAM
JP4415745B2 (ja) 2004-04-22 2010-02-17 ソニー株式会社 固体メモリ装置
JP2005317739A (ja) * 2004-04-28 2005-11-10 Toshiba Corp 磁気記憶装置およびその製造方法
US7580228B1 (en) * 2004-05-29 2009-08-25 Lauer Mark A Current perpendicular to plane sensor with non-rectangular sense layer stack
US20070279971A1 (en) * 2004-06-04 2007-12-06 Micron Technology, Inc. Modified pseudo-spin valve (psv) for memory applications
US7211446B2 (en) * 2004-06-11 2007-05-01 International Business Machines Corporation Method of patterning a magnetic tunnel junction stack for a magneto-resistive random access memory
US7102916B2 (en) * 2004-06-30 2006-09-05 International Business Machines Corporation Method and structure for selecting anisotropy axis angle of MRAM device for reduced power consumption
US7221584B2 (en) * 2004-08-13 2007-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM cell having shared configuration
US20060101111A1 (en) * 2004-10-05 2006-05-11 Csi Technology, Inc. Method and apparatus transferring arbitrary binary data over a fieldbus network
US7599156B2 (en) * 2004-10-08 2009-10-06 Kabushiki Kaisha Toshiba Magnetoresistive element having specially shaped ferromagnetic layer
US7355884B2 (en) 2004-10-08 2008-04-08 Kabushiki Kaisha Toshiba Magnetoresistive element
JP4594694B2 (ja) * 2004-10-08 2010-12-08 株式会社東芝 磁気抵抗効果素子
US7154773B2 (en) * 2005-03-31 2006-12-26 Infineon Technologies Ag MRAM cell with domain wall switching and field select
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US20070019337A1 (en) * 2005-07-19 2007-01-25 Dmytro Apalkov Magnetic elements having improved switching characteristics and magnetic memory devices using the magnetic elements
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7416943B2 (en) * 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
JP4594839B2 (ja) * 2005-09-29 2010-12-08 株式会社東芝 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリの製造方法、及び、磁気ランダムアクセスメモリのデータ書き込み方法
JP2007281247A (ja) * 2006-04-07 2007-10-25 Toshiba Corp スピンメモリ
US7447060B2 (en) * 2007-02-23 2008-11-04 Everspin Technologies, Inc. MRAM Memory conditioning
US7486552B2 (en) * 2007-05-21 2009-02-03 Grandis, Inc. Method and system for providing a spin transfer device with improved switching characteristics
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
WO2008154519A1 (en) * 2007-06-12 2008-12-18 Grandis, Inc. Method and system for providing a magnetic element and magnetic memory being unidirectional writing enabled
JP2009252878A (ja) 2008-04-03 2009-10-29 Renesas Technology Corp 磁気記憶装置
JP5441024B2 (ja) * 2008-12-15 2014-03-12 ルネサスエレクトロニクス株式会社 磁気記憶装置
JP5470602B2 (ja) 2009-04-01 2014-04-16 ルネサスエレクトロニクス株式会社 磁気記憶装置
JP2011210830A (ja) 2010-03-29 2011-10-20 Renesas Electronics Corp 磁気記憶素子および磁気記憶装置
JP2012209358A (ja) 2011-03-29 2012-10-25 Renesas Electronics Corp 磁気記憶素子および磁気記憶装置
JP5677187B2 (ja) * 2011-05-09 2015-02-25 株式会社東芝 半導体記憶装置
US8854871B1 (en) * 2012-11-19 2014-10-07 U.S. Department Of Energy Dynamic control of spin states in interacting magnetic elements
CN105393306B (zh) * 2013-06-29 2018-08-21 英特尔公司 用于存储器和逻辑单元的磁性元件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8327157D0 (en) * 1983-10-11 1983-11-09 Pollard T F Integrated circuit memories
MY108176A (en) * 1991-02-08 1996-08-30 Hitachi Global Storage Tech Netherlands B V Magnetoresistive sensor based on oscillations in the magnetoresistance
US5251170A (en) * 1991-11-04 1993-10-05 Nonvolatile Electronics, Incorporated Offset magnetoresistive memory structures
US5390142A (en) * 1992-05-26 1995-02-14 Kappa Numerics, Inc. Memory material and method for its manufacture
JP3110250B2 (ja) * 1993-06-23 2000-11-20 株式会社東芝 磁性体含有層の製造方法
KR0131548B1 (ko) * 1993-07-19 1998-04-18 윌리암 티. 엘리스 경사진 하드바이어스 자기저항성헤드를 갖는 자기저장시스템
US5408377A (en) * 1993-10-15 1995-04-18 International Business Machines Corporation Magnetoresistive sensor with improved ferromagnetic sensing layer and magnetic recording system using the sensor
US5650958A (en) * 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US5748524A (en) * 1996-09-23 1998-05-05 Motorola, Inc. MRAM with pinned ends
US5838608A (en) * 1997-06-16 1998-11-17 Motorola, Inc. Multi-layer magnetic random access memory and method for fabricating thereof
US5946228A (en) * 1998-02-10 1999-08-31 International Business Machines Corporation Limiting magnetic writing fields to a preferred portion of a changeable magnetic region in magnetic devices
US5982660A (en) * 1998-08-27 1999-11-09 Hewlett-Packard Company Magnetic memory cell with off-axis reference layer orientation for improved response

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7411263B2 (en) 2005-07-15 2008-08-12 Kabushiki Kaisha Toshiba Magnetic memory device
US7875903B2 (en) 2005-07-15 2011-01-25 Kabushiki Kaisha Toshiba Magnetic memory device

Also Published As

Publication number Publication date
EP0936623A2 (en) 1999-08-18
KR100339177B1 (ko) 2002-05-31
US6104633A (en) 2000-08-15
EP0936623B1 (en) 2005-04-13
KR19990072261A (ko) 1999-09-27
JPH11273337A (ja) 1999-10-08
EP0936623A3 (en) 2000-09-20
DE69924655T2 (de) 2006-01-19
US6368878B1 (en) 2002-04-09
DE69924655D1 (de) 2005-05-19

Similar Documents

Publication Publication Date Title
JP3548036B2 (ja) 磁気ramセル内の内部非対称
US5946228A (en) Limiting magnetic writing fields to a preferred portion of a changeable magnetic region in magnetic devices
KR100333208B1 (ko) 자기저항성 소자 및 그 형성 방법, 자기저항성 소자 액세스 방법, 자기 메모리 셀 액세스 및 형성 방법, 자기 데이터 저장 매체 액세스 방법
KR100339176B1 (ko) 복수의 자기 터널 접합을 구비하는 자기 메모리 소자
US7616478B2 (en) Magnetic storage device
US7502253B2 (en) Spin-transfer based MRAM with reduced critical current density
US6777730B2 (en) Antiparallel magnetoresistive memory cells
US6269018B1 (en) Magnetic random access memory using current through MTJ write mechanism
US5650958A (en) Magnetic tunnel junctions with controlled magnetic response
KR100875383B1 (ko) 보텍스 자기 랜덤 액세스 메모리
US6791868B2 (en) Ferromagnetic resonance switching for magnetic random access memory
WO2000026918A1 (en) Magnetic storage device
US20170200486A1 (en) Techniques to modulate spin orbit spin transfer torques for magnetization manipulation
KR100446888B1 (ko) 자기저항효과막 및 그를 이용한 메모리
JPWO2009133744A1 (ja) 磁気記憶素子、及び磁気メモリ

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040406

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040415

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080423

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080423

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090423

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090423

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100423

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110423

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110423

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120423

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130423

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130423

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140423

Year of fee payment: 10

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees