JP3523327B2

JP3523327B2 - 超音波受信装置

Info

Publication number: JP3523327B2
Application number: JP10961394A
Authority: JP
Inventors: 安津夫飯田
Original assignee: Fukuda Denshi Co Ltd
Current assignee: Fukuda Denshi Co Ltd
Priority date: 1994-05-24
Filing date: 1994-05-24
Publication date: 2004-04-26
Anticipated expiration: 2019-04-26
Also published as: JPH07313509A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、被検体内で反射した超
音波を受信して複数の受信信号を得、被検体内に延びる
走査線に沿う情報が強調されるようにそれら複数の受信
信号を相対的に遅延させて互いに加算する超音波受信装
置に関し、特に、超音波による被検体内の断層像を得て
表示する超音波診断装置に内蔵するに好適な超音波受信
装置に関する。

【０００２】

【従来の技術】被検体、特に人体内に超音波を送信し人
体内の組織で反射されて戻ってきた超音波を超音波振動
子で受信して受信信号を得、この受信信号に基づく人体
内の画像を表示することにより、人体内の内臓等の疾患
の診断を容易ならしめる超音波診断装置が従来より用い
られている。

【０００３】図４は、超音波診断装置の概略構成図であ
る。この超音波診断装置１０には、短冊状に配列され
た、例えば１２８個の超音波振動子（以下「素子」と称
することがある）１＿１，１＿２，…，１＿１２８が備
えられており、これらの素子１＿１，１＿２，…，１＿
１２８が被検体（図示せず）の体表にあてがわれ、送信
回路２から各素子１＿１，１＿２，…，１＿１２８に向
けて各タイミングのパルス信号が送出され、各パルス信
号は、各送信ドライバ３＿１，３＿２，…，３＿１２８
で高電圧パルスに変換され、それらの高電圧パルスが各
素子１＿１，１＿２，…，１＿１２８に印加され、これ
により、各素子１＿１，１＿２，…，１＿１２８から被
検体内に向けて超音波ビームが発せられる。

【０００４】被検体内で反射した超音波は再び各素子１
＿１，１＿２，…，１＿１２８に戻り、それら各素子１
＿１，１＿２，…，１＿１２８で受信され、その受信に
より得られた各受信信号は各受信アンプ４＿１，４＿
２，…，４＿１２８で適切に増幅されて、遅延・加算回
路５に入力される。遅延・加算回路５では、被検体内を
進行する超音波ビームに沿った受信信号が得られるよう
に、入力された各受信信号をそれぞれ遅延するとともに
遅延された各受信信号を互いに加算する。この遅延・加
算回路５から出力された、互いに加算された受信信号は
信号変換回路６に入力され、この信号変換回路６で、表
示用の信号に変換される。信号変換回路６から出力され
た表示用の信号は、ＣＲＴディスプレイ７に入力され、
その表示画面上に、被検体内部の断層像８が表示され
る。

【０００５】尚、以下では、超音波振動子（素子）１＿
１，１＿２，…，１＿１２８を総称するときは、超音波
振動子（素子）１と記載する。送信ドライバ３＿１，３
＿２，…，３＿１２８、受信アンプ４＿１，４＿２，
…，４＿１２８及び後述する他の要素についても同様で
ある。図５は、超音波振動子の配列と、被検体内部の超
音波の反射点との関係を示した模式図である。この図に
おいて、横軸Ｘは、被検体の体表にあてがわれた１２８
個の素子１の配列方向を表わしており、図５の縦軸Ｚ、
斜軸Ｚ´は、被検体内部の超音波ビームの進む方向を表
わしている。尚、ここでは被検体内部の音速は場所によ
らず均一であるとする。

【０００６】被検体内部の点Ｐ１に焦点を持つ超音波ビ
ームを形成する場合、各素子１＿１，１＿２，…，１＿
１２８から発せられる超音波が、点Ｐ１を中心として描
いた円弧Ｒ１上に同時に到達するように、各素子１＿
１，１＿２，…，１＿１２８からの超音波の送信のタイ
ミングが調整される。すなわち、被検体内の音速を考慮
して、例えば両端の素子１＿１，１＿１２８が円弧Ｒ１
上に達した時点で中央の素子１＿６３，１＿６４から超
音波が発せられるように、送信回路２（図４参照）の内
部で、各送信用パルス信号が円弧Ｒ１に対応する遅延パ
ターンで遅延されて、その送信回路２から各素子１＿
１，１＿２，…，１＿１２８に向けて送出される。これ
により、走査線Ｚ方向に進むとともに点Ｐ１に焦点の合
った超音波パルスビームが送信される。

【０００７】またこれと同様に、送信回路２で、各円弧
Ｒ２，Ｒ３に対応する各遅延パターンで遅延された送信
用パルス信号を生成することにより、走査線Ｚ方向に進
むとともに、各点Ｐ２，Ｐ３に焦点の合った超音波パル
スビームが形成される。さらに、この走査線は、素子１
＿１，１＿２，…，１＿１２８の配列方向Ｘに垂直な方
向（Ｚ方向）のみでなく、配列方向Ｘに対し斜めのＺ´
方向に形成することもできる。各素子１＿１，１＿２，
…，１＿１２８から発せられた各超音波が、点Ｐ４を中
心として描いた円弧Ｒ４上に同時に到達するように送信
用パルス信号の遅延パターンを調整することにより、走
査線Ｚ´方向に進むとともに点Ｐ４に焦点の合った超音
波パルスビームが形成される。

【０００８】受信についても同様であり、例えば点Ｐ１
で反射した超音波は、各素子１＿１，１＿２，…，１＿
１２８の方向に分散されて進み、円弧Ｒ１上に同時に到
達する。そこで、例えば中央の素子１＿６３，１＿６４
で得られた、点Ｐ１で反射した超音波に起因する受信信
号を、点Ｐ１で反射した超音波が両端の素子１＿１，１
＿１２８で受信されるまで遅延させ、このように円弧Ｒ
１に対応する遅延パターンで各受信信号を遅延させた後
それら各受信信号を互いに加算することにより、受信信
号上で、走査線Ｚ方向に延びるとともに点Ｐ１に焦点の
合った、等価的な超音波ビーム（これを「走査線」と称
する）が形成される。

【０００９】これと同様に、各受信信号を、円弧Ｒ２，
Ｒ３に対応する各遅延パターンで遅延させることによ
り、走査線Ｚ方向に延びるとともに、それぞれ、点Ｐ
２，Ｐ３に焦点の合った受信側の超音波ビームが形成さ
れる。さらに、各受信信号を、円弧Ｒ４に対応する遅延
パターンで遅延させると、走査線Ｚ´方向に延びるとと
もに点Ｐ４に焦点の合った受信側の超音波ビームが形成
される。

【００１０】ここで、各素子１＿１，１＿２，…，１＿
１２８から送信され走査線Ｚ方向に進む超音波は、被検
体内の浅い点Ｐ３に先ず到達し、次いで点Ｐ２に到達
し、さらにその後点Ｐ１に到達する。したがって点Ｐ３
で反射した超音波は点Ｐ２で反射した超音波よりも時間
的に先に素子１に到達し、同様に、点Ｐ２で反射した超
音波は点Ｐ１で反射した超音波よりも時間的に先に素子
１に到達する。

【００１１】そこでこれを利用し、各素子１＿１，１＿
２，…，１＿１２８で得られた各受信信号の遅延パター
ンを、点Ｐ３で反射した超音波を受信するタイミングで
は円弧Ｒ１に対応する遅延パターンに調整し、点Ｐ２で
反射した超音波を受信するタイミングでは円弧Ｒ２に対
応する遅延パターンに調整し、さらに点Ｐ１で反射した
超音波を受信するタイミングでは円弧Ｒ３に対応する遅
延パターンに調整する。こうすることにより、走査線Ｚ
方向に延びるとともに、受信側の焦点が、順次、Ｐ３→
Ｐ２→Ｐ１と移動する、いわゆる受信ダイナミックフォ
ーカスが実現することもできる。

【００１２】尚、上記では１２８個の素子１＿１，１＿
２，…，１＿１２８全ての用いて超音波送受信するよう
に説明したが、一回の送受信には、それらの素子１＿
１，…，１＿２，…，１＿１２８のうちの一部の素子の
みを用いてもよい。以上のようにして送信，受信とも、
超音波ビーム，走査線を素子の配列方向に平行移動させ
たり（これを「リニア走査」と称する）。円弧状に移動
させる（これを「セクタ走査」と称する）ことにより、
多数本の走査線に沿う情報がそれぞれ強調された受信信
号を得、これらの受信信号に基づく断層像が表示され
る。

【００１３】

【発明が解決しようとする課題】上記構成の超音波診断
装置において、フレームレート，すなわち、単位時間あ
たりの断層像の枚数を向上させることが要望されてお
り、このフレームレートを向上させる工夫の１つが特公
平５−８１１４１号公報に提案されている。この公報に
記載された提案は、被検体内に超音波送信するに当って
は被検体内に例えばある程度径の太い超音波ビームを形
成し、以下に説明するようにして、受信側の工夫で、超
音波ビームの１回の送信当り、その超音波ビーム内に複
数本の走査線を形成し、これによりフレームレートを向
上させるというものである。

【００１４】図６は、この提案を説明するための、図４
に示す遅延・加算回路の内部構成を示すブロック図、図
７はタイミングチャートである。図４に示す各素子１＿
１，１＿２，…，１＿１２８で受信され各受信アンプ４
＿１，４＿２，…，４＿１２８で適切に増幅された各受
信信号は、図６に示すＡ／Ｄ変換器１１＿１，１１＿
２，…，１１＿１２８でディジタルの受信信号に変換さ
れ、対応する各メモリ１２＿１，１２＿２，…，１２＿
１２８に順次格納される、一方、メモリ１２＿１，１２
＿２，…，１２＿１２８に格納された受信信号は、所定
の遅延パターンに従った各遅延時間後に読み出され、加
算器１３で互いに加算される。これにより加算器１３か
らは、被検体内に延びる所定の走査線に沿う情報が強調
された受信信号が出力される。このとき、図７に示すよ
うに、Ａ／Ｄ変換器１１＿１，１１＿２，…，１１＿１
２８から出力されたディジタルの受信信号の、メモリ１
２＿１，１２＿２，１２＿１２８への書き込み周期のｎ
分の１（図７に示す例では４分の１）の周期で、各メモ
リ１１＿１，１１＿２，１１＿１２８に格納された各受
信信号を、複数の遅延パターンそれぞれに従った読み出
しアドレスから読み出し、読み出した受信信号を各遅延
パターン毎に加算器１３で加算する。

【００１５】これにより、１回の超音波送受信毎に複数
本（上記例では４本）の走査線が得られ、フレームレー
トが例えば４倍に向上する。超音波診断装置に要求され
る性能等を考慮して上記提案に沿った装置を具体的に構
成しようとすると、各メモリ１２＿１，１２＿２，…，
１２＿１２８の遅延時間の最大値は約１０μ秒、Ａ／Ｄ
変換器１１＿１，１１＿２，…，１１＿１２８に入力さ
れるサンプリングクロック、すなわちメモリ１２＿１，
１２＿２，…，１２＿１２８への書き込み速度は約２０
ＭＨｚ程度必要である。この場合、各メモリ１２＿１，
１２＿２，…，１２＿１２８に要求されるメモリ長は約
２００ワードとなる。ここで１ワードは、ディジタル化
された１つの受信データのビット幅をいい、通常は８ビ
ットないし１０ビットからなる。したがって、上述の例
のように超音波１回の送受信で４本の走査線を得る場
合、各メモリ１１＿１，１１＿２，…，１１＿１２８に
書き込まれた各受信信号を、書き込み速度（２０ＭＨ
ｚ）の４倍の８０ＭＨｚの速度で読み出す必要がある。

【００１６】この８０ＭＨｚの読み出し速度は、現存す
るＳＲＡＭを用いれば技術的に不可能という訳ではない
が、２００ワードのＳＲＡＭを例えば１２８個も備えて
８０ＭＨｚもの高速で読み出すことは、コスト面、消費
電力の面、さらに動作の安定性の面でも不利である。本
発明は、上記事情に鑑み、超音波の１回の送信あたり複
数本の走査線を形成することによりフレームレートを向
上させるとともに、上記提案と比べ、コストの低減化、
消費電力の低減化を図ることができる超音波受信装置を
提供することを目的とする。

【００１７】

【課題を解決するための手段】

【００１８】上記目的を達成する本発明の超音波受信装
置は被検体内で反射した超音波を受信する超音波振動子
と、これら複数の超音波振動子で得られた受信信号を、
上記被検体内に延びる走査線に沿う被検体内の情報が強
調されるように相対的に遅延させて互いに加算する遅延
加算手段とを備えた超音波受信装置において、上記遅延
加算手段が、上記複数の超音波振動子が複数のグループ
に分割されてなる各グループ毎に備えられた、各グルー
プを構成する超音波振動子で得られた受信信号を各グル
ープ内で相対的に遅延させて各グループ内で互いに加算
することにより各部分加算信号を得る複数の第１の遅延
加算手段と、それら複数の第１の遅延加算手段で得られ
た複数の部分加算信号を上記複数の受信位置を変数とし
たときに該変数軸と平行に延びる直線を含む傾きが相互
に異なる複数の直線それぞれで表わされる複数の遅延パ
ターンそれぞれに従って各遅延パターン毎に相対的に遅
延させ各遅延パターン毎に第２の遅延加算手段とを備え
たことを特徴とする。

【００１９】ここで、上記第２の遅延加算手段が複数の
遅延パターンに従う遅延を行なうものである場合に、上
記第２の遅延加算手段が、上記複数の第１の遅延加算手
段それぞれに対応して備えられた、対応する第１の遅延
加算手段から出力される部分加算信号を所定の繰り返し
周期で順次書き込むと共に、複数の遅延パターンそれぞ
れに対応する複数の遅延信号が得られるように、書き込
まれた部分加算信号を、上記所定の繰り返し周期内に複
数回読み出すメモリと、これらのメモリから読み出され
た複数の遅延信号を、各遅延パターン毎に互いに加算す
る加算器とを備えた構成としてもよく、あるいは、上記
第２の遅延加算手段が、上記複数の第１の遅延加算手段
それぞれに対応して複数ずつ備えられた、対応する第１
の遅延加算手段から出力された部分加算信号を、それぞ
れに、所定の繰り返し周期で順次書き込むと共に、書き
込まれた部分加算信号を、複数の遅延パターンそれぞれ
に対応する遅延信号がそれぞれから読み出されるよう
に、書き込まれた部分加算信号を、上記所定の繰り返し
周期で読み出すメモリと、これらのメモリから読み出さ
れた複数の遅延信号を、各遅延パターン毎に互いに加算
する加算器とを備えた構成としてもよい。

【００２０】

【作用】図１は、遅延パターンとその遅延パターンに従
う受信信号の遅延により形成される走査線の模式図であ
る。ここでは、先ず、この図１を参照しながら本発明の
基本的な考え方について説明する。

【００２１】図５と同様に、Ｘ方向に素子が配列されて
いるものとし、それらの素子で受信することにより得た
受信信号に基づいて、互いに平行な２本の走査線Ａ，Ｂ
を形成することを考える。各走査線Ａ，Ｂを形成するた
めの、素子の配列位置とその位置に配列された素子で得
られた受信信号の遅延量との関係はそれぞれ図示の遅延
パターンＡ，Ｂであるとする。このとき、位置ｘに配列
された素子で得られた受信信号は、走査線Ａ，Ｂを形成
するためには、それぞれ遅延量Δτ_A ，Δτ_Bだけ遅延
される。

【００２２】Δτ_A ＝Ｌ_A ／ｃ Δτ_B ＝Ｌ_B ／ｃである。ここでｃは被検体内における超音波の音速を表
わす。Ｌ_A ＝（ｘ² ＋Ｌ² ）^1/2 ≒Ｌ（１＋ｘ² ／２Ｌ）Ｌ_B ＝｛（ｘ−ｄ）² ＋Ｌ｝^1/2 ≒Ｌ｛１＋（ｘ² −２
ｄｘ）／２Ｌ｝が成立し、したがって、遅延量の差分Δτ_A −Δτ_B
は、 Δτ_A −Δτ_B ＝ｄｘ／Ｌ …（１）となる。

【００２３】この（１）式は、図１に示すように位置ｘ
に対し直線的であり、しかも、Ｌの最大値Ｌｍａｘ＝４
０ｍｍ、ｘの最大値ｘｍａｘ＝４０ｍｍ、ｄの最大値ｄ
ｍａｘ＝０．６４ｍｍとすると、上記遅延の差分Δτ_A
−Δτ_B は最大でも０．４００μ秒程度で済み、したが
ってこの差分Δτ_A −Δτ_B に対応するだけの遅延をメ
モリで行なう場合、そのメモリ長は、０．４（μ秒）×２０（ＭＨｚ）＝８（ワード）程度の極小さい容量のメモリで済む。

【００２４】本発明は、上記の観点を基本にして完成さ
れたものである。すなわち、本発明は、典型的には、本
発明にいう第１の遅延加算手段において、例えば図１に
示す遅延パターンＡを、その遅延パターンＡをｘ方向に
複数に分割した各部分パターン毎に形成し、その後、本
発明にいう第２の遅延加算手段においてその各部分パタ
ーンを相対的な遅延なしで互いに加算することにより走
査線Ａを形成し、あるいはその各部分パターンをΔτ_A
−Δτ_B の直線に沿って相対的に遅延させて互いに加算
することにより走査線Ｂを形成するものである。

【００２５】このように、本発明では遅延加算を２段階
に分けて行なうことにより、例えば、高速なメモリは小
容量で済み、あるいは回路規模をさほど増大させること
なく書き込み速度と同一の読み出し速度のみで超音波の
１回の送信当り複数本の走査線を形成することができ
る。

【００２６】

【実施例】以下、本発明の実施例について説明する。図
２は、本発明の超音波受信装置の一実施例の、図４の遅
延・加算回路５に相当する部分の回路ブロック図であ
る。図４に示す各素子１＿１，１＿２，…，１＿１２８
で受信され各受信アンプ４＿１，４＿２，…，４＿１２
８で適切に増幅された各受信信号は、図２に示す各Ａ／
Ｄ変換器２１＿１，２１＿２，…，２１＿１２８でディ
ジタルの受信信号に変換され、対応する各メモリ２２＿
１，２２＿２，…，２２＿１２８に、書き込み速度２０
ＭＨｚで順次格納される。一方各メモリ２２＿１，２２
＿２，…，２２＿１２８に格納された各受信信号は、上
記書き込み速度と同一の読み出し速度２０ＭＨｚで、あ
る１つの基準となる遅延パターン（例えば図１に示す遅
延パターンＡ）に従った各遅延時間後に読み出され、そ
の遅延パターンの各部分パターン毎（この例では４つの
メモリから読み出された受信信号毎）に各加算器２３＿
１，２３＿２，…，２３＿３２で加算され、各部分加算
信号が生成される。この例では各４つのメモリ２２＿
１，２２＿２，２２＿３，２２＿４；２２＿５，２２＿
６，…，…；…，２２＿１２７，２２＿１２８と各１個
の加算器２３＿１，２３＿２，…，２３＿３２の組み合
わせが、それぞれ、本発明にいう第１の遅延加算手段の
一例を構成するものとして観念される。

【００２７】各加算器２３＿１，２３＿２，…，２３＿
３２から出力された各部分加算信号は、各メモリ２４＿
１，２４＿２，…，２４＿３２に、上記の書き込み速度
と同一の書き込み速度２０ＭＨｚで順次格納される。こ
れらの各メモリ２４＿１，２４＿２，…，２４＿３２
は、それぞれ８ワードの小容量のメモリである。これら
の各メモリ２４＿１，２４＿２，…，２４＿３２に格納
された各部分加算信号は、例えば図１に示す遅延パター
ンＡに従うように相対的な遅延なしで読み出され、ない
しは、例えば図１に示す遅延量の差分Δτ_A −Δτ_B の
直線に示すような相対的な遅延をもつように読み出さ
れ、このようにして、書き込み速度２０ＭＨｚの例えば
４倍の読み出し速度８０ＭＨｚで、４つの遅延パターン
（そのうちの１つは基準遅延パターンと同一）の、基準
遅延パターンからの差分だけそれぞれ遅延されて読み出
され、読み出された部分加算信号が、各遅延パターン毎
に加算器２５で加算される。これにより超音波１回の送
信で４本の走査線が形成される。本実施例では、メモリ
２４＿１，２４＿２，…，２４＿３２と加算器２５の組
み合わせが本発明にいう第２の遅延加算手段の一例とし
て観念される。

【００２８】この例では、書き込み速度２０ＭＨｚより
も速い読み出し速度（８０ＭＨｚ）で読み出す必要のあ
るメモリ２４＿１，２４＿２，…，２４＿３２はいずれ
も小容量（例えば８ワード）のメモリであり、この部分
を例えばＳＲＡＭで構成してもコスト、消費電力、回路
全体の動作安定性等の面でそれほど不利とならずにフレ
ームレートを大幅に向上させることができる。

【００２９】図３は、本発明の超音波診断装置の他の実
施例の、図４の遅延加算回路５に相当する部分の回路ブ
ロック図である。図２に示す回路ブロック図の各要素と
同一の要素には図２に付した番号と同一の番号を付して
示し、相違点のみについて説明する。図３に示す実施例
には、図２に示す各メモリ２４＿１，２４＿２，…，２
４＿３２に代えて、それぞれ４つのメモリ２４＿１＿
１，２４＿１＿２，２４＿１＿３，２４＿１＿４；２４
＿２＿１，２４＿２＿２，…；…；…，２４＿３２＿
３，２４＿３２＿４が備えられている。各加算器２３＿
１，２３＿２，…，２３＿３２から出力される各部分加
算信号は、書き込み速度２０ＭＨｚで各４つのメモリ２
４＿１＿１，２４＿１＿２，２４＿１＿３，２４＿１＿
４；２４＿２＿１，２４＿２＿２，…；…；…，２４＿
３２＿３，２４＿３２＿４にパラレルに格納される。一
方それら各４つのメモリ２４＿１＿１，２４＿１＿２，
２４＿１＿３，２４＿１＿４；２４＿２＿１，２４＿２
＿２，…；…；…，２４＿３２＿３，２４＿３２＿４か
らは、４つの遅延パターン（それらのうちの１つは基準
遅延パターンと同一）の、基準遅延パターンからの差分
に相当する遅延量だけ遅延された各部分加算信号がそれ
ぞれ読み出され、各遅延パターン毎に加算器２５で加算
され、これにより超音波の１回の送信当り４本の走査線
が形成される。この場合各メモリ２４＿１＿１，２４＿
１＿２，２４＿１＿３，２４＿１＿４；２４＿２＿１，
２４＿２＿２，…；…；…，２４＿３２＿３，２４＿３
２＿４の読み出し速度は書き込み速度と同じく２０ＭＨ
ｚでよく、アクセス速度が特別速いメモリを用いる必要
がない。また、各メモリ２４＿１＿１，２４＿１＿２，
２４＿１＿３，２４＿１＿４；２４＿２＿１，２４＿２
＿２，…；…；…，２４＿３２＿３，２４＿３２＿４は
８ワード程度の小容量のメモリであるため、メモリの数
を例えば４倍程度に増やしても大きな問題は生じない。

【００３０】尚、図２に示す実施例では、メモリ２４＿
１，２４＿２，…，２４＿３２から、書き込み速度２０
ＭＨｚの４倍の読み出し速度８０ＭＨｚで読み出すもの
とし、図３に示す実施例では４倍の数のメモリ２４＿１
＿１，２４＿１＿２，２４＿１＿３，２４＿１＿４；２
４＿２＿１，２４＿２＿２，…；…；…，２４＿３２＿
３，２４＿３２＿４を備えて書き込み速度２０ＭＨｚと
同一の読み出し速度２０ＭＨｚで読み出すものとして説
明したが、それらの中間的な構成を備えてもよい。例え
ばコスト等を勘案し、アクセス速度４０ＭＨｚまで許容
されるならば、図２に示す各メモリ２４＿１，２４＿
２，…，２４＿３２のそれぞれに代えて各２つのメモリ
を備え、書き込み速度２０ＭＨｚの２倍の読み出し速度
４０ＭＨｚで読み出すことにより、超音波一回の送信あ
たり４本の走査線を形成することができる。

【００３１】尚、上記実施例はディジタルの信号をメモ
リに書き込んで読み出すことにより遅延する例である
が、アナログ遅延線を用いてアナログ信号を遅延加算す
るように構成してもよい。

【００３２】

【発明の効果】以上説明したように、本発明によれば、
遅延加算を２段階に分け、最初の段階で基本的な遅延パ
ターンの各部分パターンを形成し、次の段階でその基本
的な遅延パターンからの差分に相当する遅延を行なうよ
うにしたため、超音波１回の送信当り複数本の走査線を
形成してフレームレートを向上させることができ、これ
を実現するに当り、従来と比べコストの低減化、消費電
力の低減化を図ることができる。

【図面の簡単な説明】

【図１】遅延パターンとその遅延パターンに従う受信信
号の遅延により形成される走査線の模式図である。

【図２】本発明の超音波受信装置の一実施例の、図４の
遅延・加算回路に相当する部分の回路ブロック図であ
る。

【図３】本発明の超音波診断装置の他の実施例の、図４
の遅延加算回路に相当する部分の回路ブロック図であ
る。

【図４】超音波診断装置の概略構成図である。

【図５】超音波振動子の配列と、被検体内部の超音波の
反射点との関係を示した模式図である。

【図６】この提案を説明するための、図４に示す遅延・
加算回路の内部構成を示すブロック図である。

【図７】図６にブロック図で示す回路のタイミングチャ
ートである。

【符号の説明】

１，１＿１，１＿２，…，１２８超音波振動子２送信回路３，３＿１，３＿２，…，３＿１２８送信ドライバ４，４＿１，４＿２，…，４＿１２８受信アンプ５遅延・加算回路６信号変換回路７ＣＲＴディスプレイ２１，２１＿１，２１＿２，…，２１＿１２８Ａ／Ｄ
変換器２２＿１，２２＿２，…，２２＿１２８メモリ２３＿１，２３＿２，…，２３＿３２加算器２４＿１，２４＿２，…，２４＿３２メモリ２４＿１＿１，２４＿１＿２，２４＿１＿３，２４＿１
＿４；２４＿２＿１，２４＿２＿２，…；…；…，２４
＿３２＿３，２４＿３２＿４メモリ２５加算器

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) A61B 8/00

Claims

(57)【特許請求の範囲】

【請求項１】被検体内で反射した超音波を受信する配
列された複数の超音波振動子と、これら複数の超音波振
動子で得られた受信信号を、前記被検体内に延びる走査
線に沿う該被検体内の情報が強調されるように相対的に
遅延させて互いに加算する遅延加算手段とを備えた超音
波受信装置において、前記遅延加算手段が、前記複数の超音波振動子が複数のグループに分割されて
なる各グループ毎に備えられた、該各グループを構成す
る超音波振動子で得られた受信信号を各グループ内で相
対的に遅延させて該各グループ内で互いに加算すること
により各部分加算信号を得る複数の第１の遅延加算手段
と、該複数の第１の遅延加算手段で得られた複数の部分加算
信号を前記複数の受信位置を変数としたときに該変数軸
と平行に延びる直線を含む傾きが相互に異なる複数の直
線それぞれで表わされる複数の遅延パターンそれぞれに
従って各遅延パターン毎に相対的に遅延させ各遅延パタ
ーン毎に互いに加算する第２の遅延加算手段とを備えた
ことを特徴とする超音波受信装置。
【請求項２】前記第２の遅延加算手段が、前記複数の第１の遅延加算手段それぞれに対応して備え
られた、対応する第１の遅延加算手段から出力される前
記部分加算信号を所定の繰り返し周期で順次書き込むと
共に、前記複数の遅延パターンそれぞれに対応する複数
の遅延信号が得られるように、書き込まれた前記部分加
算信号を、前記所定の繰り返し周期内に複数回読み出す
メモリと、これらのメモリから読み出された前記複数の遅延信号
を、各遅延パターン毎に互いに加算する加算器とを備え
たことを特徴とする請求項１記載の超音波受信装置。
【請求項３】前記第２の遅延加算手段が、前記複数の第１の遅延加算手段それぞれに対応して複数
ずつ備えられた、対応する第１の遅延加算手段から出力
された前記部分加算信号を、それぞれに、所定の繰り返
し周期で順次書き込むと共に、書き込まれた部分加算信
号を、前記複数の遅延パターンそれぞれに対応する遅延
信号がそれぞれから読み出されるように、書き込まれた
前記部分加算信号を、前記所定の繰り返し周期で読み出
すメモリと、これらのメモリから読み出された前記複数の遅延信号
を、各遅延パターン毎に互いに加算する加算器とを備え
たことを特徴とする請求項１記載の超音波受信装置。