JP3456556B2 - アブソリュートエンコーダ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ｍ系列を応用したアブ
ソリュートエンコーダ装置に関するものであり、特にエ
ンコーダ本体であるアブソリュートエンコーダ部を小形
化するものである。

【０００２】

【従来の技術】従来のアブソリュートエンコーダ装置の
一実施例は、図１３のブロック図に示すように、アブソ
リュート検出手段21とインクリメンタル用検出手段27と
を有し、Ｍ系列を応用したアブソリュートエンコーダ装
置においては、アブソリュートエンコーダ部10にＭ系列
をバイナリデータに変換するための変換テ−ブル等の変
換手段を持ち、アブソリュートデータをバイナリデータ
として外部に出力する構成とされているものが多い。

【０００３】さらに、アブソリュートエンコーダ部10
（以下単にエンコーダ部10という）と受信回路部50との
接続線数を少なくするために、バイナリデータをパラレ
ルシリアル変換回路によりシリアルデータとし、また、
シリアルデータとして出力するためにＣＲＣチェック等
の誤り検出用ビットを付加するＣＲＣ回路、及び、同期
用のスタートビットやストップビット等の冗長ビットを
付加するためのモデムなどの回路もエンコーダ本体とな
るエンコーダ部10の内部に備え、モデムによりアブソリ
ュート検出手段21が出力するアブソリュートデータに基
づいたシリアルのバイナリデータを逐次出力している。

【０００４】また、受信装置側の受信回路部50には、逐
次エンコーダ部10から出力されているシリアルデータを
受信し、スタートビット及びストップビットを検出して
パラレルデータに変換するシリアルパラレル変換器、更
に、ＣＲＣチェック等の誤り検出回路を設け、又、アブ
ソリュートデータの値を記憶し、インクリメンタル信号
によりアップカウント又はダウンカウントを行って疑似
アブソリュート信号を出力する可逆カウンタも設けてい
るものが多い。

【０００５】そして、このアブソリュートエンコーダ装
置では、図１４に示すように、例えば、４ビットのＭ系
列によるパターンが施されたアブソリュートトラック13
が形成される符号板11をエンコーダ部10に有し、このア
ブソリュートトラック13は、（数１）の原始多項式で表
される４ビットのＭ系列の先頭に０を付加したパターン
として形成されている。

【０００６】

【数１】

【０００７】又、このアブソリュートトラック13を検出
するアブソリュート用検出手段21は、４ビットのＭ系列
を検出する場合にも、通常７ビット分を検出する複数個
の検出器23で構成される。即ち、４ビットのＭ系列パタ
ーンの検出用には、一般的には４ビット分を検出する検
出器があれば足りるものであるも、誤り検出を行うため
に、７ビット分の検出器23を備えているものである。

【０００８】更に、この符号板11はアブソリュートトラ
ック13と並べてインクリメンタルトラック15を有し、符
号板11の回転を検出するインクリメンタル用検出手段27
としての２個のインクリメンタル用検出器29ａ，29ｂが
設けられ、インクリメンタル信号のＡ相出力とインクリ
メンタル信号のＢ相出力とを形成している。そして、ア
ブソリュート用検出手段21は、信号の変化点における検
出誤りを防ぐため、１ビット当たり２個の検出器を用い
てインクリメンタル信号のＡ相出力により２個１組とし
た検出器23-1ａ，23-1ｂ、23-2ａ，23-2ｂ、23-3ａ，23
-3ｂ、……、の一方を選択して使用するものとしている
ので、合計で１４個の検出器23をもってアブソリュート
用検出手段21としている。

【０００９】そして、このアブソリュート用検出手段21
からのアブソリュートデータを変換テーブルによりバイ
ナリデータとし、更にパラレルシリアル変換器によりア
ブソリュートシリアルデータとして１本の信号線により
受信回路部50に送り、シリアルパラレル変換回路により
パラレル信号に戻してアブソリュートデータとして種々
の演算制御を行い、又、アブソリュートデータとインク
リメンタル信号とによって疑似アブソリュートデータを
形成し、この疑似アブソリュートデータをアブソリュー
トデータとして使用することもある。

【００１０】

【発明が解決しようとする課題】前述のように、従来の
アブソリュートエンコーダ装置の構成においては、エン
コーダ本体であるエンコーダ部に組み込む電気回路の回
路数が増大し、エンコーダ本体の小形化に対して制約を
あたえている現状である。本発明は、前述の課題に鑑み
てなされたものであり、エンコーダ本体内から変換テー
ブル及び誤り検出用の回路等を削除し、これらの回路を
従来から受信装置側に備えられている受信回路部の一部
とすることにより、エンコーダ本体内の電気回路の削減
を図り、小形のエンコーダ部を提供することを目的とす
る。

【００１１】

【課題を解決するための手段】前記課題を解決するため
に、本発明においては、Ｍ系列のアブソリュートシリア
ルデータを出力するエンコーダ部と、エンコーダ部から
のアブソリュートシリアルデータを受信する受信回路部
とで構成し、受信回路部は、アブソリュートシリアルデ
ータをパラレルデータに変換するシリアルパラレル変換
器と、前期Ｍ系列のアブソリュートシリアルデータの誤
りをＭ系列の符号化式に基づいて検出する誤り検出手段
と、前記シリアルパラレル変換器の出力をバイナリデー
タに変換する変換テーブルと、を有するアブソリュート
エンコーダ装置とする。

【００１２】又、エンコーダ部としては、アブソリュー
トシリアルデータと共にインクリメンタル信号を出力
し、且つ、アブソリュートシリアルデータはインクリメ
ンタル信号の信号変化に同期して出力するものとし、
又、受信回路部に、前記エンコーダ部からのインクリメ
ンタル信号の変化を検出し、前記インクリメンタル信号
が変化したときに前記シリアルパラレル変換器を作動さ
せる受信部タイミング発生手段を設けることもある。

【００１３】更に、受信回路部に、前記バイナリデータ
における電源投入後の最初のデータを初期値としてロー
ドし、前記エンコーダ部から入力されるインクリメンタ
ル信号をカウントする可逆カウンタを設けることがあ
る。そして、エンコーダ部としては、アブソリュートパ
ターンが形成されたトラック及びインクリメンタルパタ
ーンが形成されたトラックを有する符号板と、符号板の
インクリメンタルパターンを読み取るインクリメンタル
用検出手段と、インクリメンタル用検出手段の出力変化
に同期してアブソリュートパターンを読み取ってパラレ
ルデータとするアブソリュート用検出手段と、アブソリ
ュートデータをシリアルデータとして外部に出力するパ
ラレルシリアル変換器と、インクリメンタル用検出器の
出力の変化を検出し、インクリメンタル用検出器の出力
が変化したときにパラレルシリアル変換器を作動させる
タイミング発生手段と、によりエンコーダ部を構成する
ものとする。

【００１４】更にまた、電源投入時に強制的にインクリ
メンタル信号を変化させる初期作動手段をエンコーダ部
に設けることがある。そして、受信回路部に、電源投入
時に前記アブソリュートエンコーダから最初に送られて
きた前記アブソリュートシリアルデータが有効でないと
き、前記アブソリュートエンコーダの電源を再投入する
電源制御手段を設けることもある。

【００１５】

【作 用】本発明のアブソリュートエンコーダにおいて
は、Ｍ系列アブソリュートパターンから読み取ったデー
タをそのまま出力するようにし、Ｍ系列アブソリュート
パターンの変換手段を受信回路側に設けたため、エンコ
ーダ部に変換テーブル等の変換手段を備える必要がな
く、Ｍ系列パターンそのものの誤りを検出する検出器を
受信回路部に有しているため、ＣＲＣチェック等の誤り
検出用ビットを付加するための回路もエンコーダ部に設
ける必要がない。

【００１６】又、インクリメンタル信号の変化に同期し
てシリアルデータを出力するエンコーダ部とし、受信回
路部にインクリメンタル信号の変化を検出してシリアル
パラレル変換器を作動させる受信部タイミング発生手段
を設けたアブソリュートエンコーダ装置は、アブソリュ
ートシリアルデータをインクリメンタル信号と同期させ
て出力し、インクリメンタル信号をクロック信号として
利用できる故、データにスタートビット等の同期用のビ
ットも付加する必要がなく、受信回路部で同期を取って
正確にアブソリュートシリアルデータを読み込むことが
でき、そのための付加ビットを追加する回路もエンコー
ダ部に設ける必要がない。

【００１７】更に、受信回路部にインクリメンタル信号
をカウントする可逆カウンタを設ければ、この可逆カウ
ンタにアブソリュートデータによる値を適宜プリセット
し、インクリメンタル信号をカウントすることにより疑
似アブソリュートデータを形成することができる。そし
て、初期作動手段を設けた場合は、電源投入時に符号板
が静止していても、強制的にインクリメンタル信号を変
化させることができ、インクリメンタル信号によりパラ
レルシリアル変換器を作動させるようにしたので、電源
投入後、直ちにエンコーダ部からアブソリュートデータ
を出力させ、エンコーダの絶対位置を知ることができ
る。

【００１８】更に、電源投入時に前記エンコーダ部から
最初に送られてきた前記アブソリュートシリアルデータ
が無効であったとき、前記エンコーダ部の電源を再投入
する電源制御手段を設ける場合は、電源投入時に正確な
値のアブソリュートデータが出力されなかったとき、再
度電源投入を行って、もう一度、アブソリュートデータ
の読み込み直しをすることができる。

【００１９】

【実施例】本発明に係るアブソリュートエンコーダ装置
におけるエンコーダ部の実施例は、図１４に示したよう
な４ビットのＭ系列の符号板11を用いるものであり、図
１に示すように、インクリメンタル用検出手段27及びア
ブソリュート用検出手段21と、パラレルシリアル変換器
37、及び、初期作動手段41とタイミング発生手段31とを
有するものである。

【００２０】この符号板11のアブソリュートトラック
は、前述のように、（数１）の原始多項式で表される４
ビットのＭ系列の先頭に０を付加したパターンで形成さ
れ、誤り検出を行うために、７ビット分の検出器23を備
え、また、信号の変化点における検出誤りを防ぐため、
１ビット当たり２個の検出器を用いて各検出器23-1ａ，
23-1ｂ、23-2ａ，23-2ｂ、23-3ａ，23-3ｂ、……、をイ
ンクリメンタル信号Ａ相出力で選択して使用すること
は、従来と同様である。

【００２１】そして、アブソリュート用検出手段21のデ
ータセレクタ25は、Ｓ入力がＨのとき１４個の検出器の
内の７個の検出器からの入力端子１Ａ〜７Ａからの入力
を選択し、Ａ入力端子から入力された各々の信号をＱ出
力端子から出力し、又、Ｓ入力がＬのとき７個の１Ｂ〜
７Ｂ入力端子から入力される各々の信号をＱ出力端子か
ら出力するデータセレクタ25である。

【００２２】又、パラレルシリアル変換器37は、タイミ
ング発生手段31からのスタート信号が入力されると、ク
ロック入力に同期して、Ｄ１〜Ｄ７入力を順次切り替え
て各入力の信号をシリアルデータとしてＳＯから出力す
るものである。そして、電源電圧検出回路42、ディレイ
回路43,44、および論理ゲート45,46は、電源投入時にイ
ンクリメンタル信号の変化を強制的に作り出す初期作動
手段41とするものであって、微分回路32、インバータ33
および論理ゲート34はインクリメンタル信号Ｂ相出力が
Ｌのときのインクリメンタル信号Ａ相出力の変化を検出
し、パラレルシリアル変換器37にスタート信号を出力す
るタイミング発生手段31とするものである。

【００２３】このアブソリュート用検出手段21では、図
２のタイミングチャートに示すように、Ｑ１〜Ｑ７の変
化点は、データセレクタ25の作動により、インクリメン
タル用検出器29ａの変化点と一致させて同期を取るもの
である。尚、図３に低速回転時のエンコーダ出力信号タ
イミングチャートを示す。このとき、インクリメンタル
信号Ａ相出力に同期してアブソリュートシリアルデータ
が出力されている。

【００２４】又、図４に高速回転時のエンコーダ出力信
号タイミングチャートを示す。このときは、インクリメ
ンタル信号Ａ相出力に同期してアブソリュートシリアル
データが出力されているが、アブソリュートシリアルデ
ータの送信時間よりもインクリメンタル信号Ａ相の周期
のほうが短いため、７ビット分のデータが出力できない
ことになる。これについては、後述のように、受信装置
側の可逆カウンタ67などにより、疑似アブソリュート信
号を形成することにより対応することになる。

【００２５】そして、図５にインクリメンタル用検出器
29ａの出力がＬであって、インクリメンタル用検出器29
ｂの出力がＨの場合の電源投入時におけるエンコーダ出
力信号タイミングチャートを、図６にインクリメンタル
用検出器29ａの出力がＨであって、インクリメンタル用
検出器29ｂの出力がＬの場合の電源投入時におけるエン
コーダ出力信号タイミングチャートを示す。

【００２６】通常、電源投入時にはエンコーダは静止し
ていることが多く、インクリメンタル信号の変化は発生
せず、したがって、アブソリュートデータはエンコーダ
部10から出力されないことになる。しかし、本実施例
は、初期作動手段41とした電源電圧検出回路42、２個の
ディレイ回路43,44、及び論理ゲート45,46により、強制
的にインクリメンタル信号Ｂ相出力がＬでインクリメン
タル信号Ａ相出力が変化する状態を作り出し、パラレル
シリアル変換器37にスタート信号を入力し、電源投入時
のアブソリュートシリアルデータをパラレルシリアル変
換器37から出力させる。

【００２７】この初期作動手段41により、電源投入時に
エンコーダが静止状態であっても、アブソリュートシリ
アルデータをエンコーダ部10から出力させることができ
るものである。又、図７に示すように、受信装置側であ
る受信回路部50は、受信部タイミング発生手段51、シリ
アルパラレル変換器57、誤り検出器61、変換テーブル6
3、ラッチ65や可逆カウンタ67、及び、データ読み込み
制御手段71などで構成するものである。

【００２８】そして、微分回路52、インバータ53、論理
ゲート54はインクリメンタル信号Ｂ相出力がＬのときの
インクリメンタル信号Ａ相出力の変化を検出し、シリア
ルパラレル変換器57にスタート信号を出力する受信部タ
イミング発生手段51であり、エンコーダ部10に設けたタ
イミング発生手段31と同一の回路である。シリアルパラ
レル変換器57は、スタート信号が入力されるとクロック
に同期してＳＤに入力されるシリアルデータをＱ７〜Ｑ
１の７ビットのパラレルデータに変換する。ただし、こ
のときにインクリメンタル信号の周期が変換時間よりも
短くなると、シリアルデータをすべて受信する前に次の
スタート信号が発生してしまい、正確なアブソリュート
データが受信できなくなってしまう。これに対しては、
シリアルパラレル変換器57が７ビットのデータをすべて
受け取ったことを知らせるＥＮＤ信号をシリアルパラレ
ル変換器57から出力させ、ＥＮＤ信号が出力されたとき
だけ受信したデータを有効とし、変換テーブル63でＭ系
列データからバイナリデータに変換したアブソリュート
データをラッチ65や可逆カウンタ67に読み込ませるもの
である。

【００２９】この変換テーブル63の内容を図８に示す。
この変換テーブル63では、受信したＭ系列データを昇降
順のバイナリーデータに変換して出力するものである。
そして、ラッチ65は、変換テーブル63の出力を保持する
４ビットのラッチ回路であり、可逆カウンタ67は、デー
タロード機能付きの可逆カウンタ67であって、ロード信
号が入力されたとき、Ｄ１〜Ｄ７のデータを読み込んで
プリセットし、このプリセット値をアップ信号、ダウン
信号により順次アップカウント又はダウンカウントする
ものである。

【００３０】このアップ信号及びダウン信号は、方向弁
別パルス化回路69により形成するものであり、方向弁別
パルス化回路69にインクリメンタル信号Ａ相出力及びＢ
相出力を入力し、方向弁別パルス化回路69はインクリメ
ンタル信号に基づいて方向弁別信号及びパルス信号を生
成し、可逆カウンタ67にアップ信号又はダウン信号を出
力させるものとしている。

【００３１】又、誤り検出器61は、受信した７ビットの
Ｍ系列アブソリュートデータを（数１）の原始多項式と
照らし合わせることにより、データの誤り検出する誤り
検出手段としての検出器であり、図９に受信装置側の誤
り検出器61の一例を示す。なお、図９では、（数１）の
原始多項式が成立しない部分（０が４個続くデータ）に
ついての検出回路も付加されている。又、図９に示した
回路例は、同様の回路が３セットあるが、これは、７ビ
ットのデータをパラレルに処理するためであり、シリア
ルに処理すれば１セットでも行える。そして、図９に示
したように論理回路を組み合わせるのみでなく、プログ
ラム処理により誤りを検出する素子を用いることもでき
る。

【００３２】更に、論理ゲート72,73,74及びＤ−フリッ
プフロップ75は、有効なデータが受信できた場合にイネ
ーブル及びロード信号を出力して可逆カウンタ67やのラ
ッチ65に変換テーブル63の出力信号を読み込ませるため
のデータ読み込み制御手段71であり、シリアルパラレル
変換器57がＥＮＤ信号を出力したとき、誤り検出器61が
エラー信号を出力していなければ、ロード信号を可逆カ
ウンタ67やのラッチ65に出力し、最初のロード信号の出
力にあわせてイネーブル信号を立ち上げるものである。

【００３３】又、インバータ82及び論理ゲート83,84は
誤り検出器61で、エラー信号が発生した時にエンコーダ
電源87にＯＦＦ−ＯＮ信号を出力する電源制御手段81で
あり、電源投入時、最初のインクリメンタル信号により
データ読み込み制御手段71がイネーブル信号を出力して
いない状態で誤り検出器61がエラー信号を出力すると、
エンコーダ電源87を一旦ＯＦＦとし、エンコーダ部10の
電源再投入を行わせるものである。

【００３４】従って、この受信回路部50では、シリアル
パラレル変換器57は、スタート信号が入力されるとクロ
ックに同期してＳＤに入力されるシリアルデータをＱ７
〜Ｑ１の７ビットのパラレルデータに変換し、このシリ
アルパラレル変換器57は７ビットのデータをすべて受け
取ってＱ７〜Ｑ１を出力するときは、ＥＮＤ信号端子か
らＥＮＤ信号をも出力する。そして、シリアルパラレル
変換器57のＱ７〜Ｑ１出力は、誤り検出器61に入力さ
れ、原始多項式と照らしてデータが正しいか否かが判別
され、ＥＮＤ信号が出力されたとき、誤り検出器61がエ
ラー信号信号を出力していなければ、データ読み込み制
御手段71がロード信号やイネーブル信号出力し、データ
読み込み制御手段71が出力するロード信号により、ラッ
チ65や可逆カウンタ67に変換テーブル63の出力であるバ
イナリデータを読み込ませ、受信したデータを有効とす
ることにより正確に７ビットのデータに基づくアブソリ
ュートデータを利用することができる。

【００３５】尚、イネーブル信号は、受信部タイミング
発生手段51からのタイミング信号が入力された後、シリ
アルパラレル変換器57がＥＮＤ信号を出力したとき、誤
り検出器61がＨレベルのエラー信号信号を出力していな
ければデータ読み込み制御手段71から出力され、電源が
落とされるまで持続するものである。又、本実施例で
は、信号受信部50が受信したアブソリュートシリアルデ
ータは、アブソリュートデータを得るために必要な連続
する４ビットのみを変換テーブル63に入力するものであ
り、図８では、Ｑ１〜Ｑ４の４ビットを使用している。

【００３６】図１０に、データが誤りなく受信された場
合の、シリアルパラレル変換器57、誤り検出器61、及
び、エンコーダ電源87に対するＯＦＦ−ＯＮ信号のタイ
ミングチャートを示す。また図１１に、データが誤って
受信された場合の、シリアルパラレル変換器57、誤り検
出器61、及び、エンコーダ電源87に対するＯＦＦ−ＯＮ
信号のタイミングチャートを示す。

【００３７】このような場合、シリアルパラレル変換器
57は、スタート信号が入力されるとクロックに同期して
ＳＤに入力されるシリアルデータをＱ７〜Ｑ１の７ビッ
トのパラレルデータに変換する。そして、ＥＮＤ信号が
出力されたとき、誤り検出器61がＨレベルのエラー信号
信号を出力している故、ＥＮＤ信号とエラー信号とによ
りエンコーダ電源87をＯＦＦ−ＯＮし、エンコーダ部10
にデータの再送信をおこなわせ、再度データを受信し直
すようにする。

【００３８】又、インクリメンタル信号の周期が変換時
間よりも短いとき、シリアルデータをすべて受信する前
に次のスタート信号が発生してしまい、正確なアブソリ
ュートデータが受信できなくなってしまう。これに対し
ては、シリアルパラレル変換器57から７ビットのデータ
をすべて受け取ったことを知らせるＥＮＤ信号が出力さ
れず、この受信回路部50では、前述のようにＥＮＤ信号
が出力され、且つ、このときにエラー信号が出力されて
いなければ受信したデータを有効とするものとしている
故、このときシリアルパラレル変換器57が出力し変換テ
ーブル63から出力されている正確でないアブソリュート
データは、ラッチ65や可逆カウンタ67には入力されない
ものである。

【００３９】図１２に受信装置側全体のタイミングチャ
ートを示す。電源投入後、有効なデータが受信されると
可逆カウンタ67は、最初に受信した有効な、変換テーブ
ル63で変換されたバイナリデータを初期値としてロード
し、その後インクリメンタル信号Ｂ相出力がＬの時のイ
ンクリメンタル信号Ａ相出力の立ち上がりでアップカウ
ント、またインクリメンタル信号Ｂ相出力がＬの時のイ
ンクリメンタル信号Ａ相出力の立ち下がりでダウンカウ
ントする。インクリメンタル信号Ｂ相出力がＬの時のイ
ンクリメンタル信号Ａ相出力のエッジとアブソリュート
データの変化点は一致しているので、可逆カウンタ67の
カウントデータは、常にエンコーダの絶対位置と一致す
ることとなり、この可逆カウンタ67のカウントデータを
疑似アブソリュートデータとするものである。

【００４０】このように、可逆カウンタ67のカウント値
による疑似アブソリュートデータを出力させることによ
り、エンコーダの回転が早く、アブソリュートシリアル
データがエンコーダ部10から正しく出力されない場合で
あっても、インクリメンタル信号により、常にエンコー
ダの絶対位置を得ることができる。また、可逆カウンタ
67は、動作中でもカウント値に関わらず有効なデータが
受信されるごとにそのときのアブソリュートデータをロ
ードし、疑似アブソリュートデータの値をアブソリュー
トデータの値と一致させる故、可逆カウンタ67にミスカ
ウントが生じた場合でも、エンコーダの回転速度が適切
になれば、アブソリュートデータをロードして疑似アブ
ソリュートデータの値を正しく保つようにすることがで
き、最後に受信された有効なデータはラッチ65にも保持
されることになる。

【００４１】なお、図１２に示したように、アブソリュ
ートデータの変化点とインクリメンタル信号の変化点は
同期しており、インクリメンタル信号は１周期内を４つ
の絶対位置に分けられることから４倍の分解能のアブソ
リュートデータすなわち６ビットのアブソリュートデー
タを得ることができる。また、多回転型アブソリュート
エンコーダであれば、Ｍ系列データとともに多回転デー
タを出力させることも可能であり、その他、アラーム等
の情報を同時に出力することも可能である。

【００４２】そして、上記実施例は、４ビットＭ系列の
アブソリュートデータとしているも、アブソリュートデ
ータは、４ビットに限るものでなく、より多いビット数
のＭ系列とすることもある。以上述べたように、本実施
例におけるエンコーダ部10においては、前記第１トラッ
クに記録されているＭ系列アブソリュートパターンから
読み取ったデータをそのまま出力することにより、エン
コーダ本体内に変換テーブル63等の変換手段を必要とせ
ず、また、Ｍ系列パターンそのものの誤り検出能力を利
用することにより、ＣＲＣチェック等の誤り検出用ビッ
トを付加するための回路もエンコーダ本体とするエンコ
ーダ部10に必要としない。

【００４３】さらに、インクリメンタル信号の変化に同
期してシリアルデータを出力するため、データにスター
トビット等の同期用のビットも付加する必要がないの
で、そのための回路もエンコーダ本体であるエンコーダ
部10の内部にもたない。したがって、エンコーダ本体内
の電気回路も少なくてすみ、小形のエンコーダ部10を提
供することができる。

【００４４】また、電源投入時、エンコーダが静止して
いてもアブソリュートデータが出力されるように、強制
的にインクリメンタル信号を変化させることにより、前
記アブソリュート用検出手段21を作動させるようにした
ので、電源投入後直ちにエンコーダの絶対位置を知るこ
とができる。このように、本実施例は、インクリメンタ
ル用検出手段29と、インクリメンタル用検出手段29の出
力変化に同期してアブソリュートパターンを読み取って
パラレルデータとするアブソリュート用検出手段21と、
アブソリュートデータをシリアルデータとして外部に出
力するパラレルシリアル変換器37と、パラレルシリアル
変換器37を作動させるタイミング発生手段31と、により
エンコーダ部10を構成し、また、変換テーブル63及び誤
り検出手段としての誤り検出器61や受信部タイミング発
生手段51等を受信装置側である受信回路部50の一部とし
て設けることにより、エンコーダ本体内から、変換手段
及び冗長ビットの付加回路等を削除することを可能と
し、アブソリュートエンコーダ本体としてのエンコーダ
部10を小型としたアブソリュートエンコーダ装置を提供
することが可能となる。

【００４５】尚、上記実施例は、エンコーダ部10にタイ
ミング発生手段31を設け、受信回路部50に受信部タイミ
ング発生手段51を設け、インクリメンタル信号を基準と
してエンコーダ部10と受信回路部50とにおけるシリアル
データのスタートを一致させているも、エンコーダ部10
からは、アブソリュートシリアルデータのみを出力さ
せ、受信回路部50から出力させるスタート基準信号によ
り、エンコーダ部10におけるパラレルシリアル変換器37
と受信回路部50におけるシリアルパラレル変換器57とを
同期させることもできる。

【００４６】この場合は、エンコーダ部10と受信回路部
50との信号線としてアブソリュートデータ線とスタート
基準信号線との２本とし、エンコーダ部10を一層小型化
することができる利点を有することになる。尤、この場
合は、シリアル伝送速度により、エンコーダの高速回転
の使用は制限される場合もあることになる。

【００４７】

【発明の効果】前述のように、本発明に係るアブソリュ
ートエンコーダ装置は、Ｍ系列のアブソリュートシリア
ルデータを出力するエンコーダ部と、このアブソリュー
トシリアルデータを受信してパラレルデータに変換する
シリアルパラレル変換器やＭ系列のアブソリュートシリ
アルデータの誤りをＭ系列の符号化式に基づいて検出す
る誤り検出手段を有する受信回路部とで構成している
故、受信回路部で正しいアブソリュートデータを読み取
ることができ、エンコーダ部に組み込む回路数を少なく
し、エンコーダ部を小型化することができる。

【００４８】そして、インクリメンタル信号に同期した
アブソリュートシリアルデータをエンコーダ部が出力
し、受信回路部に受信部タイミング発生手段を設けたア
ブソリュートエンコーダ装置は、アブソリュートデータ
と併用されるインクリメンタル信号を用い、エンコーダ
部と受信回路部との同期をとってアブソリュートシリア
ルデータを正確に読み取ることが容易に実現できる。

【００４９】更に、可逆カウンタを受信回路部に設けた
アブソリュートエンコーダ装置は、この可逆カウンタに
アブソリュートデータによる値を適宜プリセットロード
し、インクリメンタル信号をカウントすることにより疑
似アブソリュートデータを形成することができ、エンコ
ーダの高速回転によってエンコーダ部からアブソリュー
トシリアルデータが正確に出力されない場合にも、受信
回路部で形成した疑似アブソリュートデータにより、常
に正しい回転位置を検出することができる。

【００５０】又、アブソリュートパターンやインクリメ
ンタルパターンが形成された符号板やアブソリュート用
検出手段、インクリメンタル用検出手段、更に、アブソ
リュート用検出手段のパラレル出力をシリアルデータと
して外部に出力するパラレルシリアル変換器やパラレル
シリアル変換器を作動させるタイミング発生手段を有す
るエンコーダ部は、容易にインクリメンタル信号に同期
したアブソリュートシリアルデータを形成することがで
き、インクリメンタル信号とこのインクリメンタル信号
に同期したアブソリュートシリアルデータを出力するエ
ンコーダ部を小型に製造することが容易に可能となる。

【００５１】そして、電源投入時に前記インクリメンタ
ル用検出手段の出力の変化を強制的に発生させる初期作
動手段を有するエンコーダ部は、電源投入時にエンコー
ダが回転していなくても、インクリメンタル信号とアブ
ソリュートシリアルデータとを出力することができ、電
源投入時に常に受信回路部で回転位置を検出することが
できる。

【００５２】又、電源投入時にアブソリュートシリアル
データが有効でないときは電源を再投入する電源制御手
段を受信回路部に設けたアブソリュートエンコーダ装置
は、再投入により常に正しい立上りを行わせることがで
きる。

【図面の簡単な説明】

【図１】本発明に係るアブソリュートエンコーダ装置の
実施例におけるエンコーダ部の回路ブロック図

【図２】本発明に係るアブソリュートエンコーダ装置に
おけるエンコーダ出力のタイミングチャート

【図３】本発明に係るアブソリュートエンコーダ装置に
おける低速回転時のエンコーダ出力信号タイミングチャ
ート

【図４】本発明に係るアブソリュートエンコーダ装置に
おける高速回転時のエンコーダ出力信号タイミングチャ
ート

【図５】本発明に係るアブソリュートエンコーダ装置に
おける電源投入時のエンコーダ出力信号タイミングチャ
ート

【図６】本発明に係るアブソリュートエンコーダ装置に
おける電源投入時のエンコーダ出力信号タイミングチャ
ート

【図７】本発明に係るアブソリュートエンコーダ装置の
実施例における受信装置側の回路ブロック図

【図８】本発明に係るアブソリュートエンコーダ装置の
実施例における変換テーブル

【図９】本発明に係るアブソリュートエンコーダ装置の
実施例における誤り検出器

【図１０】本発明に係るアブソリュートエンコーダ装置
における電源投入時の受信装置側のタイミングチャート

【図１１】本発明に係るアブソリュートエンコーダ装置
における電源投入時の受信装置側のタイミングチャート

【図１２】本発明に係るアブソリュートエンコーダ装置
の実施例における受信装置側のタイミングチャート

【図１３】従来例のアブソリュートエンコーダ装置のブ
ロック図

【図１４】従来例及び本実施例における検出器の構成図

【符号の説明】

１０ アブソリュートエンコーダ部 １１ 符号板 １３ アブソリュートトラック １５ インクリメンタルトラック ２１ アブソリュート用検出手段 ２３ アブソリュート用検出器 ２５ セレクタ ２７ インクリメンタル用検出手段 ２９ インクリメンタル用検出器 ３１ タイミング発生手段 ３２ 微分回路 ３３ インバータゲート ３４ ＡＮＤゲート ３５ 発振器 ３７ パラレルシリアル変換器 ４１ 初期作動手段 ４２ 電源電圧検出回路 ４３ ディレイ回路 ４４ ディレイ回路 ４５ ＥＯＲゲート ４６ ＡＮＤゲート ５０ 受信回路部 ５１ 受信部タイミング発生手段 ５２ 微分回路 ５３ インバータ ５４ ＮＡＮＤゲート ５７ シリアルパラレル変換器 ６１ 誤り検出器 ６３ 変換テーブル ６５ ４ビットラッチ ６７ 可逆カウンタ ６９ 方向弁別パルス化回路 ７１ データ読み込み制御手段 ７２ ＯＲゲート ７３ ＯＲゲート ７５ Ｄ−フリップフロップ ７４ ＡＮＤゲート ８１ 電源制御手段 ８２ インバータゲート ８３ ３入力ＯＲゲート ８４ ＡＮＤゲート ８７ エンコーダ用電源

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森田 徹 東京都千代田区丸の内３−２−３ 株式 会社ニコン内 (56)参考文献 特開 昭63−177019（ＪＰ，Ａ) 特開 平３−274414（ＪＰ，Ａ) 特開 平７−29082（ＪＰ，Ａ) 特開 平２−28900（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01D 5/00 - 5/62 G08C 1/00 - 25/00

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 Ｍ系列のアブソリュートシリアルデータ
   を出力するアブソリュートエンコーダ部と、前記アブソ
   リュートシリアルデータを受信する受信回路部と、によ
   り構成され、前記受信回路部は、前記アブソリュートエ
   ンコーダ部からの前記アブソリュートシリアルデータを
   受信してパラレルデータに変換するシリアルパラレル変
   換器と、前期Ｍ系列のアブソリュートシリアルデータの
   誤りをＭ系列の符号化式に基づいて検出する誤り検出手
   段と、前記シリアルパラレル変換器の出力をバイナリデ
   ータに変換する変換テーブルと、を有することを特徴と
   するアブソリュートエンコーダ装置。
2. 【請求項２】 前記アブソリュートエンコーダ部は、前
   記アブソリュートシリアルデータと共にインクリメンタ
   ル信号を出力し、且つ、前記アブソリュートシリアルデ
   ータを前記インクリメンタル信号の信号変化に同期させ
   て出力するものとし、前記受信回路部に、前記アブソリ
   ュートエンコーダ部からの前記インクリメンタル信号の
   変化を検出し、前記インクリメンタル信号が変化したと
   きに前記シリアルパラレル変換器を作動させる受信部タ
   イミング発生手段を有することを特徴とする請求項１に
   記載されたアブソリュートエンコーダ装置。
3. 【請求項３】 前記受信回路部に、前記バイナリデータ
   における電源投入後の最初のデータを初期値としてロー
   ドし、前記アブソリュートエンコーダ部から入力される
   インクリメンタル信号をカウントする可逆カウンタを有
   することを特徴とする請求項２に記載されたアブソリュ
   ートエンコーダ装置。
4. 【請求項４】 前記アブソリュートエンコーダ部は、Ｍ
   系列を応用したアブソリュートパターンが形成された第
   １トラックと、インクリメンタルパターンが形成された
   第２トラックとを有する符号板と、前記インクリメンタ
   ルパターンを読み取るインクリメンタル用検出手段と、
   前記インクリメンタル用検出手段の出力変化に同期して
   前記アブソリュートパターンを読み取ってパラレルデー
   タとして出力するアブソリュート用検出手段と、前記ア
   ブソリュート用検出手段のパラレル出力をシリアルデー
   タとしてアブソリュートエンコーダ部から外部に出力す
   るパラレルシリアル変換器と、前記インクリメンタル用
   検出器の出力の変化を検出し、前記インクリメンタル用
   検出器の出力が変化したときに前記パラレルシリアル変
   換器を作動させるタイミング発生手段と、を有すること
   を特徴とする請求項２又は請求項３に記載されたアブソ
   リュートエンコーダ装置。
5. 【請求項５】 前記アブソリュートエンコーダ部に、電
   源投入時に前記インクリメンタル用検出手段の出力の変
   化を強制的に発生させる初期作動手段を有することを特
   徴とする請求項２乃至請求項４の何れかに記載されたア
   ブソリュートエンコーダ装置。
6. 【請求項６】 前記受信回路部に、電源投入時に前記ア
   ブソリュートエンコーダ部から最初に送られてきた前記
   アブソリュートシリアルデータが有効でないとき、前記
   アブソリュートエンコーダ部の電源を再投入する電源制
   御手段を有することを特徴とする請求項１乃至請求項５
   の何れかに記載されたアブソリュートエンコーダ装置。