JPH09280891A

JPH09280891A - ロータリーエンコーダ

Info

Publication number: JPH09280891A
Application number: JP8620196A
Authority: JP
Inventors: Hirozo Tagami; 博三田上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-04-09
Filing date: 1996-04-09
Publication date: 1997-10-31
Anticipated expiration: 2016-04-09
Also published as: JP3047809B2

Abstract

(57)【要約】【課題】ＡＣサーボモータに用いるインクリメンタル
エンコーダは、従来、Ａ，Ｂ信号と基準信号Ｚと３相励
磁切り替え信号ＣＳ１，ＣＳ２，ＣＳ３の各信号伝送の
ため６回線必要としていた。そのため誤配線，信号線の
断線も起こり易いという問題点があった。また、エンコ
ーダの異常検出は受信側にゆだねられていた。本発明
は、この出力信号数を減らし、かつ、自己チェック機能
を有することで、信頼性の高いインクリメンタルエンコ
ーダを提供することを目的とする。【解決手段】原信号を出力する原信号出力部１１と原
信号をカウントするためのＡ，Ｂ相方向弁別回路１２、
アップダウンカウンタ１３、初期値検出回路１４、デー
タラッチ回路１５、Ｚ信号変換回路１６、パラレルシリ
アル変換回路１７、電源ＯＮ／ＯＦＦ検出回路１８、異
常検出回路１９により構成している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は回転体の回転位置を
検出するためのロータリーエンコーダに関するものであ
り、特に３相ＡＣサーボモータに組み込まれて使用され
るインクリメンタルエンコーダに関するものである。

【０００２】

【従来の技術】各種機械の駆動用に使われるサーボモー
タにはブラシ付きのＤＣサーボモータとブラシのないＡ
Ｃサーボモータ（ＤＣブラシレスサーボモータ）があ
り、近年モータ保守の容易さからＡＣサーボモータの需
要が増している。

【０００３】サーボ系の位置検出器にもさまざまな種類
があるが、近年、サーボモータに組み込まれて使用され
るロータリーエンコーダが普及している。ＡＣサーボモ
ータに組み込まれるエンコーダはインクリメンタルエン
コーダとアブソリュートエンコーダに大別される。イン
クリメンタルエンコーダは各種機械のＡＣサーボモータ
に取付けられ広く使用されており、ＡＣサーボ用エンコ
ーダとして主流を占めている。一方アブソリュートエン
コーダは１回転内の絶対位置が判別できるエンコーダ
で、原点復帰動作が不要なことから多関節ロボットをは
じめとする大型のロボット用サーボモータなどに普及し
ている。

【０００４】以下に従来のインクリメンタルエンコーダ
について説明する。図１５は従来のインクリメンタルエ
ンコーダの構成を示すものであり１５１は発光素子、１
５２は回転スリット板、１５３は受光素子、１５４は波
形整形回路、１５５は信号伝送回路である。出力信号は
図１６に示すように、回転方向が判別できるように互い
に９０度位相差を有するＡ，Ｂ２相の信号と、１回転１
パルスの原点基準Ｚ信号と、ＡＣサーボモータの相励磁
切り替えのためのコミュテーション信号ＣＳ１，ＣＳ
２，ＣＳ３を備えている。

【０００５】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、出力信号の数が多いので、配線の数が多い
ため量産性が悪く、機器への誤配線，信号線自身の断線
も起こりやすいという問題点があった。また、従来のイ
ンクリメンタルエンコーダは、図１５に示すように信号
処理構成がシンプルなため、エンコーダの異常検出は信
号受信側であるシステム側にゆだね、上記のような誤配
線や断線の検出をしており、エンコーダ自信での異常チ
ェックは十分できていなかった。

【０００６】本発明は上記従来の問題点を解決するもの
で、エンコーダの出力信号数を減らし、量産性が高く、
またエンコーダ異常を自己検出することにより信頼性が
高いインクリメンタルエンコーダを提供することを目的
とする。

【０００７】

【課題を解決するための手段】この目的を達成するため
に本発明のインクリメンタルエンコーダは、１、互いに９０度位相差を有するＡ，Ｂ２相のインクリ
メンタル信号と、１回転中の原点を示す基準信号Ｚと、
３相ＡＣサーボモータの相励磁切り替え信号（コミュテ
ーション信号）ＣＳ１，ＣＳ２，ＣＳ３相とを出力する
原信号出力部と、２、エンコーダ主電源のオン，オフ状態を検出する電源
ＯＮ／ＯＦＦ検出回路と、３、Ａ，Ｂ２相の変化エッジを検出しＡ，Ｂ２相の位相
によりカウントアップパルスおよびダウンパルスを出力
するＡ，Ｂ相方向弁別回路と、４、前記電源ＯＮ／ＯＦＦ検出回路の出力によりカウン
ト初期データをプリロードし前記Ａ，Ｂ相方向弁別回路
の出力パルスをカウントするアップダウンカウンタと、５、Ａ，Ｂ２相のレベルにより前記アップダウンカウン
タにプリロードする初期データを出力する初期値検出回
路と、６、前記Ａ，Ｂ相方向弁別回路からの出力とＺ相，ＣＳ
１，ＣＳ２，ＣＳ３相よりエンコーダの誤動作の有無を
判別する異常検出回路と、７、前記原信号出力部からのＺ相およびＣＳ１，ＣＳ
２，ＣＳ３相と前記アップダウンカウンタからのデータ
と前記異常検出回路からのステータスをラッチするデー
タラッチ回路と、８、前記原信号出力からのＺ相をサンプリングしてＺ相
の状態を出力するＺ信号変換回路と、９、前記データラッチ回路から出力されるカウントデー
タ，ＣＳ１，ＣＳ２，ＣＳ３相，ステータスと前記Ｚ相
信号変換回路から出力されるデータとをシリアルデータ
に変換し出力するパラレルシリアル変換回路を備える構
成にしたものである。

【０００８】これにより、省配線でかつ異常検出機能を
もつインクリメンタルタイプのロータリーエンコーダが
得られる。

【０００９】

【発明の実施の形態】本発明の請求項１に記載の発明
は、互いに９０度位相差を有するＡ，Ｂ２相のインクリ
メンタル信号と、１回転中の原点を示す基準信号Ｚと、
３相ＡＣサーボモータの相励磁切り替え信号（コミュテ
ーション信号）ＣＳ１，ＣＳ２，ＣＳ３相とを出力する
原信号出力部と、エンコーダ主電源のオン，オフ状態を
検出する電源ＯＮ／ＯＦＦ検出回路と、Ａ，Ｂ２相の変
化エッジを検出しＡ，Ｂ２相の位相によりカウントアッ
プパルスおよびダウンパルスを出力するＡ，Ｂ相方向弁
別回路と、前記電源ＯＮ／ＯＦＦ検出回路の出力により
カウント初期データをプリロードし前記Ａ，Ｂ相方向弁
別回路の出力パルスをカウントするアップダウンカウン
タと、Ａ，Ｂ２相のレベルにより前記アップダウンカウ
ンタにプリロードする初期データを出力する初期値検出
回路と、前記Ａ，Ｂ相方向弁別回路からの出力とＺ相，
ＣＳ１，ＣＳ２，ＣＳ３相よりエンコーダの誤動作の有
無を判別する異常検出回路と、前記原信号出力部からの
Ｚ相およびＣＳ１，ＣＳ２，ＣＳ３相と前記アップダウ
ンカウンタからのデータと前記異常検出回路からのステ
ータスをラッチするデータラッチ回路と、前記原信号出
力からのＺ相をサンプリングしてＺ相の状態を出力する
Ｚ信号変換回路と、前記データラッチ回路から出力され
るカウントデータ，ＣＳ１，ＣＳ２，ＣＳ３相，ステー
タスと前記Ｚ相信号変換回路から出力されるデータとを
シリアルデータに変換し出力するパラレルシリアル変換
回路とを備えたものであり、エンコーダからの出力信号
数を減らす作用を有する。

【００１０】請求項２に記載の発明は、シリアルデータ
の周期に同期してＺ相の状態０／１を検出するＺ相レベ
ル検出回路と、シリアルデータの周期内にＺ相の有無状
態を検出するＺ相通過検出回路と、シリアルデータの周
期毎のアップダウンカウンタの変化量を検出し変化量が
２以下の場合は前記Ｚ相通過検出回路の通過情報をキャ
ンセルするカウント変化量検出回路と、前記Ｚ相レベル
検出回路とＺ相通過検出回路よりＺ相の状態情報をシリ
アルデータの現在の周期で検出したＺ相の状態０／１と
１つ前の周期で検出した状態０／１の２ビットで出力す
るデータシフト回路からなるＺ信号変換回路を備えたも
のであり、Ｚ相のシリアル伝送における情報伝達の信頼
性向上の作用を有する。

【００１１】請求項３に記載の発明は、原信号出力部か
らのＣＳ１，ＣＳ２，ＣＳ３相よりいずれかの相のアッ
プエッジ，ダウンエッジを検出してアップパルス，ダウ
ンパルスを生成するＣＳ相方向弁別回路と、Ａ，Ｂ相方
向弁別回路の出力であるＡ，Ｂ相アップパルス，ダウン
パルスと、前記ＣＳ相方向弁別回路のアップパルスから
ダウンパルス間のＡ，Ｂ相アップパルス，ダウンパルス
の有無を検出するパルス検出回路Ａと、ＣＳ相方向弁別
回路のダウンパルスからアップパルス間のＡ，Ｂ相アッ
プパルス，ダウンパルスの有無を検出するパルス検出回
路Ｂと、パルス検出回路Ａおよびパルス検出回路Ｂの出
力を結合するゲート素子により、ＣＳ１，ＣＳ２，ＣＳ
３相の相間のＡ，Ｂ相アップ・ダウンパルスの有無検出
により、簡易的な異常検出の作用を有する。

【００１２】請求項４に記載の発明は、原信号出力部か
らのＣＳ１，ＣＳ２，ＣＳ３相よりいずれかの相のアッ
プエッジ，ダウンエッジを検出してアップパルス，ダウ
ンパルスを生成するＣＳ相方向弁別回路と、アップダウ
ンカウンタの出力であるカウントデータと、ＣＳ相方向
弁別回路からのアップパルスでカウントデータを記憶す
るデータラッチ回路Ａと、ＣＳ相方向弁別回路からのダ
ウンパルスでカウントデータを記憶するデータラッチ回
路Ｂと、データラッチ回路Ａとデータラッチ回路Ｂとの
差を求める演算回路と、ＣＳ方向弁別回路からのアップ
パルス，ダウンパルスの変化パターンによりデータの記
憶や比較の指示信号を生成する順序検出回路と、この順
序検出回路からの記憶指示信号により演算回路の出力を
記憶する記憶回路と、順序検出回路からの比較指示信号
により演算回路の出力と記憶回路の出力とを比較し正常
／異常をステータスとして出力する比較回路により、Ｃ
Ｓアップパルス，ダウンパルス間のカウントデータ変化
量をあらかじめ記憶しこの記憶したデータを基準値とし
てＣＳアップパルス，ダウンパルス間のカウントデータ
変化量をチェックすることにより、請求項３より精度の
良い異常検出の作用を有する。

【００１３】請求項５に記載の発明は、原信号出力部か
らのＺ相の出力周期を２倍にする分周回路と、アップダ
ウンカウンタの出力であるカウントデータと、分周回路
の出力のアップ変化時にカウントデータを記憶するデー
タラッチ回路Ａと、分周回路の出力のダウン変化時にカ
ウントデータを記憶するデータラッチ回路Ｂと、データ
ラッチ回路Ａとデータラッチ回路Ｂとの差を求める演算
回路と、分周回路の信号変化パターンによりデータの記
憶や比較の指示信号を生成する順序検出回路と、この順
序検出回路からの記憶指示信号により演算回路の出力を
記憶する記憶回路と、順序検出回路からの比較指示信号
により演算回路の出力と記憶回路の出力とを比較し正常
／異常をステータスとして出力する比較回路により、Ｚ
相から次の周期のＺ相間のカウントデータ変化量をあら
かじめ記憶しこの記憶したデータを基準値としてＺ相か
らの次の周期のＺ相間のカウントデータ変化量をチェッ
クすることにより、請求項３，４より精度の良い異常検
出の作用を有する。

【００１４】請求項６に記載の発明は、エンコーダの仕
様状態を示す出力モード設定値と、異常検出回路で検出
したエンコーダステータスとでシリアルデータの出力／
停止を切り替える構成からなるパラレルシリアル変換回
路を備えることにより、従来の受信側での信号断線検出
機能と情報伝達の互換性を持たせる作用を有する。

【００１５】以下、本発明の実施の形態について、図１
から図１４を用いて説明する。（実施の形態１）図１は請求項１に記載の本発明の構成
を示し、図１はエンコーダからの出力信号数を減らす作
用を行うもので、原信号出力部１１と、Ａ，Ｂ相方向弁
別回路１２と、アップダウンカウンタ１３と、初期値検
出回路１４と、データラッチ回路１５と、Ｚ信号変換回
路１６と、パラレルシリアル変換回路１７と、電源ＯＮ
／ＯＦＦ検出回路１８と、異常検出回路１９から構成さ
れている。

【００１６】図６は請求項２に記載の本発明の構成を示
し、図６はＺ相のシリアル伝送における情報伝達の信頼
性向上の作用を行うもので、Ｚ相レベル検出回路６１
と、Ｚ相通過検出回路６２と、カウント変化量検出回路
６３と、データシフト回路６４から構成されている。

【００１７】図８は請求項３に記載の本発明の構成を示
し、図８はＣＳ１，ＣＳ２，ＣＳ３相の相間のＡ，Ｂ相
アップ・ダウンパルスの有無検出により、簡易的な異常
検出の作用を行うもので、ＣＳ相方向弁別回路８１と、
パルス検出回路Ａ８２と、パルス検出回路Ｂ８３と、Ａ
ＮＤゲート素子８４と、ＯＲゲート素子８５から構成さ
れている。

【００１８】図１０は請求項４に記載の本発明の構成を
示し、図１０はＣＳアップパルス，ダウンパルス間のカ
ウントデータ変化量をあらかじめ記憶しこの記憶したデ
ータを基準値としてＣＳアップパルス，ダウンパルス間
のカウントデータ変化量をチェックすることにより異常
検出の作用を行うもので、ＣＳ相方向弁別回路１０１
と、順序検出回路１０２と、データラッチ回路Ａ１０３
と、データラッチ回路Ｂ１０４と、演算回路１０５と、
記憶回路１０６と、比較回路１０７から構成されてい
る。

【００１９】図１２は請求項５に記載の本発明の構成を
示し、図１２はＺ相から次の周期のＺ相間のカウントデ
ータ変化量をあらかじめ記憶しこの記憶したデータを基
準値としてＺ相からの次の周期のＺ相間のカウントデー
タ変化量をチェックすることにより異常検出の作用を行
うもので、分周回路１２１と、順序検出回路１２２とデ
ータラッチ回路Ａ１２３と、データラッチ回路Ｂ１２４
と、演算回路１２５と、記憶回路１２６と、比較回路１
２７と、インバータゲート素子１２８から構成されてい
る。

【００２０】図１４は請求項６に記載の本発明の構成を
示し、図１４は従来の受信側での信号断線検出機能と情
報伝達の互換性を持たせる作用を行うもので、データ変
換回路１４１と、ＡＮＤゲート素子１４２と、インバー
タゲート素子１４３と、ＡＮＤゲート素子１４４から構
成されている。

【００２１】（実施例）次に、本発明の具体例を説明す
る。

【００２２】図１は本発明の実施例の機能ブロック図で
ある。図１において１１は原信号出力部、１２はＡ，Ｂ
相方向弁別回路、１３はアップダウンカウンタ、１４は
初期値検出回路、１５はデータラッチ回路、１６はＺ信
号変換回路、１７はパラレルシリアル変換回路、１８は
電源ＯＮ／ＯＦＦ検出回路、１９は異常検出回路であ
る。

【００２３】原信号出力部１１は従来のインクリメンタ
ルエンコーダと同様に図１５に示す発光素子１５１、回
転スリット板１５２、受光素子１５３、波形整形回路１
５４より構成され、出力信号の代表例としては図１６の
ようなインクリメンタル信号Ａ相，Ｂ相，Ｚ相および３
相励磁切り替えコミュテーション信号ＣＳ１，ＣＳ２，
ＣＳ３が出力される。

【００２４】図２はＡ，Ｂ相方向弁別回路１２の動作波
形例であり、Ａ相がＢ相より進み位相のときはダウンパ
ルスが出力され、Ａ相がＢ相より遅れ位相のときはアッ
プパルスが出力される。このアップパルス，ダウンパル
スはアップダウンカウンタ１３に入力されパルスを計数
しカウントデータが変化する。

【００２５】図３（ａ）は初期値検出回路１４の動作波
形例、図３（ｂ）はその回路例であり、Ａ相，Ｂ相の信
号”Ｈ”，”Ｌ”により２ビットの初期値Ｄ１，Ｄ０が
出力される。

【００２６】図４（ａ）はアップダウンカウンタ１３の
動作波形例であり、ここでは１６ビットカウンタの動作
例を示す。このアップダウンカウンタは主電源ＯＮ／Ｏ
ＦＦ検出回路１８の出力により、データプリロード動作
とカウント動作が切り替えられるパルスカウンタになっ
ている。

【００２７】図４（ｂ）はアップダウンカウンタ１３の
全体動作波形例である。図５はパラレルシリアル変換回
路１７より出力されるシリアルデータの構成例であり、
データ１フレームはスタートビット，モードビット，デ
ータビット，パリティビット，ストップビット，アイド
ルビットなどで構成される。また、データラッチ回路１
５でデータを更新するためのデータラッチ信号は図５の
ようにシリアルデータのフレームに同期して出力され
る。

【００２８】図６はＺ信号変換回路１６の構成例であ
り、Ｚ相レベル検出回路６１、Ｚ相通過検出回路６２、
カウント変化量検出回路６３、データシフト回路６４よ
り構成される。

【００２９】図７はＺ信号変換回路１６の動作説明例で
あり、図７（ａ）はシリアルデータの１フレーム毎に
Ａ，Ｂ，Ｚ相出力が変化したときのＺ信号変換状態を示
しており、図７（ｂ）はシリアルデータの１フレーム内
でＡ，Ｂ，Ｚ相出力が変化したときのＺ信号変換状態を
示した図である。

【００３０】以下、上記構成のロータリーエンコーダに
ついてその動作説明をする。まず、主電源が投入される
と原信号出力部１１よりＡ，Ｂ，Ｚ，ＣＳ１，ＣＳ２，
ＣＳ３信号を検出し、その信号を次のような信号処理を
してシリアル信号として出力する。

【００３１】Ａ相，Ｂ相のカウンタ処理としては、例え
ば、図４（ａ）の位置で主電源ＯＮした場合、カウント
値には初期値検出回路１４で検出した初期値”３”がデ
ータプリロードされ、軸がＣＷに回転するとＡ，Ｂ相方
向弁別回路１２からのダウンパルスをカウントし、カウ
ント値は３，２，１，０，６５５３５と変化し、以後カ
ウンタは図４（ｂ）のようにサイクリックカウンタとし
て動作を継続する。

【００３２】また、このカウンタのデータおよび原信号
出力部のＺ相およびＣＳ１，ＣＳ２，ＣＳ３信号および
後述する異常検出回路１９にて検出されるステータス信
号はデータラッチ回路１５でシリアルデータの伝送周期
ごとにデータラッチされる。

【００３３】また、Ｚ相については前記Ｚ相とデータラ
ッチ回路１５の出力Ｚ’相とアップダウンカウンタの値
よりＺ信号変換回路１６にて２ビットの状態情報Ｚ１，
Ｚ０に変換される。

【００３４】以上のカウントデータ，ＣＳ１，ＣＳ２，
ＣＳ３，ステータスおよびＺ１，Ｚ０はパラレルシリア
ル変換回路１７に入力され、図５に示す構成でシリアル
データとして外部システムへ情報が伝達される。

【００３５】また、パラレルシリアル変換回路１７に入
力される出力モード設定値は、後述する異常検出回路１
９の出力によりシリアルデータの出力を制御する情報が
設定される。

【００３６】このようにエンコーダ内の情報は全てシリ
アルデータとして所定時間ごとに繰り返し外部システム
へ転送される。

【００３７】一方外部システム側では、上記シリアルデ
ータを受信し、カウントデータ，ＣＳデータ，Ｚ相状態
情報，モードビット情報などのパラレルデータに変換し
たのち、カウントデータおよびＺ相状態情報は位置・速
度・電流などの制御用に、また、ＣＳデータはモータ励
磁用として使用される。

【００３８】次にＺ信号変換回路１６について図６，図
７を用いて動作説明をする。Ｚ相レベル検出回路６１は
シリアルデータの伝送周期毎にＺ相の”Ｈ”，”Ｌ”を
検出する回路である。

【００３９】Ｚ相通過検出回路６２はシリアルデータの
伝送周期内でのＺ相の変化を検出し、周期内でＺ相が通
過したかどうかを検出する回路である。

【００４０】カウント変化量検出回路６３はシリアルデ
ータの伝送周期毎にカウンタデータの変化量を検出する
回路であり、変化量が所定量以下の場合上記Ｚ相通過検
出回路のＺ相通過情報のキャンセルをする。

【００４１】データシフト回路６４は、上記Ｚ相レベル
検出回路とＺ相通過検出回路よりＺ相状態情報Ｚ１，Ｚ
０信号を生成する回路である。ここでＺ相状態情報２ビ
ットＺ１，Ｚ０の内、Ｚ１は１フレーム前のＺ相の”
Ｈ”，”Ｌ”またはＺ相”通過あり”、”通過なし”
を”１”，”０”で示し、Ｚ０は今のフレームでのＺ相
の”Ｈ”，”Ｌ”またはＺ相”通過あり”，”通過な
し”を”１”，”０”で示す。

【００４２】図７（ａ）はＺ相レベル検出回路６１とデ
ータシフト回路６４の動作を示した図であり、シリアル
データの１フレーム毎にＡ，Ｂ，Ｚ相出力が変化したと
きのＺ信号変換状態を示している。

【００４３】ｈ点ではＺ相が”Ｌ”のためデータシフト
回路の出力Ｚ１，Ｚ０は０，０、ｉ点ではＺ相が”Ｈ”
のためＺ１，Ｚ０は０，１、ｊ点ではＺ相が”Ｈ”のた
めＺ１，Ｚ０は１，１、ｋ点ではＺ相は”Ｌ”のためＺ
１，Ｚ０は１，０となる。

【００４４】図７（ｂ）はＺ相通過検出回路とカウント
変化量検出回路とデータシフト回路の動作を示した図で
あり、シリアルデータの１フレーム内でＡ，Ｂ，Ｚ相出
力が変化したときのＺ信号変換状態を示している。

【００４５】ｍ点ではＺ相通過検出回路によりＺ相が通
過したと検出するがカウント変化量検出回路によりカウ
ント値が変化していないため位置が元に戻ったことにな
り、よって”通過”情報はキャンセルされＺ１，Ｚ０は
０，０となる。一方ｏ点ではＺ相通過検出回路によりＺ
相が通過したと検出し、また、カウント変化量検出回路
ではカウント値が変化しているため”通過”情報はキャ
ンセルせずにＺ１，Ｚ０は０，１となる。ここでＺ相が
通過したときはカウント変化量は必ず３以上であるた
め、変化量検出回路の判定はカウント変化量２以下はキ
ャンセル、変化量３以上はキャンセルなしとなる。

【００４６】このようにＺ相状態情報を２ビットにし、
かつ現在のフレームと１つ前のフレームの２フレームの
状態を情報化することにより、ノイズなどによるデータ
抜けに対しても前・後のシリアルデータで情報の判別が
できる。

【００４７】次に、異常検出回路１９について説明す
る。図８は異常検出回路１９の実施例１の構成例であ
り、ＣＳ相方向弁別回路８１、パルス検出回路Ａ８２、
パルス検出回路Ｂ８３、ＡＮＤゲート素子８４、ＯＲゲ
ート素子８５より構成される。

【００４８】図９は図８の動作説明例であり、ＣＳ１の
変化エッジを用いた処理例である。ＣＳ相方向弁別回路
８１はＣＳ１〜ＣＳ３が入力されると、図９の論理でＣ
Ｓ２が”Ｈ”のときのＣＳ１の変化エッジをダウンエッ
ジとしてＣＳダウンパルスを生成し、ＣＳ２が”Ｌ”の
ときのＣＳ１の変化エッジをアップエッジとしてＣＳア
ップパルスを生成する回路である。また、Ａ，Ｂ相方向
弁別回路１２より生成されたアップパルス・ダウンパル
ス（負論理）はＡＮＤゲート素子８４に入り信号統合さ
れ、パルス検出回路Ａ，パルス検出回路Ｂに入る。

【００４９】ここでパルス検出回路Ａは、ＣＳアップパ
ルスからＣＳダウンパルス間にＡ，Ｂ相アップ・ダウン
パルスの入力があれば正常、パルスが無い場合異常を検
出する回路であり、一方、パルス検出回路Ｂは、ＣＳダ
ウンパルスからＣＳアップパルス間にＡ，Ｂ相アップ・
ダウンパルスの入力があれば正常、パルスが無い場合は
異常を検出する回路である。図９において（ａ）（ｂ）
区間のようにＣＳアップ・ダウン区間でＡ，Ｂ相の出力
がなくなりＡ，Ｂ相アップ・ダウンパルスが出ない場
合、パルス検出回路Ｂおよびパルス検出回路Ａで異常が
検出されＯＲゲート素子８５を介してエンコーダ異常と
してステータス”１”が出力される。

【００５０】これによりＣＳ１，ＣＳ２，ＣＳ３相の相
間のＡ，Ｂ相アップ・ダウンパルスの有無検出により、
簡易的な異常検出を行うことができる。

【００５１】図１０は異常検出回路１９の実施例２の構
成例であり、ＣＳ相方向弁別回路１０１、順序検出回路
１０２、データラッチ回路Ａ１０３、データラッチ回路
Ｂ１０４、演算回路１０５、記憶回路１０６、比較回路
１０７より構成される。

【００５２】ＣＳ相方向弁別回路１０１は、ＣＳ１から
ＣＳ３が入力されると図１１の論理でＣＳ２が”Ｈ”の
ときのＣＳ１の変化エッジをダウンエッジとしてダウン
パルスを生成し、ＣＳ２が”Ｌ”のときのＣＳ１の変化
エッジをアップエッジとしてアップパルスを生成する回
路である。順序検出回路１０２は、ＣＳ方向弁別回路か
らのＣＳアップパルス・ダウンパルスの変化パターンに
よりデータの記憶や比較の指示信号を生成する回路であ
る。データラッチ回路Ａ１０３は、ＣＳアップパルスで
アップダウンカウンタの出力であるカウントデータを記
憶する回路であり、データラッチ回路Ｂ１０４は、ＣＳ
ダウンパルスでカウントデータを記憶する回路である。
演算回路１０５は、データラッチ回路Ａ、データラッチ
回路Ｂとの差を求める回路である。記憶回路１０６は、
順序検出回路１０２からの記憶指示信号により演算回路
１０５の値を記憶する回路である。比較回路１０７は、
順序検出回路１０２からの比較指示信号により記憶回路
１０６の値と演算回路１０５の値とを比較し、比較の結
果をステータスとして出力する回路である。

【００５３】図１１により図１０の動作説明をする。電
源ＯＮ時、カウントデータは”０”、データラッチ回路
Ａ，Ｂ，演算回路，記憶回路，比較回路はデータ不定状
態である。

【００５４】軸がＣＣＷ方向に回転し、ａ点になるとＣ
Ｓダウンパルスが発生し、カウントデータである”５
０”がデータラッチ回路Ｂで記憶されるが、データラッ
チ回路Ａが不定のため、演算回路の結果は”不定”状態
である。

【００５５】さらに軸が回転し、ｂ点になるとＣＳアッ
プパルスが発生し、カウントデータである”１００”が
データラッチ回路Ａで記憶され、演算回路の結果にデー
タラッチ回路Ａとデータラッチ回路Ｂとの差”５０”が
出力される。この時点でＣＳダウンパルスからＣＳアッ
プパルスまでの位置差（カウント差）が確定するため、
順序検出回路より記憶指示信号が記憶回路に出力され、
位置差”５０”が記憶回路に記憶される。以後、この記
憶回路の”５０”が比較基準値となる。この時点では比
較基準値が確定しただけなので、比較回路の結果はま
だ”不定”状態であり、ステータス出力は無効状態であ
る。

【００５６】さらに軸が回転し、ｃ点になるとＣＳダウ
ンパルスが発生し、カウントデータである”１５０”が
データラッチ回路Ｂで記憶され、演算回路の結果に”５
０”が出力される。この時点で前記記憶回路の記憶値”
５０”との比較が演算できるため順序検出回路より比較
指示信号が比較回路に出力され、演算回路の結果”５
０”と記憶回路の値”５０”とを比較し、比較結果値と
して”０”が得られる。ここでステータスが有効となり
ステータス”正常”が出力される。

【００５７】さらに軸が回転し、ｄ点になるとＣＳアッ
プパルスが発生し、カウントデータである”２１０”が
データラッチ回路Ａで記憶され、演算回路の結果に”６
０”が出力され、これを記憶回路の基準値”５０”と比
較すると、比較結果値として”１０”が得られる。ここ
でＣＳ信号の精度に応じて比較判定値を差５以下を正常
とした場合、ステータス”異常”が出力される。以後同
様にしてＣＳの信号変化ごとに動作チェックを継続す
る。

【００５８】このようにして、ＣＳアップエッジ、ダウ
ンエッジ間のカウントデータ変化量をあらかじめ自己記
憶しこの記憶したデータを基準値としてＣＳアップエッ
ジ，ダウンエッジ間のカウントデータ変化量をチェック
することにより異常検出を行う。この構成により、機種
毎（エンコーダパルス数毎）に比較基準値を設定する必
要がなくなる。

【００５９】図１２は異常検出回路１９の実施例３の構
成例であり、分周回路１２１、順序検出回路１２２、デ
ータラッチ回路Ａ１２３、データラッチ回路Ｂ１２４、
演算回路１２５、記憶回路１２６、比較回路１２７、イ
ンバータゲート素子１２８より構成される。

【００６０】分周回路１２１は、原信号出力部からのＺ
相の出力周期を２倍にする回路である。順序検出回路１
２２は、分周回路からの信号変化パターンによりデータ
の記憶や比較の指示信号を生成する回路である。データ
ラッチ回路Ａ１２３は、分周回路の信号のアップエッジ
でアップダウンカウンタの出力であるカウントデータを
記憶する回路であり、データラッチ回路Ｂ１２４は、分
周回路の信号をインバータゲート素子１２８を介してダ
ウンエッジでカウントデータを記憶する回路である。演
算回路１２５は、データラッチ回路Ａ、データラッチ回
路Ｂとの差を求める回路である。記憶回路１２６は、順
序検出回路１２２からの記憶指示信号により演算回路１
２５の値を記憶する回路である。比較回路１２７は、順
序検出回路１２２からの比較指示信号により記憶回路１
２６の値と演算回路１２５の値とを比較し、比較の結果
をステータスとして出力する回路である。

【００６１】図１３により図１２の動作説明をする。電
源ＯＮ時、カウントデータは”０”、データラッチ回路
Ａ，Ｂ，演算回路，記憶回路，比較回路はデータ不定状
態である。

【００６２】軸がＣＣＷ方向に回転し、ａ点でＺ相が発
生すると分周回路の出力によりカウントデータである”
３０”がデータラッチ回路Ａで記憶されるが、データラ
ッチ回路Ｂが不定のため、演算回路の結果は”不定”状
態である。

【００６３】さらに軸が回転し、ｂ点で次のＺ相が発生
すると分周回路の出力によりカウントデータである”１
０３０”がデータラッチ回路Ｂで記憶され、演算回路の
結果にデータラッチ回路Ａとデータラッチ回路Ｂとの
差”１０００”が出力される。この時点でＺ相から次の
Ｚ相までの位置差（カウント差）が確定するため、順序
検出回路より記憶指示信号が記憶回路に出力され、位置
差”１０００”が記憶回路に記憶される。以後、この記
憶回路の”１０００”が比較基準値となる。この時点で
は比較基準値が確定しただけなので、比較回路の結果は
まだ”不定”状態であり、ステータス出力は無効状態で
ある。

【００６４】さらに軸が回転し、ｃ点で次のＺ相が発生
すると分周回路の出力によりカウントデータである”２
０３０”がデータラッチ回路Ａで記憶され、演算回路の
結果に”１０００”が出力される。この時点で前記記憶
回路の記憶値”１０００”との比較が演算できるため順
序検出回路より比較指示信号が比較回路に出力され、演
算回路の結果”１０００”と記憶回路の値”１０００”
とを比較し、比較結果値として”０”が得られる。ここ
でステータスが有効となりステータス”正常”が出力さ
れる。

【００６５】さらに軸が回転し、ｄ点で次のＺ相が発生
すると分周回路の出力によりカウントデータである”３
０３５”がデータラッチ回路Ｂで記憶され、演算回路の
結果に”１００５”が出力され、これを記憶回路の基準
値”１０００”と比較すると、比較結果値として”５”
が得られる。ここでＡ，Ｂ，Ｚ相の信号精度に応じて比
較判定値を差１以下を正常とした場合、ステータス”異
常”が出力される。以後同様にしてＺ相の信号ごとに動
作チェックを継続する。

【００６６】このようにして、Ｚ相から次のＺ相までの
カウントデータ変化量をあらかじめ自己記憶しこの記憶
したデータを基準値としてＺ相から次のＺ相までのカウ
ントデータ変化量をチェックすることにより異常検出を
行う。この構成により、機種毎（エンコーダパルス数
毎）に比較基準値を設定する必要がなくなり、かつ、図
１０のＣＳを使用した構成よりも高精度の異常検出が実
現できる。

【００６７】図１４（ａ）はパラレルシリアル変換回路
１７の構成例であり、データ変換回路１４１、ＡＮＤゲ
ート素子１４２、インバータゲート素子１４３、ＡＮＤ
ゲート素子１４４より構成される。

【００６８】図１４（ｂ）はパラレルシリアル変換回路
１７の動作説明例であり、データ変換回路１４１にカウ
ントデータ，ＣＳ１〜ＣＳ３，ステータス，Ｚ１，Ｚ０
のパラレルデータが入力されるとｘ部には図１４（ｂ）
に示す１フレームのデータが順次出力される。

【００６９】ここで、出力モード設定値は、シリアルデ
ータＲＸの出力を制御する情報であり、出力モード設定
値が”０”の場合、ＡＮＤゲート素子１４２出力は”
０”となりステータス無効となり、インバータゲート素
子１４３、ＡＮＤゲート素子１４４によりシリアルデー
タＲＸは出力が継続される。

【００７０】一方、出力モード設定値が”１”の場合、
ＡＮＤゲート素子１４２によりステータス有効となり、
ステータスが正常”０”の場合は上記と同様にシリアル
データＲＸは出力され、ステータスが異常”１”の場合
はインバータゲート素子１４３、ＡＮＤゲート素子１４
４によりシリアルデータＲＸは停止状態となる。この構
成により、従来の受信側での信号断線検出機能と情報伝
達の互換性を持たせている。

【００７１】以上のような構成により、カウントデータ
やコミュテーションデータ，Ｚ相情報をシリアル伝送す
ることにより信号数を１回線にでき、機器の配線工数の
削減や信号線の断線に対して信頼性を向上させることが
できる。

【００７２】また、Ａ，Ｂ相のカウントデータおよびＺ
相情報を２ビットで伝送することにより、上位システム
との間にてシリアルデータが外来ノイズにより受信ミス
になっても次のデータを正常受信すれば正規の情報が得
られるため、信頼性の高い省配線システムが構築でき
る。

【００７３】また、エンコーダ内で、Ａ，Ｂ，Ｚ，ＣＳ
１，ＣＳ２，ＣＳ３信号を用いて異常検出を行い異常情
報の伝達をすることによりシステムとしての安全性，信
頼性をさらに向上させることができる。

【００７４】

【発明の効果】以上のように本発明はＡ，Ｂ，Ｚ，ＣＳ
１，ＣＳ２，ＣＳ３の各信号、および異常検出情報をシ
リアル伝送することにより、従来１４本必要としていた
信号線の数を４本にまで削減することができ、量産性の
向上と信頼性の高いロータリーエンコーダを実現でき
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態におけるロータリーエン
コーダ構成図

【図２】本発明の一実施の形態における方向弁別回路の
動作説明図

【図３】本発明の一実施の形態における初期値検出回路
の動作説明図

【図４】本発明の一実施の形態におけるアップダウンカ
ウンタの動作説明図

【図５】本発明の一実施の形態におけるシリアルデータ
構成図

【図６】本発明の一実施の形態におけるＺ信号変換回路
の構成図

【図７】本発明の一実施の形態におけるＺ信号変換回路
の動作説明図

【図８】本発明の一実施の形態における異常検出回路の
実施例１の構成図

【図９】本発明の一実施の形態における異常検出回路の
実施例１の動作説明図

【図１０】本発明の一実施の形態における異常検出回路
の実施例２の構成図

【図１１】本発明の一実施の形態における異常検出回路
の実施例２の動作説明図

【図１２】本発明の一実施の形態における異常検出回路
の実施例３の構成図

【図１３】本発明の一実施の形態における異常検出回路
の実施例３の動作説明図

【図１４】本発明の一実施の形態におけるパラレルシリ
アル変換回路の構成および動作説明図

【図１５】従来のロータリーエンコーダ構成図

【図１６】従来のロータリーエンコーダ動作波形図

【符号の説明】

１１原信号出力部１２Ａ，Ｂ相方向弁別回路１３アップダウンカウンタ１４初期値検出回路１５データラッチ回路１６Ｚ信号変換回路１７パラレルシリアル変換回路１８電源ＯＮ／ＯＦＦ検出回路１９異常検出回路６１Ｚ相レベル検出回路６２Ｚ相通過検出回路６３カウント変化量検出回路６４データシフト回路８１ＣＳ相方向弁別回路８２パルス検出回路Ａ８３パルス検出回路Ｂ８４ＡＮＤゲート素子８５ＯＲゲート素子１０１ＣＳ相方向弁別回路１０２順序検出回路１０３データラッチ回路Ａ１０４データラッチ回路Ｂ１０５演算回路１０６記憶回路１０７比較回路１２１分周回路１２２順序検出回路１２３データラッチ回路Ａ１２４データラッチ回路Ｂ１２５演算回路１２６記憶回路１２７比較回路１２８インバータゲート素子１４１データ変換回路１４２ＡＮＤゲート素子１４３インバータゲート素子１４４ＡＮＤゲート素子１５１発光素子１５２回転スリット板１５３受光素子１５４波形整形回路１５５信号伝送回路

Claims

【特許請求の範囲】

【請求項１】互いに９０度位相差を有するＡ，Ｂ２相の
インクリメンタル信号と、１回転中の原点を示す基準信
号Ｚと、３相ＡＣサーボモータの相励磁切り替え信号
（コミュテーション信号）ＣＳ１，ＣＳ２，ＣＳ３相と
を出力する原信号出力部と、エンコーダ主電源のオン，
オフ状態を検出する電源ＯＮ／ＯＦＦ検出回路と、Ａ，
Ｂ２相の変化エッジを検出しＡ，Ｂ２相の位相によりカ
ウントアップパルスおよびダウンパルスを出力するＡ，
Ｂ相方向弁別回路と、前記電源ＯＮ／ＯＦＦ検出回路の
出力によりカウント初期データをプリロードし前記Ａ，
Ｂ相方向弁別回路の出力パルスをカウントするアップダ
ウンカウンタと、Ａ，Ｂ２相のレベルにより前記アップ
ダウンカウンタにプリロードする初期データを出力する
初期値検出回路と、前記Ａ，Ｂ相方向弁別回路からの出
力とＺ相，ＣＳ１，ＣＳ２，ＣＳ３相よりエンコーダの
誤動作の有無を判別する異常検出回路と、前記原信号出
力部からのＺ相およびＣＳ１，ＣＳ２，ＣＳ３相と前記
アップダウンカウンタからのデータと前記異常検出回路
からのステータスをラッチするデータラッチ回路と、前
記原信号出力からのＺ相をサンプリングしてＺ相の状態
を出力するＺ信号変換回路と、前記データラッチ回路か
ら出力されるカウントデータ，ＣＳ１，ＣＳ２，ＣＳ３
相，ステータスと前記Ｚ相信号変換回路から出力される
データとをシリアルデータに変換し出力するパラレルシ
リアル変換回路とを備えたロータリーエンコーダ。
【請求項２】シリアルデータの周期に同期してＺ相の状
態０／１を検出するＺ相レベル検出回路と、シリアルデ
ータの周期内にＺ相の有無状態を検出するＺ相通過検出
回路と、シリアルデータの周期毎のアップダウンカウン
タの変化量を検出し変化量が２以下の場合は前記Ｚ相通
過検出回路の通過情報をキャンセルするカウント変化量
検出回路と、前記Ｚ相レベル検出回路とＺ相通過検出回
路よりＺ相の状態情報をシリアルデータの現在の周期で
検出したＺ相の状態０／１と１つ前の周期で検出した状
態０／１の２ビットで出力するデータシフト回路からな
るＺ信号変換回路を備えた請求項１記載のロータリーエ
ンコーダ。
【請求項３】原信号出力部からのＣＳ１，ＣＳ２，ＣＳ
３相よりいずれかの相のアップエッジ，ダウンエッジを
検出してアップパルス，ダウンパルスを生成するＣＳ相
方向弁別回路と、Ａ，Ｂ相方向弁別回路の出力である
Ａ，Ｂ相アップパルス，ダウンパルスと、前記ＣＳ相方
向弁別回路のアップパルスからダウンパルス間のＡ，Ｂ
相アップパルス，ダウンパルスの有無を検出するパルス
検出回路Ａと、ＣＳ相方向弁別回路のダウンパルスから
アップパルス間のＡ，Ｂ相アップパルス，ダウンパルス
の有無を検出するパルス検出回路Ｂと、パルス検出回路
Ａおよびパルス検出回路Ｂの出力を結合するゲート素子
により、ＣＳ１，ＣＳ２，ＣＳ３相の相間のＡ，Ｂ相ア
ップ・ダウンパルスの有無検出により、エンコーダの動
作異常を判別する異常検出回路を備えた請求項１記載の
ロータリーエンコーダ。
【請求項４】原信号出力部からのＣＳ１，ＣＳ２，ＣＳ
３相よりいずれかの相のアップエッジ，ダウンエッジを
検出してアップパルス，ダウンパルスを生成するＣＳ相
方向弁別回路と、アップダウンカウンタの出力であるカ
ウントデータと、ＣＳ相方向弁別回路からのアップパル
スでカウントデータを記憶するデータラッチ回路Ａと、
ＣＳ相方向弁別回路からのダウンパルスでカウントデー
タを記憶するデータラッチ回路Ｂと、データラッチ回路
Ａとデータラッチ回路Ｂとの差を求める演算回路と、Ｃ
Ｓ方向弁別回路からのアップパルス，ダウンパルスの変
化パターンによりデータの記憶や比較の指示信号を生成
する順序検出回路と、この順序検出回路からの記憶指示
信号により演算回路の出力を記憶する記憶回路と、順序
検出回路からの比較指示信号により演算回路の出力と記
憶回路の出力とを比較し正常／異常をステータスとして
出力する比較回路により、ＣＳアップパルス，ダウンパ
ルス間のカウントデータ変化量をあらかじめ記憶しこの
記憶したデータを基準値としてＣＳアップパルス，ダウ
ンパルス間のカウントデータ変化量をチェックしてエン
コーダの動作異常を判別する異常検出回路を備えた請求
項１記載のロータリーエンコーダ。
【請求項５】原信号出力部からのＺ相の出力周期を２倍
にする分周回路と、アップダウンカウンタの出力である
カウントデータと、分周回路の出力のアップ変化時にカ
ウントデータを記憶するデータラッチ回路Ａと、分周回
路の出力のダウン変化時にカウントデータを記憶するデ
ータラッチ回路Ｂと、データラッチ回路Ａとデータラッ
チ回路Ｂとの差を求める演算回路と、分周回路の信号変
化パターンによりデータの記憶や比較の指示信号を生成
する順序検出回路と、この順序検出回路からの記憶指示
信号により演算回路の出力を記憶する記憶回路と、順序
検出回路からの比較指示信号により演算回路の出力と記
憶回路の出力とを比較し正常／異常をステータスとして
出力する比較回路により、Ｚ相から次の周期のＺ相間の
カウントデータ変化量をあらかじめ記憶しこの記憶した
データを基準値としてＺ相からの次の周期のＺ相間のカ
ウントデータ変化量をチェックしてエンコーダの動作異
常を判別する異常検出回路を備えた請求項１記載のロー
タリーエンコーダ。
【請求項６】エンコーダの仕様状態を示す出力モード設
定値と、異常検出回路で検出したエンコーダステータス
とでシリアルデータの出力／停止を切り替える構成から
なるパラレルシリアル変換回路を備えた請求項１記載の
ロータリーエンコーダ。