JP4419225B2 - ロータリーエンコーダ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、回転体の回転位置を検出するためのロータリーエンコーダに関するものであり、特に３相ＡＣサーボモータに組み込まれて使用されるインクリメンタルエンコーダに関するものである。
【０００２】
【従来の技術】
各種機械の駆動用に使用されるサーボモータにはブラシ付きのＤＣサーボモータとブラシのないＡＣサーボモータがあり、近年モータ保守の容易さからＡＣサーボモータの需要が増している。
【０００３】
サーボ系の位置検出器にもさまざまな種類があるが、近年サーボモータに組み込まれて使用される位置検出器としてロータリーエンコーダが普及している。ＡＣサーボモータに組み込まれるエンコーダにはインクリメンタルタイプとアブソリュートタイプがあり、インクリメンタルタイプは各種機械のＡＣサーボモータに取り付けられ広く使用されており、ＡＣサーボ用エンコーダとして主流を占めている。
【０００４】
一方、アブソリュートタイプは１回転内の絶対位置が判別できるエンコーダで原点復帰動作が不要なことから多関節ロボット等のロボット用サーボモータなどに普及している。
【０００５】
以下に従来のインクリメンタルエンコーダについて説明する。図１１は従来のインクリメンタルエンコーダの構成を示すものであり、９１は発光素子、９２は回転スリット板、９３は受光素子、９４は波形整形回路、９５は信号伝送回路である。
【０００６】
出力信号は図１２に示すように、回転方向が判別できるように互いに９０度位相差を有するＡ，Ｂ２相の信号と、１回転１パルスの原点基準Ｚ信号と、ＡＣサーボモータの相励磁切替のためのコミュテーション信号ＣＳ１，ＣＳ２，ＣＳ３を備えている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、出力信号の数が多いので配線数が多くなり量産性が悪く、機器への誤配線、信号線自身の断線も起こりやすいという問題点があった。
【０００８】
本発明は上記従来の問題点を解決するもので、エンコーダの出力信号数を減らし、量産性が高く信頼性が高いインクリメンタルエンコーダを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために本発明は、互いに９０度位相差を有するＡ，Ｂ２相のインクリメンタル信号と、１回転中の原点を示す基準信号Ｚ相と、３相ＡＣサーボモータの相励磁切替信号（コミュテーション信号）ＣＳ１，ＣＳ２，ＣＳ３相とを出力する原信号出力部と、エンコーダ主電源の投入状態を検出する電源ＯＮ／ＯＦＦ検出回路と、Ａ，Ｂ２相の位相によりカウントアップパルスおよびダウンパルスを出力する方向弁別回路と、カウントデータのプリロードができ前記方向弁別回路の出力パルスをカウントする第１のアップダウンカウンタおよび第２のアップダウンカウンタと、電源ＯＮ後のＡ，Ｂ２相のレベルにより前記第１のアップダウンカウンタにプリロードする初期データを出力する初期値検出回路と、エンコーダの１回転当りの分解能を設定するパルス数設定値と前記Ａ，Ｂ相と基準信号Ｚ相と前記第２のアップダウンカウンタからのカウントデータより第２のアップダウンカウンタへ供給するプリロードデータとこのデータをロードするためのプリロード信号と初回の基準信号Ｚ相の検出有無を示すプリロードフラグを出力するパルス数判別回路と、外部からのデータ要求信号を受信し要求信号受信と同時に前記原信号出力部からのＣＳ１，ＣＳ２，ＣＳ３相と前記第１のアップダウンカウンタおよび第２のアップダウンカウンタからのデータとプリロードフラグを保持、かつシリアルデータに変換し出力するデータ送受信回路とを備えたものである。
【００１０】
上記手段によって、エンコーダの出力信号であるＡ，Ｂ，Ｚ，ＣＳ１，ＣＳ２，ＣＳ３の信号をシリアルデータとして１回線で伝送できるため、エンコーダ出力信号数が大幅に削減でき、機器への組み込みを含め量産性に優れ信頼性の高いロータリーエンコーダを得ることができる。
【００１１】
【発明の実施の形態】
上記課題を解決するために本発明は、互いに９０度位相差を有するＡ，Ｂ２相のインクリメンタル信号と、１回転中の原点を示す基準信号Ｚ相と、３相ＡＣサーボモータの相励磁切替信号（コミュテーション信号）ＣＳ１，ＣＳ２，ＣＳ３相とを出力する原信号出力部と、エンコーダ主電源の投入状態を検出する電源ＯＮ／ＯＦＦ検出回路と、Ａ，Ｂ２相の位相によりカウントアップパルスおよびダウンパルスを出力する方向弁別回路と、カウントデータのプリロードができ前記方向弁別回路の出力パルスをカウントする第１のアップダウンカウンタおよび第２のアップダウンカウンタと、電源ＯＮ後のＡ，Ｂ２相のレベルにより前記第１のアップダウンカウンタにプリロードする初期データを出力する初期値検出回路と、エンコーダの１回転当りの分解能を設定するパルス数設定値と前記Ａ，Ｂ相と基準信号Ｚ相と前記第２のアップダウンカウンタからのカウントデータより第２のアップダウンカウンタへ供給するプリロードデータとこのデータをロードするためのプリロード信号と初回の基準信号Ｚ相の検出有無を示すプリロードフラグを出力するパルス数判別回路と、外部からのデータ要求信号を受信し要求信号受信と同時に前記原信号出力部からのＣＳ１，ＣＳ２，ＣＳ３相と前記第１のアップダウンカウンタおよび第２のアップダウンカウンタからのデータとプリロードフラグを保持、かつシリアルデータに変換し出力するデータ送受信回路とを備えたロータリーエンコーダである。
【００１２】
また、電源ＯＮ／ＯＦＦ検出回路からの電源ＯＮ情報により、初期値検出回路からのデータを第１のアップダウンカウンタにプリロードし、以後前記カウンタが所有するビット幅の範囲で方向弁別回路から出力されるパルスのカウント動作を行うロータリーエンコーダである。
【００１３】
また、電源ＯＮ後、初回の基準信号Ｚ相を検出するまではパルス数設定値で決まる初期データをプリロードデータとして出力すると同時にプリロード信号は“Ｌ”を保持して第２のアップダウンカウンタをロード動作とし、初回の基準信号Ｚ相を検出するとプリロード信号を“Ｈ”として第２のアップダウンカウンタをロード動作からカウント動作に切り替え、また、同時にプリロードフラグを出力するパルス数判別回路を備えたロータリーエンコーダである。
【００１４】
また、第２のアップダウンカウンタのカウント範囲をエンコーダの１回転当りの分解能以下とするために第２のアップダウンカウンタのカウントデータがパルス数設定値より決まるエンコーダ分解能の下限値と一致し、かつＡ，Ｂ相の信号変化でカウントダウンを検出すると前記パルス数設定値より決まる上限値をプリロードデータとするとともにプリロード信号を一時“Ｌ”として第２のアップダウンカウンタにプリロードデータをロードし、また、前記カウントデータが前記上限値と一致し、かつＡ，Ｂ相の信号変化でカウントアップを検出すると前記下限値をプリロードデータとするとともにプリロード信号を一時“Ｌ”として第２のアップダウンカウンタにプリロードデータをロードするパルス数判別回路を備えたロータリーエンコーダである。
【００１５】
さらに、第２のアップダウンカウンタのカウント範囲をエンコーダの１回転当りの分解能以下とするために基準信号Ｚ相を検出し、かつＡ，Ｂ相の信号変化でカウントダウンを検出するとパルス数設定値より決まる上限値をプリロードデータとするとともにプリロード信号を一時“Ｌ”として第２のアップダウンカウンタにプリロードデータをロードし、また、基準信号Ｚ相を検出し、かつＡ，Ｂ相の信号変化でカウントアップを検出するとパルス数設定値より決まる下限値をプリロードデータとするとともにプリロード信号を一時“Ｌ”として第２のアップダウンカウンタにプリロードデータをロードするパルス数判別回路を備えたロータリーエンコーダである。
【００１６】
このように、エンコーダ出力信号数を大幅に削減することができる。また、電源投入直後のＡ，Ｂ相信号の論理レベルを含めたＡ，Ｂ相の変化量を得ることができる。また、電源投入後の初回のＺ相検出有無の情報およびＺ相の位置情報を含んだＡ，Ｂ相の変化量を得ることができる。また、エンコーダの１回転の分解能に応じたＡ，Ｂ相の変化量を得ることができる。
【００１７】
さらに、Ｚ相によるカウンタの初期化を行うことでカウンタ誤動作時の補正を行うことができる。
【００１８】
【実施例】
以下本発明の実施例について、図面を参照して説明する。図１は本発明の実施例におけるロータリーエンコーダの構成図である。図１において１１は原信号出力部、１２は方向弁別回路、１３は初期値検出回路、１４はパルス数判別回路、１５はｎビットの第１のアップダウンカウンタ、１６はｍビットの第２のアップダウンカウンタ、１７はデータ送受信回路、１８は電源ＯＮ／ＯＦＦ検出回路、１９は双方向性バスである。
【００１９】
原信号出力部１１は従来のインクリメンタルエンコーダと同様に図１１に示す発光素子９１、回転スリット板９２、受光素子９３、波形整形回路９４より構成され、出力信号の代表例としては図１２のようなインクリメンタル信号および３相励磁切替コミュテーション信号が出力される。
【００２０】
図２は方向弁別回路１２の動作波形例であり、Ａ相がＢ相より進み位相のときはダウンパルスが出力され、Ａ相がＢ相より遅れ位相のときはアップパルスが出力される。このアップパルス、ダウンパルスは第１のアップダウンカウンタ１５および第２のアップダウンカウンタ１６に入力されパルスを計数しカウントデータが変化する。
【００２１】
図３（ａ）は初期値検出回路の動作波形図、図３（ｂ）はその回路図であり、Ａ，Ｂ相の信号“Ｈ”，“Ｌ”の組合せにより２ビットの初期値Ｄ１，Ｄ０が出力される。
【００２２】
図４（ａ）は第１のアップダウンカウンタの動作波形図であり、ここでは１６ビットカウンタの動作例を示す。このアップダウンカウンタは主電源ＯＮ／ＯＦＦ検出回路１８の出力であるロード信号により、データプリロード動作とカウント動作が切り替えられるパルスカウンタである。
【００２３】
図４（ｂ）は第１のアップダウンカウンタの全体動作波形図であり、まず主電源がＯＮになると原信号出力部１１よりＡ，Ｂ，Ｚ，ＣＳ１，ＣＳ２，ＣＳ３信号が出力される。例えば図４（ａ）のようにＡ相“Ｈ”，Ｂ相“Ｈ”で主電源ＯＮした場合、初期値検出回路１３によりＤ１＝１，Ｄ０＝１となり電源ＯＮ／ＯＦＦ検出回路１８からのロード信号により第１のアップダウンカウンタ１５には“０００３”（１６進数）がロードされる。次に軸がＣＷに回転すると方向弁別回路１２からのダウンパルスをカウントし、前記アップダウンカウンタのカウントデータは減少方向に変化する。このように第１のアップダウンカウンタ１５はカウンタのもつビット幅の範囲、ここでは１６ビットの範囲で図４（ｂ）のようにサイクリックな変化をする。
【００２４】
図５はパルス数判別回路の構成図であり、パルス数設定値より決まるエンコーダ分解能の下限値および上限値を出力する演算回路３１、Ａ相，Ｂ相，Ｚ相信号からセレクト信号、プリロード信号、プリロードフラグを出力するロジック回路３２、前記セレクト信号で前記下限値，上限値の一方を選択するセレクタ３３、第２のアップダウンカウンタ１６のデータと前記下限値、上限値との一致比較を行い上限値一致信号および下限値一致信号を出力する比較回路３４から構成される。
【００２５】
以下、上記構成について詳細な動作説明をする。
【００２６】
図６は本発明の一実施例であり、電源ＯＮ後の初回の基準信号Ｚ相を検出し第２のアップダウンカウンタに初期データをプリロードする説明図である。
【００２７】
まず主電源がＯＮされ初回の基準信号Ｚ相を検出するまではパルス数判別回路１４から出力されるプリロード信号は“Ｌ”を保持し、この間第２のアップダウンカウンタ１６の動作はデータロード状態となる。
【００２８】
次に軸がＣＷ方向に回転し、図６に示すようなＡ，Ｂ，Ｚ相が原信号出力部１１より出力されると、図５に示すロジック回路３２によりＡ，Ｂ，Ｚ相の電圧レベルの組合せによりセレクト信号“Ｈ”または“Ｌ”が出力され、この信号で演算回路３１から出力される上限値、下限値のいずれか一方をセレクタ３３でセレクトしプリロードデータとして出力する。
【００２９】
例えば、パルス数設定値が６４ｐ／ｒの場合、本発明ではパルスカウンタはＡ，Ｂ相を４逓倍してカウントするため、１回転当りの分解能は６４×４で２５６分解能となり、演算回路３１から下限値は“０”、上限値は“２５５”が出力される。また、ロジック回路３２ではＡ，Ｂ，Ｚ相の論理レベルの判定が行われ組合せがＡ相＝“Ｈ”、Ｂ相＝“Ｌ”、Ｚ相＝“Ｈ”の場合前記下限値の選択を、また、Ａ相＝“Ｈ”、Ｂ相＝“Ｈ”、Ｚ相＝“Ｈ”の場合前記上限値を選択するようにセレクト信号が出力される。
【００３０】
ここでＺ相の検出を行うと図６に示すようにプリロード信号が“Ｌ”から“Ｈ”に変化し、同時にプリロードフラグも“Ｌ”から“Ｈ”に変化し、また、第２のアップダウンカウンタ１６もロード動作からカウント動作へ移行する。
【００３１】
引き続き軸がＣＷ方向に回転すると方向弁別回路１２よりダウンパルスが出力され前記カウンタは減少方向に変化する。
【００３２】
図７は図６における軸の回転動作をＣＣＷ方向で示した図であり、初回のＺ相検出時のプリロードデータの出力やプリロード信号の変化は、前記図６と同様であり、方向弁別回路１２からのアップパルスにより第２のアップダウンカウンタ１６は増加方向に変化する。
【００３３】
図８は第２のアップダウンカウンタのカウント範囲をエンコーダの１回転当りの分解能以下で行う実施例の説明図であり、前記カウンタの内容によりカウンタのプリロード動作を行う。
【００３４】
まず、電源をＯＮし軸がＣＣＷ方向に回転し初回の基準信号Ｚ相を検出すると前述と同様にしてＸ点以降前記カウンタはプリロード動作からカウント動作に移行し、ここでは増加傾向のカウント動作を行う。
【００３５】
ここで前記カウンタのデータは演算回路３１からの上限値および下限値とそれぞれ一致比較が常に行われ、一致の時“Ｈ”、不一致の時“Ｌ”が上限値一致信号および下限値一致信号として図８のように出力される。
【００３６】
さらに軸がＣＣＷに回転しＹ点になると上限値一致信号が“Ｈ”かつ、さらに増加傾向の動作のためプリロード信号が発生し前記カウンタには下限値がロードされる。
【００３７】
一方、軸の回転がＣＷの場合は、下限値一致信号が“Ｈ”かつ、さらに減少傾向の動作の時プリロード信号が発生しカウンタには上限値がロードされる。
【００３８】
図９は第２のアップダウンカウンタのカウント範囲をエンコーダの１回転当りの分解能以下で行うための実施例の説明図であり、基準信号Ｚ相の検出によりカウンタのプリロード動作を行う。
【００３９】
この場合、Ａ，Ｂ，Ｚ相はロジック回路３２でＺ相が“Ｈ”のときのＢ相の変化エッジ検出が行われ、回転方向に応じて立上りパルスもしくは立下りパルスが図９のように出力される。同時に前述と同様にしてＡ，Ｂ，Ｚ相のレベルの組合せによりプリロードデータとして上限値もしくは下限値はセレクトされプリロード信号により前記カウンタへデータロードされる。
【００４０】
このようにして、Ｚ相を検出する毎にアップダウンカウンタのデータをプリロードにより更新することで、例えば電気ノイズ等の要因でカウントデータにずれが生じてもＺ相を検出することでずれをリセットすることができる。
【００４１】
以上が本実施例における構成と動作説明である。
【００４２】
次に上記のエンコーダ内で検出した各種データの使用方法について説明する。エンコーダ内のデータは、データ送受信回路１７および双方向性バス１９を介して上位機器、例えばサーボドライバ等とデータ通信が行われ、エンコーダデータが必要なタイミングに応じてデータ要求信号がサーボドライバ側からエンコーダ側へ送信され、エンコーダ側ではこの要求信号を受信すると同時に前述のエンコーダ内のデータを保持しシリアルデータに変換した後、サーボドライバ側へデータを出力する。
【００４３】
上位機器であるサーボドライバ側ではエンコーダからのデータを受信したのち、さらに上位機器であるＮＣ装置等に位置情報を出力するため受信したデータからＡ，Ｂ，Ｚ相信号への復元を行う。ここで非常に重要なことはいかにして正確な位置でＺ相信号の復元を行うかである。
【００４４】
図１０は本発明の実施例における第１のアップダウンカウンタと第２のアップダウンカウンタ、および前記サーボドライバ側とのデータ通信時のサンプリングパルスの動作例を示した図であり、電源ＯＮ後、軸はＣＣＷ方向に回転し第１のアップダウンカウンタは９ビット幅の動作、すなわちカウント値は０から１ＦＦ（１６進数）までの動作、第２のアップダウンカウンタはエンコーダの１回転当りの分解能が２５６としてカウント値は０から０ＦＦ（１６進数）までの動作を示している。
【００４５】
また、図１０においてサンプリングパルス間の前記カウンタの変化量として第１のアップダウンカウンタでは変化量をそれぞれａ，ｂ，ｃで示し、また、第２のアップダウンカウンタでは変化量をそれぞれａａ，ｂｂ，ｃｃで示している。
【００４６】
以下、エンコーダのデータ通信および上位機器であるサーボドライバ側でのＡ，Ｂ，Ｚ相信号への復元について説明する。
【００４７】
図１０において、サンプリングパルスはデータ通信にてエンコーダ内データをサーボドライバ側へ出力する時のコントロール信号であり、このタイミングにより第１のアップダウンカウンタ１５、第２のアップダウンカウンタ１６、原信号出力部１１からのＣＳ１，ＣＳ２，ＣＳ３信号、および各種フラグ信号がデータ送受信回路１７にて保持されシリアルデータに変換されたのちデータ出力される。
【００４８】
まず、Ａ，Ｂ相の復元方法としては、サンプリングポイントのｉ，ｊ，ｋ，ｌ点でのエンコーダ内のデータをサーボドライバに出力する。サーボドライバ側では受信したデータと１つ前の受信データとの差、つまり図１０でのａ，ｂ，ｃを算出し変化量に応じてＡ，Ｂ相のパルスを出力する。
【００４９】
次にＺ相の復元方法であるが第１のアップダウンカウンタだけに着目しサンプリングパルス毎のカウントデータの変化を見た場合、ｋ点ではＺ相の検出が完了しているにもかかわらず変化量ｂの情報だけではＺ相の正確な位置が判断できないので、Ｚ相の復元は不可能である。そこで第２のアップダウンカウンタと併用してデータを着目すると、ｋ点のエンコーダ情報をサーボドライバが受信した時点では変化量ｂと変化量ｂｂの情報を有している。ここで変化量ｂと変化量ｂｂとの差を算出し、ｋ点からｌ点の間で変化量ｂの量だけＡ，Ｂ相を復元する内の前記差のポイントでＺ相の復元を行うことでＡ，Ｂ，Ｚ相の位相関係を保ちつつ信号の復元が可能となる。
【００５０】
これ以降は、第２のアップダウンカウンタのみに着目すれば、このカウンタのデータは１回転内の絶対位置に等しいので例えばカウントデータの下限値と上限値をＺ相の位置と定義すればこのカウンタのみでＺ相の情報を含めた判別が可能となり、Ａ，Ｂ，Ｚ相の復元も容易となる。
【００５１】
また、サーボドライバ側としてサンプリングパルス毎の第１のアップダウンカウンタの変化量と第２のアップダウンカウンタの変化量を比較することによりカウンタの動作状況の判定やデータ通信におけるデータ化けに対するデータの信頼性向上を図ることができる。
【００５２】
以上のようにデータプリロードが可能なアップダウンカウンタ２つとデータロード動作の組合せ、およびエンコーダ分解能に応じたカウント動作を行いエンコーダ内のデータをシリアルデータとして出力することにより、エンコーダから出力される信号線数を大幅に削減すると同時に、エンコーダからのシリアルデータをもとに信頼性の高いＡ，Ｂ，Ｚ相の復元が容易に実現できる。
【００５３】
【発明の効果】
上記の実施例から明らかなように本発明は、Ａ，Ｂ，Ｚ，ＣＳ１，ＣＳ２，ＣＳ３信号をシリアルデータとしてデータ伝送することにより、従来１４本必要としていた信号線数を４本まで削減することができ、量産性の向上と信頼性の高いロータリーエンコーダを実現できる。
【００５４】
また、双方向伝送により、サーボ制御に最適なタイミングでエンコーダデータの要求およびデータ出力が実現できる。
【００５５】
さらに、２つのアップダウンカウンタおよびデータロードの組合せ動作により初回の基準信号Ｚ相の検出有無、および基準信号Ｚ相からの正確な移動量の検出を実現することができ、これらの情報をもとにＡ，Ｂ，Ｚ信号の復元を容易にすることができる。
【図面の簡単な説明】
【図１】本発明の実施例のロータリーエンコーダの構成図
【図２】本発明の実施例の方向弁別回路の動作波形説明図
【図３】（ａ）本発明の実施例の初期値検出回路の動作波形図
（ｂ）同動作回路説明図
【図４】（ａ）本発明の実施例の第１のアップダウンカウンタの詳細動作説明図
（ｂ）同全体動作説明図
【図５】本発明の実施例のパルス数判別回路の構成図
【図６】本発明の実施例の第２のアップダウンカウンタの動作説明図
【図７】本発明の実施例の第２のアップダウンカウンタの動作説明図
【図８】本発明の実施例のパルス数判別回路の動作説明図
【図９】本発明の実施例のパルス数判別回路の動作説明図
【図１０】本発明の実施例の第１のアップダウンカウンタおよび第２のアップダウンカウンタの動作説明図
【図１１】従来のロータリーエンコーダ構成図
【図１２】従来のロータリーエンコーダ動作波形図
【符号の説明】
１１ 原信号出力部
１２ 方向弁別回路
１３ 初期値検出回路
１４ パルス数判別回路
１５ 第１のアップダウンカウンタ
１６ 第２のアップダウンカウンタ
１７ データ送受信回路
１８ 電源ＯＮ／ＯＦＦ検出回路
１９ 双方向性バス
３１ 演算回路
３２ ロジック回路
３３ セレクタ
３４ 比較回路
９１ 発光素子
９２ 回転スリット板
９３ 受光素子
９４ 波形整形回路
９５ 信号伝送回路
【発明の属する技術分野】
本発明は、回転体の回転位置を検出するためのロータリーエンコーダに関するものであり、特に３相ＡＣサーボモータに組み込まれて使用されるインクリメンタルエンコーダに関するものである。
【０００２】
【従来の技術】
各種機械の駆動用に使用されるサーボモータにはブラシ付きのＤＣサーボモータとブラシのないＡＣサーボモータがあり、近年モータ保守の容易さからＡＣサーボモータの需要が増している。
【０００３】
サーボ系の位置検出器にもさまざまな種類があるが、近年サーボモータに組み込まれて使用される位置検出器としてロータリーエンコーダが普及している。ＡＣサーボモータに組み込まれるエンコーダにはインクリメンタルタイプとアブソリュートタイプがあり、インクリメンタルタイプは各種機械のＡＣサーボモータに取り付けられ広く使用されており、ＡＣサーボ用エンコーダとして主流を占めている。
【０００４】
一方、アブソリュートタイプは１回転内の絶対位置が判別できるエンコーダで原点復帰動作が不要なことから多関節ロボット等のロボット用サーボモータなどに普及している。
【０００５】
以下に従来のインクリメンタルエンコーダについて説明する。図１１は従来のインクリメンタルエンコーダの構成を示すものであり、９１は発光素子、９２は回転スリット板、９３は受光素子、９４は波形整形回路、９５は信号伝送回路である。
【０００６】
出力信号は図１２に示すように、回転方向が判別できるように互いに９０度位相差を有するＡ，Ｂ２相の信号と、１回転１パルスの原点基準Ｚ信号と、ＡＣサーボモータの相励磁切替のためのコミュテーション信号ＣＳ１，ＣＳ２，ＣＳ３を備えている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、出力信号の数が多いので配線数が多くなり量産性が悪く、機器への誤配線、信号線自身の断線も起こりやすいという問題点があった。
【０００８】
本発明は上記従来の問題点を解決するもので、エンコーダの出力信号数を減らし、量産性が高く信頼性が高いインクリメンタルエンコーダを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために本発明は、互いに９０度位相差を有するＡ，Ｂ２相のインクリメンタル信号と、１回転中の原点を示す基準信号Ｚ相と、３相ＡＣサーボモータの相励磁切替信号（コミュテーション信号）ＣＳ１，ＣＳ２，ＣＳ３相とを出力する原信号出力部と、エンコーダ主電源の投入状態を検出する電源ＯＮ／ＯＦＦ検出回路と、Ａ，Ｂ２相の位相によりカウントアップパルスおよびダウンパルスを出力する方向弁別回路と、カウントデータのプリロードができ前記方向弁別回路の出力パルスをカウントする第１のアップダウンカウンタおよび第２のアップダウンカウンタと、電源ＯＮ後のＡ，Ｂ２相のレベルにより前記第１のアップダウンカウンタにプリロードする初期データを出力する初期値検出回路と、エンコーダの１回転当りの分解能を設定するパルス数設定値と前記Ａ，Ｂ相と基準信号Ｚ相と前記第２のアップダウンカウンタからのカウントデータより第２のアップダウンカウンタへ供給するプリロードデータとこのデータをロードするためのプリロード信号と初回の基準信号Ｚ相の検出有無を示すプリロードフラグを出力するパルス数判別回路と、外部からのデータ要求信号を受信し要求信号受信と同時に前記原信号出力部からのＣＳ１，ＣＳ２，ＣＳ３相と前記第１のアップダウンカウンタおよび第２のアップダウンカウンタからのデータとプリロードフラグを保持、かつシリアルデータに変換し出力するデータ送受信回路とを備えたものである。
【００１０】
上記手段によって、エンコーダの出力信号であるＡ，Ｂ，Ｚ，ＣＳ１，ＣＳ２，ＣＳ３の信号をシリアルデータとして１回線で伝送できるため、エンコーダ出力信号数が大幅に削減でき、機器への組み込みを含め量産性に優れ信頼性の高いロータリーエンコーダを得ることができる。
【００１１】
【発明の実施の形態】
上記課題を解決するために本発明は、互いに９０度位相差を有するＡ，Ｂ２相のインクリメンタル信号と、１回転中の原点を示す基準信号Ｚ相と、３相ＡＣサーボモータの相励磁切替信号（コミュテーション信号）ＣＳ１，ＣＳ２，ＣＳ３相とを出力する原信号出力部と、エンコーダ主電源の投入状態を検出する電源ＯＮ／ＯＦＦ検出回路と、Ａ，Ｂ２相の位相によりカウントアップパルスおよびダウンパルスを出力する方向弁別回路と、カウントデータのプリロードができ前記方向弁別回路の出力パルスをカウントする第１のアップダウンカウンタおよび第２のアップダウンカウンタと、電源ＯＮ後のＡ，Ｂ２相のレベルにより前記第１のアップダウンカウンタにプリロードする初期データを出力する初期値検出回路と、エンコーダの１回転当りの分解能を設定するパルス数設定値と前記Ａ，Ｂ相と基準信号Ｚ相と前記第２のアップダウンカウンタからのカウントデータより第２のアップダウンカウンタへ供給するプリロードデータとこのデータをロードするためのプリロード信号と初回の基準信号Ｚ相の検出有無を示すプリロードフラグを出力するパルス数判別回路と、外部からのデータ要求信号を受信し要求信号受信と同時に前記原信号出力部からのＣＳ１，ＣＳ２，ＣＳ３相と前記第１のアップダウンカウンタおよび第２のアップダウンカウンタからのデータとプリロードフラグを保持、かつシリアルデータに変換し出力するデータ送受信回路とを備えたロータリーエンコーダである。
【００１２】
また、電源ＯＮ／ＯＦＦ検出回路からの電源ＯＮ情報により、初期値検出回路からのデータを第１のアップダウンカウンタにプリロードし、以後前記カウンタが所有するビット幅の範囲で方向弁別回路から出力されるパルスのカウント動作を行うロータリーエンコーダである。
【００１３】
また、電源ＯＮ後、初回の基準信号Ｚ相を検出するまではパルス数設定値で決まる初期データをプリロードデータとして出力すると同時にプリロード信号は“Ｌ”を保持して第２のアップダウンカウンタをロード動作とし、初回の基準信号Ｚ相を検出するとプリロード信号を“Ｈ”として第２のアップダウンカウンタをロード動作からカウント動作に切り替え、また、同時にプリロードフラグを出力するパルス数判別回路を備えたロータリーエンコーダである。
【００１４】
また、第２のアップダウンカウンタのカウント範囲をエンコーダの１回転当りの分解能以下とするために第２のアップダウンカウンタのカウントデータがパルス数設定値より決まるエンコーダ分解能の下限値と一致し、かつＡ，Ｂ相の信号変化でカウントダウンを検出すると前記パルス数設定値より決まる上限値をプリロードデータとするとともにプリロード信号を一時“Ｌ”として第２のアップダウンカウンタにプリロードデータをロードし、また、前記カウントデータが前記上限値と一致し、かつＡ，Ｂ相の信号変化でカウントアップを検出すると前記下限値をプリロードデータとするとともにプリロード信号を一時“Ｌ”として第２のアップダウンカウンタにプリロードデータをロードするパルス数判別回路を備えたロータリーエンコーダである。
【００１５】
さらに、第２のアップダウンカウンタのカウント範囲をエンコーダの１回転当りの分解能以下とするために基準信号Ｚ相を検出し、かつＡ，Ｂ相の信号変化でカウントダウンを検出するとパルス数設定値より決まる上限値をプリロードデータとするとともにプリロード信号を一時“Ｌ”として第２のアップダウンカウンタにプリロードデータをロードし、また、基準信号Ｚ相を検出し、かつＡ，Ｂ相の信号変化でカウントアップを検出するとパルス数設定値より決まる下限値をプリロードデータとするとともにプリロード信号を一時“Ｌ”として第２のアップダウンカウンタにプリロードデータをロードするパルス数判別回路を備えたロータリーエンコーダである。
【００１６】
このように、エンコーダ出力信号数を大幅に削減することができる。また、電源投入直後のＡ，Ｂ相信号の論理レベルを含めたＡ，Ｂ相の変化量を得ることができる。また、電源投入後の初回のＺ相検出有無の情報およびＺ相の位置情報を含んだＡ，Ｂ相の変化量を得ることができる。また、エンコーダの１回転の分解能に応じたＡ，Ｂ相の変化量を得ることができる。
【００１７】
さらに、Ｚ相によるカウンタの初期化を行うことでカウンタ誤動作時の補正を行うことができる。
【００１８】
【実施例】
以下本発明の実施例について、図面を参照して説明する。図１は本発明の実施例におけるロータリーエンコーダの構成図である。図１において１１は原信号出力部、１２は方向弁別回路、１３は初期値検出回路、１４はパルス数判別回路、１５はｎビットの第１のアップダウンカウンタ、１６はｍビットの第２のアップダウンカウンタ、１７はデータ送受信回路、１８は電源ＯＮ／ＯＦＦ検出回路、１９は双方向性バスである。
【００１９】
原信号出力部１１は従来のインクリメンタルエンコーダと同様に図１１に示す発光素子９１、回転スリット板９２、受光素子９３、波形整形回路９４より構成され、出力信号の代表例としては図１２のようなインクリメンタル信号および３相励磁切替コミュテーション信号が出力される。
【００２０】
図２は方向弁別回路１２の動作波形例であり、Ａ相がＢ相より進み位相のときはダウンパルスが出力され、Ａ相がＢ相より遅れ位相のときはアップパルスが出力される。このアップパルス、ダウンパルスは第１のアップダウンカウンタ１５および第２のアップダウンカウンタ１６に入力されパルスを計数しカウントデータが変化する。
【００２１】
図３（ａ）は初期値検出回路の動作波形図、図３（ｂ）はその回路図であり、Ａ，Ｂ相の信号“Ｈ”，“Ｌ”の組合せにより２ビットの初期値Ｄ１，Ｄ０が出力される。
【００２２】
図４（ａ）は第１のアップダウンカウンタの動作波形図であり、ここでは１６ビットカウンタの動作例を示す。このアップダウンカウンタは主電源ＯＮ／ＯＦＦ検出回路１８の出力であるロード信号により、データプリロード動作とカウント動作が切り替えられるパルスカウンタである。
【００２３】
図４（ｂ）は第１のアップダウンカウンタの全体動作波形図であり、まず主電源がＯＮになると原信号出力部１１よりＡ，Ｂ，Ｚ，ＣＳ１，ＣＳ２，ＣＳ３信号が出力される。例えば図４（ａ）のようにＡ相“Ｈ”，Ｂ相“Ｈ”で主電源ＯＮした場合、初期値検出回路１３によりＤ１＝１，Ｄ０＝１となり電源ＯＮ／ＯＦＦ検出回路１８からのロード信号により第１のアップダウンカウンタ１５には“０００３”（１６進数）がロードされる。次に軸がＣＷに回転すると方向弁別回路１２からのダウンパルスをカウントし、前記アップダウンカウンタのカウントデータは減少方向に変化する。このように第１のアップダウンカウンタ１５はカウンタのもつビット幅の範囲、ここでは１６ビットの範囲で図４（ｂ）のようにサイクリックな変化をする。
【００２４】
図５はパルス数判別回路の構成図であり、パルス数設定値より決まるエンコーダ分解能の下限値および上限値を出力する演算回路３１、Ａ相，Ｂ相，Ｚ相信号からセレクト信号、プリロード信号、プリロードフラグを出力するロジック回路３２、前記セレクト信号で前記下限値，上限値の一方を選択するセレクタ３３、第２のアップダウンカウンタ１６のデータと前記下限値、上限値との一致比較を行い上限値一致信号および下限値一致信号を出力する比較回路３４から構成される。
【００２５】
以下、上記構成について詳細な動作説明をする。
【００２６】
図６は本発明の一実施例であり、電源ＯＮ後の初回の基準信号Ｚ相を検出し第２のアップダウンカウンタに初期データをプリロードする説明図である。
【００２７】
まず主電源がＯＮされ初回の基準信号Ｚ相を検出するまではパルス数判別回路１４から出力されるプリロード信号は“Ｌ”を保持し、この間第２のアップダウンカウンタ１６の動作はデータロード状態となる。
【００２８】
次に軸がＣＷ方向に回転し、図６に示すようなＡ，Ｂ，Ｚ相が原信号出力部１１より出力されると、図５に示すロジック回路３２によりＡ，Ｂ，Ｚ相の電圧レベルの組合せによりセレクト信号“Ｈ”または“Ｌ”が出力され、この信号で演算回路３１から出力される上限値、下限値のいずれか一方をセレクタ３３でセレクトしプリロードデータとして出力する。
【００２９】
例えば、パルス数設定値が６４ｐ／ｒの場合、本発明ではパルスカウンタはＡ，Ｂ相を４逓倍してカウントするため、１回転当りの分解能は６４×４で２５６分解能となり、演算回路３１から下限値は“０”、上限値は“２５５”が出力される。また、ロジック回路３２ではＡ，Ｂ，Ｚ相の論理レベルの判定が行われ組合せがＡ相＝“Ｈ”、Ｂ相＝“Ｌ”、Ｚ相＝“Ｈ”の場合前記下限値の選択を、また、Ａ相＝“Ｈ”、Ｂ相＝“Ｈ”、Ｚ相＝“Ｈ”の場合前記上限値を選択するようにセレクト信号が出力される。
【００３０】
ここでＺ相の検出を行うと図６に示すようにプリロード信号が“Ｌ”から“Ｈ”に変化し、同時にプリロードフラグも“Ｌ”から“Ｈ”に変化し、また、第２のアップダウンカウンタ１６もロード動作からカウント動作へ移行する。
【００３１】
引き続き軸がＣＷ方向に回転すると方向弁別回路１２よりダウンパルスが出力され前記カウンタは減少方向に変化する。
【００３２】
図７は図６における軸の回転動作をＣＣＷ方向で示した図であり、初回のＺ相検出時のプリロードデータの出力やプリロード信号の変化は、前記図６と同様であり、方向弁別回路１２からのアップパルスにより第２のアップダウンカウンタ１６は増加方向に変化する。
【００３３】
図８は第２のアップダウンカウンタのカウント範囲をエンコーダの１回転当りの分解能以下で行う実施例の説明図であり、前記カウンタの内容によりカウンタのプリロード動作を行う。
【００３４】
まず、電源をＯＮし軸がＣＣＷ方向に回転し初回の基準信号Ｚ相を検出すると前述と同様にしてＸ点以降前記カウンタはプリロード動作からカウント動作に移行し、ここでは増加傾向のカウント動作を行う。
【００３５】
ここで前記カウンタのデータは演算回路３１からの上限値および下限値とそれぞれ一致比較が常に行われ、一致の時“Ｈ”、不一致の時“Ｌ”が上限値一致信号および下限値一致信号として図８のように出力される。
【００３６】
さらに軸がＣＣＷに回転しＹ点になると上限値一致信号が“Ｈ”かつ、さらに増加傾向の動作のためプリロード信号が発生し前記カウンタには下限値がロードされる。
【００３７】
一方、軸の回転がＣＷの場合は、下限値一致信号が“Ｈ”かつ、さらに減少傾向の動作の時プリロード信号が発生しカウンタには上限値がロードされる。
【００３８】
図９は第２のアップダウンカウンタのカウント範囲をエンコーダの１回転当りの分解能以下で行うための実施例の説明図であり、基準信号Ｚ相の検出によりカウンタのプリロード動作を行う。
【００３９】
この場合、Ａ，Ｂ，Ｚ相はロジック回路３２でＺ相が“Ｈ”のときのＢ相の変化エッジ検出が行われ、回転方向に応じて立上りパルスもしくは立下りパルスが図９のように出力される。同時に前述と同様にしてＡ，Ｂ，Ｚ相のレベルの組合せによりプリロードデータとして上限値もしくは下限値はセレクトされプリロード信号により前記カウンタへデータロードされる。
【００４０】
このようにして、Ｚ相を検出する毎にアップダウンカウンタのデータをプリロードにより更新することで、例えば電気ノイズ等の要因でカウントデータにずれが生じてもＺ相を検出することでずれをリセットすることができる。
【００４１】
以上が本実施例における構成と動作説明である。
【００４２】
次に上記のエンコーダ内で検出した各種データの使用方法について説明する。エンコーダ内のデータは、データ送受信回路１７および双方向性バス１９を介して上位機器、例えばサーボドライバ等とデータ通信が行われ、エンコーダデータが必要なタイミングに応じてデータ要求信号がサーボドライバ側からエンコーダ側へ送信され、エンコーダ側ではこの要求信号を受信すると同時に前述のエンコーダ内のデータを保持しシリアルデータに変換した後、サーボドライバ側へデータを出力する。
【００４３】
上位機器であるサーボドライバ側ではエンコーダからのデータを受信したのち、さらに上位機器であるＮＣ装置等に位置情報を出力するため受信したデータからＡ，Ｂ，Ｚ相信号への復元を行う。ここで非常に重要なことはいかにして正確な位置でＺ相信号の復元を行うかである。
【００４４】
図１０は本発明の実施例における第１のアップダウンカウンタと第２のアップダウンカウンタ、および前記サーボドライバ側とのデータ通信時のサンプリングパルスの動作例を示した図であり、電源ＯＮ後、軸はＣＣＷ方向に回転し第１のアップダウンカウンタは９ビット幅の動作、すなわちカウント値は０から１ＦＦ（１６進数）までの動作、第２のアップダウンカウンタはエンコーダの１回転当りの分解能が２５６としてカウント値は０から０ＦＦ（１６進数）までの動作を示している。
【００４５】
また、図１０においてサンプリングパルス間の前記カウンタの変化量として第１のアップダウンカウンタでは変化量をそれぞれａ，ｂ，ｃで示し、また、第２のアップダウンカウンタでは変化量をそれぞれａａ，ｂｂ，ｃｃで示している。
【００４６】
以下、エンコーダのデータ通信および上位機器であるサーボドライバ側でのＡ，Ｂ，Ｚ相信号への復元について説明する。
【００４７】
図１０において、サンプリングパルスはデータ通信にてエンコーダ内データをサーボドライバ側へ出力する時のコントロール信号であり、このタイミングにより第１のアップダウンカウンタ１５、第２のアップダウンカウンタ１６、原信号出力部１１からのＣＳ１，ＣＳ２，ＣＳ３信号、および各種フラグ信号がデータ送受信回路１７にて保持されシリアルデータに変換されたのちデータ出力される。
【００４８】
まず、Ａ，Ｂ相の復元方法としては、サンプリングポイントのｉ，ｊ，ｋ，ｌ点でのエンコーダ内のデータをサーボドライバに出力する。サーボドライバ側では受信したデータと１つ前の受信データとの差、つまり図１０でのａ，ｂ，ｃを算出し変化量に応じてＡ，Ｂ相のパルスを出力する。
【００４９】
次にＺ相の復元方法であるが第１のアップダウンカウンタだけに着目しサンプリングパルス毎のカウントデータの変化を見た場合、ｋ点ではＺ相の検出が完了しているにもかかわらず変化量ｂの情報だけではＺ相の正確な位置が判断できないので、Ｚ相の復元は不可能である。そこで第２のアップダウンカウンタと併用してデータを着目すると、ｋ点のエンコーダ情報をサーボドライバが受信した時点では変化量ｂと変化量ｂｂの情報を有している。ここで変化量ｂと変化量ｂｂとの差を算出し、ｋ点からｌ点の間で変化量ｂの量だけＡ，Ｂ相を復元する内の前記差のポイントでＺ相の復元を行うことでＡ，Ｂ，Ｚ相の位相関係を保ちつつ信号の復元が可能となる。
【００５０】
これ以降は、第２のアップダウンカウンタのみに着目すれば、このカウンタのデータは１回転内の絶対位置に等しいので例えばカウントデータの下限値と上限値をＺ相の位置と定義すればこのカウンタのみでＺ相の情報を含めた判別が可能となり、Ａ，Ｂ，Ｚ相の復元も容易となる。
【００５１】
また、サーボドライバ側としてサンプリングパルス毎の第１のアップダウンカウンタの変化量と第２のアップダウンカウンタの変化量を比較することによりカウンタの動作状況の判定やデータ通信におけるデータ化けに対するデータの信頼性向上を図ることができる。
【００５２】
以上のようにデータプリロードが可能なアップダウンカウンタ２つとデータロード動作の組合せ、およびエンコーダ分解能に応じたカウント動作を行いエンコーダ内のデータをシリアルデータとして出力することにより、エンコーダから出力される信号線数を大幅に削減すると同時に、エンコーダからのシリアルデータをもとに信頼性の高いＡ，Ｂ，Ｚ相の復元が容易に実現できる。
【００５３】
【発明の効果】
上記の実施例から明らかなように本発明は、Ａ，Ｂ，Ｚ，ＣＳ１，ＣＳ２，ＣＳ３信号をシリアルデータとしてデータ伝送することにより、従来１４本必要としていた信号線数を４本まで削減することができ、量産性の向上と信頼性の高いロータリーエンコーダを実現できる。
【００５４】
また、双方向伝送により、サーボ制御に最適なタイミングでエンコーダデータの要求およびデータ出力が実現できる。
【００５５】
さらに、２つのアップダウンカウンタおよびデータロードの組合せ動作により初回の基準信号Ｚ相の検出有無、および基準信号Ｚ相からの正確な移動量の検出を実現することができ、これらの情報をもとにＡ，Ｂ，Ｚ信号の復元を容易にすることができる。
【図面の簡単な説明】
【図１】本発明の実施例のロータリーエンコーダの構成図
【図２】本発明の実施例の方向弁別回路の動作波形説明図
【図３】（ａ）本発明の実施例の初期値検出回路の動作波形図
（ｂ）同動作回路説明図
【図４】（ａ）本発明の実施例の第１のアップダウンカウンタの詳細動作説明図
（ｂ）同全体動作説明図
【図５】本発明の実施例のパルス数判別回路の構成図
【図６】本発明の実施例の第２のアップダウンカウンタの動作説明図
【図７】本発明の実施例の第２のアップダウンカウンタの動作説明図
【図８】本発明の実施例のパルス数判別回路の動作説明図
【図９】本発明の実施例のパルス数判別回路の動作説明図
【図１０】本発明の実施例の第１のアップダウンカウンタおよび第２のアップダウンカウンタの動作説明図
【図１１】従来のロータリーエンコーダ構成図
【図１２】従来のロータリーエンコーダ動作波形図
【符号の説明】
１１ 原信号出力部
１２ 方向弁別回路
１３ 初期値検出回路
１４ パルス数判別回路
１５ 第１のアップダウンカウンタ
１６ 第２のアップダウンカウンタ
１７ データ送受信回路
１８ 電源ＯＮ／ＯＦＦ検出回路
１９ 双方向性バス
３１ 演算回路
３２ ロジック回路
３３ セレクタ
３４ 比較回路
９１ 発光素子
９２ 回転スリット板
９３ 受光素子
９４ 波形整形回路
９５ 信号伝送回路
Claims (2)
- 互いに９０度位相差を有するＡ，Ｂ２相のインクリメンタル信号と、
１回転中の原点を示す基準信号Ｚ相と、
３相ＡＣサーボモータの相励磁切替信号（コミュテーション信号）ＣＳ１，ＣＳ２，ＣＳ３相とを出力する原信号出力部と、
エンコーダ主電源の投入状態を検出する電源ＯＮ／ＯＦＦ検出回路と、
Ａ，Ｂ２相の位相によりカウントアップパルスおよびダウンパルスを出力する方向弁別回路と、
カウントデータのプリロードができ前記方向弁別回路から出力されるアップパルスもしくはダウンパルスをカウントする第１のアップダウンカウンタおよび第２のアップダウンカウンタと、
電源ＯＮ後のＡ，Ｂ２相のレベルにより前記第１のアップダウンカウンタにプリロードする初期データを出力する初期値検出回路と、
エンコーダの１回転当りの分解能を設定するパルス数設定値と、
前記第１のアップダウンカウンタは、電源ＯＮ／ＯＦＦ検出回路からの電源ＯＮを示すロード信号により、前記初期値検出回路からのデータをプリロードし、以後、前記方向弁別回路から出力されるアップパルスもしくはダウンパルスのカウント動作を行い、電源ＯＮ後、初回の基準信号Ｚ相を検出するまでは、前記パルス数設定値で決まる初期データを前記第２のアップダウンカウンタのプリロードデータとして出力すると同時にプリロード信号は“Ｌ”を保持して前記第２のアップダウンカウンタをロード動作とし、初回の基準信号Ｚ相を検出するとプリロード信号を“Ｈ”として前記第２のアップダウンカウンタをロード動作からカウント動作に切り替え、また、同時に初回の基準信号Ｚ相の検出有無を示すプリロードフラグを出力し、さらに、前記Ａ，Ｂ相と基準信号Ｚ相と前記第２のアップダウンカウンタからのカウントデータより前記第２のアップダウンカウンタへ再供給するプリロードデータとこのデータをロードするためのプリロード信号を生成するパルス数判別回路と、
外部からのデータ要求信号を受信し要求信号受信と同時に前記原信号出力部からのＣＳ１，ＣＳ２，ＣＳ３相と前記第１のアップダウンカウンタおよび第２のアップダウンカウンタからのデータとプリロードフラグを保持、かつシリアルデータに変換し出力するデータ送受信回路とを備え、
前記パルス数判別回路は、前記第２のアップダウンカウンタのカウント範囲をエンコーダの１回転当りの分解能以下とするために第２のアップダウンカウンタのカウントデータがパルス数設定値より決まるエンコーダ分解能の下限値と一致し、かつＡ，Ｂ相の信号変化でカウントダウンを検出すると前記パルス数設定値より決まる上限値をプリロードデータとするとともにプリロード信号を一時“Ｌ”として第２のアップダウンカウンタにプリロードデータをロードし、また、前記カウントデータが前記上限値と一致し、かつＡ，Ｂ相の信号変化でカウントアップを検出すると前記下限値をプリロードデータとするとともにプリロード信号を一時“Ｌ”として第２のアップダウンカウンタにプリロードデータをロードすることを特徴とするロータリーエンコーダ。 - 互いに９０度位相差を有するＡ，Ｂ２相のインクリメンタル信号と、
１回転中の原点を示す基準信号Ｚ相と、
３相ＡＣサーボモータの相励磁切替信号（コミュテーション信号）ＣＳ１，ＣＳ２，ＣＳ３相とを出力する原信号出力部と、
エンコーダ主電源の投入状態を検出する電源ＯＮ／ＯＦＦ検出回路と、
Ａ，Ｂ２相の位相によりカウントアップパルスおよびダウンパルスを出力する方向弁別回路と、
カウントデータのプリロードができ前記方向弁別回路から出力されるアップパルスもしくはダウンパルスをカウントする第１のアップダウンカウンタおよび第２のアップダウンカウンタと、
電源ＯＮ後のＡ，Ｂ２相のレベルにより前記第１のアップダウンカウンタにプリロードする初期データを出力する初期値検出回路と、
エンコーダの１回転当りの分解能を設定するパルス数設定値と、
前記第１のアップダウンカウンタは、電源ＯＮ／ＯＦＦ検出回路からの電源ＯＮを示すロード信号により、前記初期値検出回路からのデータをプリロードし、以後、前記方向弁別回路から出力されるアップパルスもしくはダウンパルスのカウント動作を行い、電源ＯＮ後、初回の基準信号Ｚ相を検出するまでは、前記パルス数設定値で決まる初期データを前記第２のアップダウンカウンタのプリロードデータとして出力すると同時にプリロード信号は“Ｌ”を保持して前記第２のアップダウンカウンタをロード動作とし、初回の基準信号Ｚ相を検出するとプリロード信号を“Ｈ”として前記第２のアップダウンカウンタをロード動作からカウント動作に切り替え、また、同時に初回の基準信号Ｚ相の検出有無を示すプリロードフラグを出力し、さらに、前記Ａ，Ｂ相と基準信号Ｚ相と前記第２のアップダウンカウンタからのカウントデータより前記第２のアップダウンカウンタへ再供給するプリロードデータとこのデータをロードするためのプリロード信号を生成するパルス数判別回路と、
外部からのデータ要求信号を受信し要求信号受信と同時に前記原信号出力部からのＣＳ１，ＣＳ２，ＣＳ３相と前記第１のアップダウンカウンタおよび第２のアップダウンカウンタからのデータとプリロードフラグを保持、かつシリアルデータに変換し出力するデータ送受信回路とを備え、
前記パルス数判別回路は、第２のアップダウンカウンタのカウント範囲をエンコーダの１回転当りの分解能以下とするために基準信号Ｚ相を検出し、かつＡ，Ｂ相の信号変化でカウントダウンを検出するとパルス数設定値より決まる上限値をプリロードデータとするとともにプリロード信号を一時“Ｌ”として第２のアップダウンカウンタにプリロードデータをロードし、また、基準信号Ｚ相を検出し、かつＡ，Ｂ相の信号変化でカウントアップを検出するとパルス数設定値より決まる下限値をプリロードデータとするとともにプリロード信号を一時“Ｌ”として第２のアップダウンカウンタにプリロードデータをロードすることを特徴とするロータリーエンコーダ。
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