JP3724518B2 - アブソリュートエンコーダ - Google Patents
アブソリュートエンコーダ Download PDFInfo
- Publication number
- JP3724518B2 JP3724518B2 JP18516896A JP18516896A JP3724518B2 JP 3724518 B2 JP3724518 B2 JP 3724518B2 JP 18516896 A JP18516896 A JP 18516896A JP 18516896 A JP18516896 A JP 18516896A JP 3724518 B2 JP3724518 B2 JP 3724518B2
- Authority
- JP
- Japan
- Prior art keywords
- bit pattern
- pattern signal
- signal
- absolute
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
- Optical Transform (AREA)
Description
【発明の属する技術分野】
本発明は、複数回、初期値を読み取るアブソリュートエンコーダに関する。
【0002】
【従来の技術】
従来のアブソリュートエンコーダは、電源投入時の符号板の絶対値パターンに対する絶対値センサの位置関係を正確に把握するため、絶対値センサが絶対値パターンを複数回読み取る構成であった。その構成を図8に示す。
図8に示すように、アブソリュートエンコーダは不図示の回転軸に取り付けられる符号板101と、検出部102とから構成される。符号板101は、絶対値パターンを有する第1トラック103と、インクリメンタルパターンを有する第2トラック104とが形成されている。検出部102は、絶対値パターンを読み取る絶対値センサ105と、インクリメンタルパターンを読み取るインクリメンタルセンサ106とから構成される。絶対値センサ105は、絶対値パターンの各最小読み取り単位にそれぞれ対向する複数の検出素子を有し、パターンに応じたビット信号b1を出力する。インクリメンタルセンサ106は、インクリメンタル信号g1を出力する。
【0003】
制御回路107は、インクリメンタル信号g1の立ち上がり又は立ち下がりから符号板101の回転を検出する。また、制御回路107は、絶対値センサ105及びシフトレジスタ108、109、110にクロック信号a1を出力する。絶対値センサ105の各検出素子は、クロック信号a1によって順次スキャンされる。スキャンされた各検出素子からのビット信号b1は、クロック信号a1に同期して各シフトレジスタに順次格納される。即ち、シフトレジスタ108に各ビット信号b1が格納された後、再び絶対値センサ105の各検出素子がクロック信号a1によって順次スキャンされ、各ビット信号b1がシフトレジスタ109に格納される。そして、シフトレジスタ109に各ビット信号b1が格納された後、再度、絶対値センサ105の各検出素子がクロック信号a1によって順次スキャンされ、シフトレジスタ108、109と同様に各ビット信号b1がシフトレジスタ110に格納される。
【0004】
比較判定回路111は、シフトレジスタ108に格納されたビット信号b1の組み合せからなるアブソリュート信号C1と、シフトレジスタ109に格納されたビット信号b1の組み合せからなるアブソリュート信号D1と、シフトレジスタ110に格納されたビット信号b1の組み合せからなるアブソリュート信号E1とが全て等しいか否か判定する。シフトレジスタ108、109、110のアブソリュート信号C1、D1、E1が全て等しい場合には、一致信号f1を制御回路107に出力する。
【0005】
一致信号f1を入力した制御回路107は、シフトレジスタ108に格納されたアブソリュート信号C1を絶対値データH1として外部に出力する。
さらに制御回路107は、インクリメンタル信号g1の立ち下がり又は立ち上がりに基づいて、各シフトレジスタにビット信号b1が格納されるまで、検出部102に対して符号板101が回転したかどうか検出する。もし、シフトレジスタ108、109にビット信号b1の格納が完了し、シフトレジスタ110にビット信号b1の格納が始まった時、インクリメンタル信号g1の立ち上がり又は立ち下がりが検出された場合は、シフトレジスタ108、109に格納されたアブソリュート信号C1、D1は無効となる。このようにシフトレジスタ110がビット信号b1の格納している途中にインクリメンタル信号の立ち上がり又は立ち下がりを検出された時、再び全てのシフトレジスタ108、109、110の初期化を行い、シフトレジスタ108からビット信号b1の格納をやり直すように制御している。
【0006】
【発明が解決しようとする課題】
上述の如く従来のアブソリュートエンコーダでは、電源投入時や要求信号入力時の絶対値パターンの読み取りを行う場合、信頼性を向上させる為に、3個のシフトレジスタ108、109、110を使用し、絶対値パターンを3回読み取る構成であった。この構成は、電源投入時や要求信号入力時に検出する絶対値データの信頼性を向上させるために有効な手法である。しかし、3個のシフトレジスタ108、109、110にそれぞれ各ビット信号b1を格納している途中に、検出部102に対して符号板101が回転すると、絶対値パターンの読み取りを最初から行わなければならない。
【0007】
従って、従来のアブソリュートエンコーダでは、信頼性向上の為、絶対値パターンを複数回読み取るには、検出部102に対する符号板101の移動が殆ど無い状態か、あるいは全てのシフトレジスタ108、109、110がビット信号b1を格納するまで、インクリメンタル信号の立ち上がり又は立ち下がりが生じない程度の低速度でしか絶対値パターンの複数回の読み取りを行うことしかできなかった。
【0008】
本願発明は、符号板と検出部との間に相対移動が生じても、絶対値パターンの複数回読み取りが行えるアブソリュートエンコーダを提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明は、上記した目的を達成するためのものであり、以下に実施の形態に示した各図面を用いて説明する。
請求項1に記載のアブソリュートエンコーダは、1つの絶対値が所定数のビットパターンから表され、複数の前記所定数のビットパターンからなるアブソリュートパターンが形成された符号板(1)と、前記符号板(1)に対して相対移動し、前記所定数のビットパターンに対応してそれぞれ配置される複数の検出素子を有し、前記アブソリュートパターンを読み取ってビットパターン信号(b)を出力する検出手段(6)と、前記ビットパターン信号(b)を取り込む第1入力手段(8)と、前記第1入力手段(8)が前記ビットパターン信号(b)を取り込んだ後、該ビットパターン信号(b)を取り込む第2入力手段(9)と、前記第1入力手段(8)が取り込んだビットパターン信号(b)と、前記第2入力手段(9)が取り込んだビットパターン信号(b)とを比較する比較手段(11)と、前記第1入力手段(8)が取り込んだビットパターン信号(b)と、前記第2入力手段(9)が取り込んだビットパターン信号(b)とが一致した時、一致信号(f)を出力する出力手段(7)と、を備えるアブソリュートエンコーダにおいて、前記第2入力手段(9)が前記ビットパターン信号(b)を取り込む時又は取り込んでいる時、前記符号板(1)と前記検出手段(6)との相対移動量を検出する移動量検出手段(5、7)と、前記移動量検出手段(5、7)が検出した前記相対移動量に応じて、前記第1入力手段(8、21)が取り込んだビットパターン信号(b)を変化させる制御手段(7)とから構成される。
【0010】
請求項1のアブソリュートエンコーダによれば、符号板と検出部との間に相対移動が生じても、絶対値パターンを複数回読み取れる。
請求項2に記載のアブソリュートエンコーダは、第1のパターン(3)と第2のパターン(4)とが形成された符号板(1)と、前記符号板(1)に対して相対移動し、前記第1のパターン(3)を読み取って第1の検出信号(b)を出力する第1検出器(6)と、前記符号板(1)に対して相対移動し、前記第2のパターン(4)を読み取って第2の検出信号(k1、k2)を出力する第2検出器(5)と、を備えるアブソリュートエンコーダにおいて、前記第1の検出信号(b)を入力した後、前記第2の検出信号(k1)に基づいて前記第1パターン(3)と等価の情報を発生する発生手段(21)と、前記発生手段(21)に前記第1の検出信号(b)が入力された後、前記第1の検出信号(b)を取り込む信号入力手段(22)と、前記信号入力手段(22)が前記第1の検出信号(b)を取り込む時又は取り込んでいる時、前記第2の検出信号(k1、k2)の信号変化を監視し、前記第2の検出信号に変化が生じた際、前記第2の検出信号に基づいて、前記第1パターン(3)と等価な情報を発生するように前記発生手段(21)を制御する制御手段(20)とから構成される。
【0011】
請求項2のアブソリュートエンコーダによれば、前記制御手段は、第2入力手段が前記ビットパターン信号を取り込む時又は取り込んでいる時、前記相対移動量検出手段が検出した前記相対移動量の変化を監視し、前記前記相対移動量に変化が生じた際、前記相対移動量に基づいて、前記ビットパターン信号と等価な情報を発生するように前記第1入力手段を制御する。請求項3のアブソリュートエンコーダによれば、前記比較手段は、前記第1入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第2入力手段が取り込んだビットパターン信号とを比較し、前記出力手段は、前記第1入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第2入力手段が取り込んだビットパターン信号とが一致した時、前記一致信号を出力する。
【0012】
請求項4に記載のアブソリュートエンコーダは、前記第1入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第2入力手段が取り込んだビットパターン信号とを前記比較手段が比較し、一致している時前記第1入力手段は、再度、前記検出手段からビットパターン信号を取り込み、前記比較判定手段は、再度前記第1入力手段が取り込んだビットパターン信号と、前記第2入力手段が取り込んだビットパターン信号とが一致しているかどうか比較し、一致した時、前記出力手段は前記一致信号を出力する。
【0013】
請求項5に記載のアブソリュートエンコーダは、前記第1入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第2入力手段が取り込んだビットパターン信号とを前記比較手段が比較し、一致している時前記第1入力手段は、再度、前記検出手段からビットパターン信号を取り込み、前記制御手段は、第1入力手段が前記ビットパターン信号を取り込む時又は取り込んでいる時、前記相対移動量検出手段が検出した前記相対移動量の変化を監視し、前記前記相対移動量に変化が生じた際、前記前記相対移動量に基づいて、前記第2入力手段に前記ビットパターン信号と等価な情報を発生させ、前記比較判定手段は、再度前記第1入力手段が取り込んだビットパターン信号と、前記第2入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報とが一致しているかどうか比較し、一致した時、前記出力手段は前記一致信号を出力する。
【0014】
【発明の実施の形態】
本願発明の実施の形態におけるアブソリュートエンコーダは、電源投入時や、要求信号入力時にアブソリュートパターンを絶対値センサが読み取り、絶対値センサから出力されるアブソリュート信号を初期値として取り込む。その後はインクリメンタル信号によってアブソリュート信号を発生する構成である。
【0015】
第1の実施の形態では、電源投入時又は要求信号入力時に読み取ったアブソリュート信号を3個のシフトレジスタに格納して、一致しているか否か比較判定を行う構成である。その具体的構成を図1、図2に基づいて説明する。
図1にアブソリュートエンコーダの符号板1、検出部2の構成を示す。符号板1は回転軸12に取り付けられる。符号板1には、0、1のM系列からなる1トラックアブソリュートパターンが形成された絶対値トラック3が設けられている。図1において、白い部分の最小読み取り単位λは透明部で、符号1を示し、斜線部分の最小読み取り単位λは遮光部で、符号0を示す。本実施の形態では1つの絶対値が4ビットから構成されている。絶対値トラック3の内側には、インクリメンタルトラック4が設けられている。インクリメンタルトラック4は、最小読み取り単位がλ/2の透明部と、最小読み取り単位がλ/2の遮光部とが交互に形成されたインクリメンタルパターンを有する。
【0016】
検出部2は、絶対値センサ6と、インクリメンタルセンサ5とから構成される。絶対値センサ6は、アブソリュートパターンに対向して配置され、λの間隔で配置された検出素子6a、6b、6c、6dを有する。各検出素子6a、6b、6c、6dは、読み取ったアブソリュートパターンに対応するビット信号B1、B2、B3、B4をそれぞれ出力する。インクリメンタルセンサ5は、λ/2の間隔で配置された検出素子5a、5bを有し、検出素子5aはインクメンタル信号k1を出力し、検出素子5bはインクリメンタル信号k2を出力する。2つのインクリメンタル信号k1、k2は互いに90度位相のずれた信号である。
【0017】
図2に示すように、インクリメンタルセンサ5から出力されたインクリメンタル信号k1、k2は制御回路7に出力され、絶対値センサ6から出力されたビット信号bはシフトレジスタ8、9、10にそれぞれ格納される。
制御回路7は、2つのインクリメンタル信号k1、k2から、検出部1に対する符号板1の回転方向を検出すると共に、インクリメンタル信号k1の立ち上がり又は立ち下がりを検出し、その立ち上がり又は立ち下がりに応じたクロック信号s、t、uを各シフトレジスタ8、9、10に出力する。また、制御回路7は、絶対値センサ6、シフトレジスタ8、9、10にスキャン信号aを出力する。
【0018】
絶対値センサ6は、スキャン信号aに基づき、検出素子6a〜6dを順次スキャンさせ、4つのビット信号B1、B2、B3、B4をシリアルに出力させる。シフトレジスタ8、9、10は、シリアルに出力された4つのビット信号B1、B2、B3、B4をスキャン信号aに同期して順次格納する。即ち、スキャンされた検出素子6a〜6dからの4つのビット信号B1、B2、B3、B4は、スキャン信号aに同期して、最初にシフトレジスタ8に順次格納される。シフトレジスタ8に各ビット信号B1、B2、B3、B4が格納された後、再び検出素子6a〜6dがスキャン信号aによってスキャンされ、各ビット信号B1、B2、B3、B4がシフトレジスタ9に順次格納される。そして、シフトレジスタ9に検出素子6a〜6dのビット信号B1、B2、B3、B4が格納された後、再び検出素子6a〜6dがスキャン信号aによってスキャンされ、ビット信号B1、B2、B3、B4がシフトレジスタ10に順次格納される。このシフトレジスタ8、9、10は、格納したビット信号B1、B2、B3、B4の組み合せからなるアブソリュート信号をクロック信号s、t、uに基づいてシフトし、アブソリュートパターンと等価なパターン信号を発生する双方向シフトレジスタから構成される。双方向シフトレジスタについて具体的に説明する。図1に示すように、絶対値センサ6の各検出素子か6a〜6dから出力されるビット信号は、「0000」である(B1=0、B2=0、B3=0、B4=0)が、符号板1が矢印A方向に回転した場合、絶対値センサ6の各検出素子6a〜6dからは「0001」が出力される(B1=0、B2=0、B3=0、B4=1)。そして、双方向シフトレジスタは、クロック信号s、t、uに基づいて、アブソリュートパターンと等価なパターン信号を発生する。例えば、双方向シフトレジスタに格納されたアブソリュート信号が「0000」で、インクリメンタル信号k1、k2の位相関係から符号板1の回転方向がA方向であることが検出された場合、インクリメンタル信号k1の立ち上がり又は立ち下がりが一回生じると、双方向シフトレジスタは、「0001」のアブソリュート信号を発生する。また、インクリメンタル信号k1の立ち上がり又は立ち下がりが二回生じると、双方向シフトレジスタは「0010」を発生する。さらに、双方向シフトレジスタに格納されたアブソリュート信号が「0000」で、インクリメンタル信号k1、k2の位相関係から符号板1の回転方向がA方向と逆方向であることが検出された場合、インクリメンタル信号k1の立ち上がり又は立ち下がりが一回生じると、双方向シフトレジスタは、「1000」のアブソリュート信号を発生する。また、インクリメンタル信号k1の立ち上がり又は立ち下がりが二回生じると、双方向シフトレジスタは「1100」を発生する。
【0019】
比較判定回路11は、シフトレジスタ8に格納されたビット信号B1、B2、B3、B4の組み合せからなるアブソリュート信号Cと、シフトレジスタ9に格納されたビット信号B1、B2、B3、B4の組み合せからなるアブソリュート信号Dと、シフトレジスタ10に格納されたビット信号B1、B2、B3、B4の組み合せからなるアブソリュート信号Eとが全て一致しているか否か判定する。シフトレジスタ8、9、10のアブソリュート信号C、D、Eが全て一致している場合には、一致信号fを制御回路7に出力する。この一致信号fを入力した制御回路7はシフトレジスタ8のアブソリュート信号Cを初期値として入力する。そして、制御回路7は2つのインクリメンタル信号k1、k2に基づいて、回転方向を検出し、その回転方向と、インクリメンタル信号k1に基づいて初期値であるアブソリュート信号Cを変化させ、絶対値データHを外部に出力する。即ち、制御回路7は、バターン発生回路を備え、あたかも絶対値パターンを常に読み取っているかの如く絶対値データHを発生している。
【0020】
このように構成されたアブソリュートエンコーダの動作を図3、図4のフローチャートに基づいて説明する。
図3に示すように、エンコーダの電源をオン(電源を投入)又は、エンコーダに初期値を要求する要求信号を入力する(ステップ1)。電源がオンされたり、要求信号が入力されると制御回路7は、シフトレジスタ8のリセットを有効状態にする。即ち、シフトレジスタ8を双方向にシフト可能な状態から、スキャン信号aによってシリアルに出力されるビット信号B1、B2、B3、B4を順次格納可能な状態に変える(ステップ2)。シフトレジスタ8がリセット有効状態になるとシフトレジスタ8の初期化を行う。そして、制御回路7は、スキャン信号aに基づいて検出素子6a〜6dをスキャンし、シリアルにビット信号B1、B2、B3、B4を出力させる。シフトレジスタ8は、制御回路7から出力されるスキャン信号aに基づいて検出素子6a〜6dのビット信号B1、B2、B3、B4の入力を開始する(ステップ3)。シフトレジスタ8は検出素子6a〜6dのビット信号B1、B2、B3、B4が全て格納されるまでシリアル入力を行う(ステップ4)。シフトレジスタ8がビット信号B1、B2、B3、B4をシリアル入力している間、検出部2に対して符号板1が回転したか否か検出する(ステップ5)。回転が検出されると絶対値センサ6が読み取るパターンの位置が変化し、絶対値センサ6から出力されるビット信号も変化する。この回転の検出は、インクリメンタル信号k1の信号の立ち上がり又は立ち下がりが検出されたか否かによって判定される。もし、ステップ5で回転が検出されると、ステップ3に戻り、制御回路7はシフトレジスタ8を再び初期化し、ビット信号B1、B2、B3、B4のシリアル入力をやり直す。ステップ5で回転が検出されず、シリアル入力が完了した場合、シフトレジスタ8のリセットを無効状態にし、格納されたアブソリュート信号Cを双方向にシフト可能にする(ステップ6)。
【0021】
次にシフトレジスタ9のリセットを有効状態にする。即ち、シフトレジスタ9を双方向にシフト可能な状態から、スキャン信号aによってシリアルに出力されるビット信号B1、B2、B3、B4を順次格納可能な状態に変える(ステップ7)。シフトレジスタ9がリセット有効状態になると、シフトレジスタ9の初期化が行われる。そして、制御回路7は、スキャン信号aに基づいて検出素子6a〜6dを再びスキャンし、シリアルにビット信号B1、B2、B3、B4を出力させる。シフトレジスタ9は、制御回路7から出力されるスキャン信号aに基づいて検出素子6a〜6dのビット信号B1、B2、B3、B4の入力を開始する(ステップ8)。
【0022】
シフトレジスタ9は、検出素子6a〜6dのビット信号B1、B2、B3、B4が全て格納されるまでシリアル入力を行う(ステップ9)。シフトレジスタ9がビット信号B1、B2、B3、B4をシリアル入力を開始する時又はシリアル入力している間、検出部2に対して符号板1が回転したか否か検出する(ステップ10)。この回転の検出は、ステップ5と同様に、インクリメンタル信号k1の立ち上がり又は立ち下がりが検出されたか否かによって判定される。もし、ステップ10で回転が検出されるとステップ8に戻り、制御回路7はシフトレジスタ9を再び初期化し、ビット信号B1、B2、B3、B4のシリアル入力をやり直させると共に、シフトレジスタ8にインクリメンタル信号k1に基づくクロック信号sを出力する。2つのインクリメンタル信号k1、k2の位相関係により、回転方向を検出し、その回転方向とクロック信号sに基づき、シフトレジスタ8はアブソリュート信号Cを双方向のうち一方の方向にシフト(アップ又はダウン)させる。このシフトによって、いま絶対値センサ6が検出しているアブソリュートパターンをシフトレジスタ8が発生する。ステップ10で回転が検出されず、シリアル入力が完了した場合、シフトレジスタ9のリセットを無効状態にし、格納されたアブソリュート信号Dを双方向にシフト可能にする(ステップ11)。
【0023】
次に、シフトレジスタ10のリセットを有効状態にする。即ち、シフトレジスタ10を双方向にシフト可能な状態から、スキャン信号aによってシリアルに出力されるビット信号B1、B2、B3、B4を順次格納可能な状態に変える(ステップ12)。シフトレジスタ10がリセット有効状態になるとシフトレジスタ10の初期化が行われる。そして、制御回路7は、スキャン信号aに基づいて検出素子6a〜6dを再びスキャンし、シリアルにビット信号B1、B2、B3、B4を出力させる。シフトレジスタ10は、制御回路7から出力されるスキャン信号aに基づいて検出素子6a〜6dのビット信号B1、B2、B3、B4の入力を開始する(ステップ13)。シフトレジスタ10は、検出素子6a〜6dのビット信号B1、B2、B3、B4が全て格納されるまでシリアル入力を行う(ステップ14)。シフトレジスタ9がビット信号B1、B2、B3、B4をシリアル入力を開始する時又はシリアル入力している間、検出部2に対する符号板1の回転が生じたか否か検出する(ステップ15)。この回転の検出は、ステップ5、10と同様に、インクリメンタル信号k1の立ち上がり又は立ち下がりが検出されたか否かによって判定される。
【0024】
もし、ステップ15で回転が検出されるとステップ13に戻り、制御回路7はシフトレジスタ10を再び初期化して、ビット信号B1、B2、B3、B4のシリアル入力をやり直させると共に、シフトレジスタ8にインクリメンタル信号k1に基づくクロック信号sを出力すると共に、シフトレジスタ9にインクリメンタル信号k1に基づくクロック信号tを出力する。2つのインクリメンタル信号k1、k2の位相関係により、回転方向を検出し、その回転方向とクロック信号sに基づき、シフトレジスタ8のアブソリュート信号Cを双方向のうち一方の方向にシフトさせ、また、シフトレジスタ9のアブソリュート信号Dを双方向のうち一方の方向(シフトレジスタ8のシフト方向と同方向)にシフトさせる。このシフトによって、いま絶対値センサ6が検出しているアブソリュートパターンをシフトレジスタ8、9が発生する。ステップ15で回転が検出されず、シリアル入力が完了した場合、シフトレジスタ10のリセットを無効状態にし、格納されたアブソリュート信号Eを双方向にシフト可能にする(ステップ11)。
【0025】
全てのシフトレジスタ8、9、10にアブゾソリュート信号C、D、Eが格納されると、アブソリュート信号C、D、Eは比較判定回路11に出力され、全て一致しているか否か判定される(ステップ17)。アブソリュート信号C、D、Eが全て一致している場合、一致信号fを制御回路7に出力し、制御回路7はこの一致信号fを入力してシフトレジスタ8のアブソリュート信号Cを初期値として入力する(ステップ18)。
【0026】
尚、ステップ10、15でインクリメンタル信号k1の立ち上がり又は立ち下がりが2回生じ、クロック信号s、tが2パルス出力されると、シフトレジスタ8、9は、2回シフトされる。
第2の実施の形態を図5に示す。図5に示すように、符号板1、検出部2は図2と同じ構成なので、同じ符号を付し説明を省略する。この実施の形態では電源投入時又は要求信号入力時に読み取ったアブソリュート信号を2個のシフトレジスタ21、22に格納して、一致しているか否か比較判定を行う構成である。
【0027】
シフトレジスタ21、22は、シリアルに出力された4つのビット信号B1、B2、B3、B4をスキャン信号aに同期して順次格納する。即ち、スキャンされた検出素子6a〜6dからの4つのビット信号B1、B2、B3、B4は、スキャン信号aに同期して、最初にシフトレジスタ21に順次格納される。シフトレジスタ21に検出素子6a〜6dのビット信号B1、B2、B3、B4が格納された後、再び検出素子6a〜6dがスキャン信号aによってスキャンされ、各ビット信号B1、B2、B3、B4がシフトレジスタ22に順次格納される。また、シフトレジスタ21、22は、第1の実施の形態のシフトレジスタ8、9、10と同じように、インクリメンタル信号k1に基づいて、アブソリュートパターンと等価なパターン信号を発生する双方向シフトレジスタから構成される。
【0028】
比較判定回路23は、シフトレジスタ21に格納されたビット信号B1、B2、B3、B4の組み合せからなるアブソリュート信号Lと、シフトレジスタ22に格納されたビット信号B1、B2、B3、B4の組み合せからなるアブソリュート信号Mとが一致しているか否か判定する。シフトレジスタ21、22のアブソリュート信号L、Mが一致している場合には、一致信号fを制御回路20に出力する。この一致信号fを入力した制御回路20はシフトレジスタ21のアブソリュート信号Lを初期値として入力する。そして、制御回路20は2つのインクリメンタル信号k1、k2に基づいて、回転方向を検出し、その回転方向と、インクリメンタル信号k1に基づいて初期値を変化させ、変化した初期値を絶対値データHとして外部に出力する。即ち、あたかも絶対値パターンを常に読み取っているかの如く絶対値データHを発生している。
【0029】
このように構成されたアブソリュートエンコーダの動作を図6、図7のフローチャートに基づいて説明する。
図6に示すように、エンコーダの電源をオン(電源を投入)又はエンコーダに初期値を要求する要求信号を入力する(ステップ50)。電源がオンされたり、要求信号が入力されると制御回路20は、シフトレジスタ21のリセットを有効状態にする。即ち、シフトレジスタ21を双方向にシフト可能な状態から、スキャン信号aによってシリアルに出力されるビット信号B1、B2、B3、B4を順次格納可能な状態に変える(ステップ51)。シフトレジスタ21がリセット有効状態になると、シフトレジスタ21の初期化が行われる。そして、制御回路20は、スキャン信号aに基づいて検出素子6a〜6dをスキャンし、シリアルにビット信号B1、B2、B3、B4を出力させる。シフトレジスタ21は、制御回路20から出力されるスキャン信号aに基づいて検出素子6a〜6dのビット信号B1、B2、B3、B4の入力を開始する。(ステップ52)。シフトレジスタ21は、検出素子6a〜6dのビット信号B1、B2、B3、B4が全て格納されるまでシリアル入力を行う(ステップ53)。シフトレジスタ21がビット信号B1、B2、B3、B4を入力している間、検出部2に対して符号板1が回転したか否か検出する(ステップ54)。回転が検出されると絶対値センサ6が読み取るパターンの位置が変化し、絶対値センサ6から出力されるビット信号も変化する。この回転の検出は、インクリメンタル信号k1の信号の立ち上がり又は立ち下がりが検出されたか否かによって判定される。もし、ステップ54で回転が検出されるとステップ52に戻り、シフトレジスタ21を再び初期化し、ビット信号B1、B2、B3、B4のシリアル入力をやり直す。ステップ54で回転が検出されず、シリアル入力が完了した場合、シフトレジスタ21のリセットを無効状態にし、格納されたアブソリュート信号Lを双方向にシフト可能にする(ステップ55)。
【0030】
次にシフトレジスタ22のリセットを有効状態にする。即ち、シフトレジスタ22を双方向にシフト可能な状態から、スキャン信号aによってシリアルに出力されるビット信号B1、B2、B3、B4を順次格納可能な状態に変える(ステップ56)。シフトレジスタ22がリセット有効状態になると、シフトレジスタ22の初期化が行われる。そして、制御回路20は、スキャン信号aに基づいて検出素子6a〜6dをスキャンし、シリアルにビット信号B1、B2、B3、B4を出力させる。シフトレジスタ22は、制御回路20から出力されるスキャン信号aに基づいて検出素子6a〜6dのビット信号B1、B2、B3、B4の入力を開始する(ステップ57)。シフトレジスタ22は、検出素子6a〜6dのビット信号B1、B2、B3、B4が全て格納されるまでシリアル入力を行う(ステップ58)。シフトレジスタ22がビット信号B1、B2、B3、B4のシリアル入力を開始する時又はシリアル入力している間、検出部2に対して符号板1が回転したか否か検出する(ステップ59)。この回転の検出は、ステップ54と同様に、インクリメンタル信号k1の信号の立ち上がり又は立ち下がりが検出されたか否かによって判定される。もし、ステップ59で回転が検出されるとステップ57に戻り、シフトレジスタ22を再び初期化し、ビット信号B1、B2、B3、B4のシリアル入力をやり直させると共に、シフトレジスタ21にインクリメンタル信号k1に基づくクロック信号xを出力する。2つのインクリメンタル信号k1、k2の位相関係により、回転方向を検出し、その回転方向とクロック信号xに基づいて、シフトレジスタ21をアブソリュート信号Lを双方向のうち一方の方向にシフト(アップ又はダウン)させる。このシフトによって、絶対値センサ6が検出しているアブソリュートパターンをシフトレジスタ21が発生する。ステップ59で回転が検出されず、シリアル入力が完了した場合、シフトレジスタ22のリセットを無効状態にし、格納されたアブソリュート信号Mを双方向にシフト可能にする。(ステップ60)。
【0031】
次に、シフトレジスタ21、22にアブゾソリュート信号L、Mが格納されると、アブソリュート信号L、Mは比較判定回路23に出力され、信号Lと信号Mとが一致しているか否か判定される(ステップ61)。アブソリュート信号L、Mが一致している場合、再びシフトレジスタ21のリセットを有効状態にする(ステップ62)。ステップ61で、アブソリュート信号Lとアブソリュート信号Mが一致していない場合、ステップ51に戻る。
【0032】
シフトレジスタ21がリセット有効状態になると、シフトレジスタ21の初期化が行われる。そして、制御回路20は、スキャン信号aに基づいて検出素子6a〜6dをスキャンし、シリアルにビット信号B1、B2、B3、B4を出力させる。シフトレジスタ21は、制御回路20から出力されるスキャン信号aに基づいて検出素子6a〜6dのビット信号B1、B2、B3、B4の入力を開始する(ステッ63)。シフトレジスタ21に検出素子6a〜6dのビット信号B1、B2、B3、B4が全て格納されるまでシリアル入力を行う(ステップ64)。シリアルにビット信号B1、B2、B3、B4を入力している間、検出部2に対して符号板1が回転したか否か検出する(ステップ65)。この回転の検出は、ステップ54、59と同様に、インクリメンタル信号k1の信号の立ち上がり又は立ち下がりが検出されたか否かによって判定される。もし、ステップ65で回転が検出されるとステップ63に戻り、シフトレジスタ21の初期化を行い、ビット信号B1、B2、B3、B4のシリアル入力をやり直すと共に、シフトレジスタ22にインクリメンタル信号k1に基づくクロック信号zを出力する。2つのインクリメンタル信号k1、k2の位相関係により、回転方向を検出し、その回転方向とクロック信号zに基づいて、シフトレジスタ22はアブソリュート信号Mを双方向のうち一方の方向にシフトさせる。ステップ65で回転が検出されず、シリアル入力が完了した場合、シフトレジスタ21のリセットを無効状態にし、格納されたアブソリュート信号Lを双方向にシフト可能にする(ステップ66)。
【0033】
シフトレジスタ21に2回目のアブゾソリュート信号Lが再び格納されると、2回目のアブソリュート信号Lと、アブソリュート信号Mとが比較判定回路23に出力され、信号Lと信号Mとが一致しているか否か判定される(ステップ67)。ステップ67で2回目のアブソリュート信号Lと、アブソリュート信号Mとが一致していれば、比較判定回路23は一致信号fを制御回路20に出力し、制御回路20はこの一致信号fを入力して、シフトレジスタ21のアブゾリュート信号Lを外部に送信する(ステップ68)。ステップ67で2回目のアブソリュート信号Lと、アブソリュート信号Mとが一致していなければ、ステップ51に戻る。
【0034】
このように、2個のシフトレジスタで、信号Lと信号Mの比較を2回行うことにより、データの信頼性を損なうことなく、シフトレジスタの数を減らすことができる。従って、回路規模を小さく構成することができる。
本願発明の実施の形態を、電源投入時や、要求信号入力時に絶対値パターンを読み取り、絶対値データを初期値として取り込み、その後はインクリメンタル信号によって絶対値データを増減させるアブソリュートエンコーダで説明したが、この構成に限らず、絶対値データをROMでバイナリデータに変換した後、インクリメンタル信号を加えたり、減じたりする構成のものや、絶対値パターンのみのアブソリュートエンコーダで初期値を読み取る構成のものに適用できることはいうまでもない。
【0035】
また、実施の形態では1つの絶対値が4ビットのビットパターンから表されるアブソリュートパターンで説明したが、これに限定されるものではなく、16ビットのビットパターンでも他のビットパターンでも構わない。その際、検出素子をビット数に対応させる必要がある。
本願発明の各実施の形態によれば、電源投入時の符号板と検出器との相対移動速度の制約を大幅に緩和して、初期データ(電源投入時や、要求信号入力時にアブソリュートパターンを絶対センサが読み取ったアブソリュート信号)の複数回読み取りが可能となり、データの信頼性が向上する。
【0036】
請求項4、5のアブソリュートエンコーダによれば、初期データの信頼性を損なうことなく、回路規模を小さくすることができる。
【0037】
請求項4のアブソリュートエンコーダによれば、初期データの信頼性を損なうことなく、回路規模を小さくすることができる。
【図面の簡単な説明】
【図1】アブソリュートエンコーダの全体構成図
【図2】第1の実施の形態におけるアブソリュートエンコーダのブロック図
【図3】第1の実施の形態の動作を説明するフローチャート
【図4】第1の実施の形態の動作を説明するフローチャート
【図5】第2の実施の形態におけるアブソリュートエンコーダのブロック図
【図6】第2の実施の形態の動作を説明するフローチャート
【図7】第2の実施の形態の動作を説明するフローチャート
【図8】従来のアブソリュートエンコーダのブロック図
【符号の説明】
1 符号板
3 絶対値トラック
4 インクリメンタルトラック
5 インクリメンタルセンサ
6 絶対値センサ
8、9、10、21、22 双方向シフトレジスタ
7、20 制御回路
11、23 比較判定回路
Claims (5)
- 1つの絶対値が所定数のビットパターンから表され、複数の前記所定数のビットパターンからなるアブソリュートパターンが形成された符号板と、
前記符号板に対して相対移動し、前記所定数のビットパターンに対応してそれぞれ配置される複数の検出素子を有し、前記アブソリュートパターンを読み取ってビットパターン信号を出力する検出手段と、
前記ビットパターン信号を取り込む第1入力手段と、
前記第1入力手段が前記ビットパターン信号を取り込んだ後、該ビットパターン信号を取り込む第2入力手段と、
前記第1入力手段が取り込んだビットパターン信号と、前記第2入力手段が取り込んだビットパターン信号とを比較する比較手段と、
前記第1入力手段が取り込んだビットパターン信号と、前記第2入力手段が取り込んだビットパターン信号とが一致した時、一致信号を出力する出力手段と、を備えるアブソリュートエンコーダにおいて、
前記第2入力手段が前記ビットパターン信号を取り込む時又は取り込んでいる時、前記符号板と前記検出手段との相対移動量を検出する移動量検出手段と、
前記移動量検出手段が検出した前記相対移動量に応じて、前記第1入力手段が取り込んだビットパターン信号を変化させる制御手段と、を有することを特徴とするアブソリュートエンコーダ。 - 前記制御手段は、第2入力手段が前記ビットパターン信号を取り込む時又は取り込んでいる時、前記相対移動量検出手段が検出した前記相対移動量の変化を監視し、前記相対移動量に変化が生じた際、前記前記相対移動量に基づいて、前記ビットパターン信号と等価な情報を発生するように前記第1入力手段を制御することを特徴とする請求項1に記載のアブソリュートエンコーダ。
- 前記比較手段は、前記第1入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第2入力手段が取り込んだビットパターン信号とを比較し、
前記出力手段は、前記第1入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第2入力手段が取り込んだビットパターン信号とが一致した時、前記一致信号を出力することを特徴とする請求項2に記載のアブソリュートエンコーダ。 - 前記第1入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第2入力手段が取り込んだビットパターン信号とを前記比較手段が比較し、一致している時前記第1入力手段は、再度、前記検出手段からビットパターン信号を取り込み、
前記比較判定手段は、再度前記第1入力手段が取り込んだビットパターン信号と、前記第2入力手段が取り込んだビットパターン信号とが一致しているかどうか比較し、一致した時、前記出力手段は前記一致信号を出力することを特徴とする請求項2に記載のアブソリュートエンコーダ。 - 前記第1入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第2入力手段が取り込んだビットパターン信号とを前記比較手段が比較し、一致している時前記第1入力手段は、再度、前記検出手段からビットパターン信号を取り込み、
前記制御手段は、第1入力手段が前記ビットパターン信号を取り込む時又は取り込んでいる時、前記相対移動量検出手段が検出した前記相対移動量の変化を監視し、前記前記相対移動量に変化が生じた際、前記前記相対移動量に基づいて、前記第2入力手段に前記ビットパターン信号と等価な情報を発生させ、
前記比較判定手段は、再度前記第1入力手段が取り込んだビットパターン信号と、前記第2入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報とが一致しているかどうか比較し、一致した時、前記出力手段は前記一致信号を出力するこ とを特徴とする請求項2に記載のアブソリュートエンコーダ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18516896A JP3724518B2 (ja) | 1996-07-15 | 1996-07-15 | アブソリュートエンコーダ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18516896A JP3724518B2 (ja) | 1996-07-15 | 1996-07-15 | アブソリュートエンコーダ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1030940A JPH1030940A (ja) | 1998-02-03 |
JP3724518B2 true JP3724518B2 (ja) | 2005-12-07 |
Family
ID=16166030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18516896A Expired - Lifetime JP3724518B2 (ja) | 1996-07-15 | 1996-07-15 | アブソリュートエンコーダ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3724518B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014188894A1 (en) * | 2013-05-21 | 2014-11-27 | Mitsubishi Electric Corporation | Method for self-calibrating a rotary encoder |
-
1996
- 1996-07-15 JP JP18516896A patent/JP3724518B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH1030940A (ja) | 1998-02-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4628298A (en) | Chain code encoder | |
JP2720642B2 (ja) | 多回転絶対値エンコーダ | |
US20050275568A1 (en) | Pulse width modulation based digital incremental encoder | |
JP3724518B2 (ja) | アブソリュートエンコーダ | |
JPH0259611A (ja) | アブソリュートエンコーダ | |
JP2001264119A (ja) | ロータリエンコーダおよびその偏心補正方法 | |
JP3111546B2 (ja) | アブソリュートエンコーダ | |
JPH0850034A (ja) | 多回転アブソリュートエンコーダ | |
EP0680150B1 (en) | Absolute position encoding method and absolute position encoder | |
JP2593955B2 (ja) | エンコーダ | |
JPS62257065A (ja) | エンコ−ダ | |
JP5531638B2 (ja) | エンコーダ装置 | |
JPH06147921A (ja) | アブソリュート型ロータリーエンコーダ | |
US5122980A (en) | Encoder interpolator circuit | |
JP2754586B2 (ja) | アブソリュートエンコーダ | |
JP2546323B2 (ja) | 多回転アブソリュートエンコーダ | |
JP3357934B2 (ja) | アブソリュートエンコーダ | |
JP2691943B2 (ja) | 1トラック型アブソリュート・エンコーダ | |
JP3448664B2 (ja) | 多回転アブソリュートエンコーダ | |
JP3456556B2 (ja) | アブソリュートエンコーダ装置 | |
JP2540803B2 (ja) | 絶対番地形多回転式位置検出装置 | |
JP3446537B2 (ja) | アブソリュートエンコーダ | |
JP3490759B2 (ja) | アブソリュートエンコーダ | |
JPH09229719A (ja) | 絶対位置検出装置 | |
JPH0353565B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050714 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050831 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050913 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080930 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110930 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110930 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140930 Year of fee payment: 9 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140930 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140930 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |