JPH1030940A - アブソリュートエンコーダ - Google Patents

Abstract

(57)【要約】 【課題】符号板と検出部との間に相対移動が生じても、
絶対値パターンの複数回読み取りが行えるアブソリュー
トエンコーダを提供する。 【解決手段】１つの絶対値が４ビットのパターンで表さ
れるアブソリュートパターンが形成された符号板１と、
前記符号板１に対して相対移動し、前記所定数のビット
パターンに対応してそれぞれ配置される複数の検出素子
を有し、前記アブソリュートパターンを読み取ってビッ
ト信号を出力するアブソリュート検出器６と、前記ビッ
ト信号を取り込むシフトレジスタ８と、シフトレジスタ
８がビット信号を取り込んだ後、該ビット信号を取り込
むシフトレジスタ９とを備え、シフトレビスタ９がビッ
ト信号を取り込む時又は取り込んでいる時、符号板１と
前アブソリュート検出器６との相対移動量を検出し、そ
の移動量に応じて、シフトレジスタ８が取り込んだビッ
ト信号を変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数回、初期値を
読み取るアブソリュートエンコーダに関する。

【０００２】

【従来の技術】従来のアブソリュートエンコーダは、電
源投入時の符号板の絶対値パターンに対する絶対値セン
サの位置関係を正確に把握するため、絶対値センサが絶
対値パターンを複数回読み取る構成であった。その構成
を図８に示す。図８に示すように、アブソリュートエン
コーダは不図示の回転軸に取り付けられる符号板１０１
と、検出部１０２とから構成される。符号板１０１は、
絶対値パターンを有する第１トラック１０３と、インク
リメンタルパターンを有する第２トラック１０４とが形
成されている。検出部１０２は、絶対値パターンを読み
取る絶対値センサ１０５と、インクリメンタルパターン
を読み取るインクリメンタルセンサ１０６とから構成さ
れる。絶対値センサ１０５は、絶対値パターンの各最小
読み取り単位にそれぞれ対向する複数の検出素子を有
し、パターンに応じたビット信号ｂ１を出力する。イン
クリメンタルセンサ１０６は、インクリメンタル信号ｇ
１を出力する。

【０００３】制御回路１０７は、インクリメンタル信号
ｇ１の立ち上がり又は立ち下がりから符号板１０１の回
転を検出する。また、制御回路１０７は、絶対値センサ
１０５及びシフトレジスタ１０８、１０９、１１０にク
ロック信号ａ１を出力する。絶対値センサ１０５の各検
出素子は、クロック信号ａ１によって順次スキャンされ
る。スキャンされた各検出素子からのビット信号ｂ１
は、クロック信号ａ１に同期して各シフトレジスタに順
次格納される。即ち、シフトレジスタ１０８に各ビット
信号ｂ１が格納された後、再び絶対値センサ１０５の各
検出素子がクロック信号ａ１によって順次スキャンさ
れ、各ビット信号ｂ１がシフトレジスタ１０９に格納さ
れる。そして、シフトレジスタ１０９に各ビット信号ｂ
１が格納された後、再度、絶対値センサ１０５の各検出
素子がクロック信号ａ１によって順次スキャンされ、シ
フトレジスタ１０８、１０９と同様に各ビット信号ｂ１
がシフトレジスタ１１０に格納される。

【０００４】比較判定回路１１１は、シフトレジスタ１
０８に格納されたビット信号ｂ１の組み合せからなるア
ブソリュート信号Ｃ１と、シフトレジスタ１０９に格納
されたビット信号ｂ１の組み合せからなるアブソリュー
ト信号Ｄ１と、シフトレジスタ１１０に格納されたビッ
ト信号ｂ１の組み合せからなるアブソリュート信号Ｅ１
とが全て等しいか否か判定する。シフトレジスタ１０
８、１０９、１１０のアブソリュート信号Ｃ１、Ｄ１、
Ｅ１が全て等しい場合には、一致信号ｆ１を制御回路１
０７に出力する。

【０００５】一致信号ｆ１を入力した制御回路１０７
は、シフトレジスタ１０８に格納されたアブソリュート
信号Ｃ１を絶対値データＨ１として外部に出力する。さ
らに制御回路１０７は、インクリメンタル信号ｇ１の立
ち下がり又は立ち上がりに基づいて、各シフトレジスタ
にビット信号ｂ１が格納されるまで、検出部１０２に対
して符号板１０１が回転したかどうか検出する。もし、
シフトレジスタ１０８、１０９にビット信号ｂ１の格納
が完了し、シフトレジスタ１１０にビット信号ｂ１の格
納が始まった時、インクリメンタル信号ｇ１の立ち上が
り又は立ち下がりが検出された場合は、シフトレジスタ
１０８、１０９に格納されたアブソリュート信号Ｃ１、
Ｄ１は無効となる。このようにシフトレジスタ１１０が
ビット信号ｂ１の格納している途中にインクリメンタル
信号の立ち上がり又は立ち下がりを検出された時、再び
全てのシフトレジスタ１０８、１０９、１１０の初期化
を行い、シフトレジスタ１０８からビット信号ｂ１の格
納をやり直すように制御している。

【０００６】

【発明が解決しようとする課題】上述の如く従来のアブ
ソリュートエンコーダでは、電源投入時や要求信号入力
時の絶対値パターンの読み取りを行う場合、信頼性を向
上させる為に、３個のシフトレジスタ１０８、１０９、
１１０を使用し、絶対値パターンを３回読み取る構成で
あった。この構成は、電源投入時や要求信号入力時に検
出する絶対値データの信頼性を向上させるために有効な
手法である。しかし、３個のシフトレジスタ１０８、１
０９、１１０にそれぞれ各ビット信号ｂ１を格納してい
る途中に、検出部１０２に対して符号板１０１が回転す
ると、絶対値パターンの読み取りを最初から行わなけれ
ばならない。

【０００７】従って、従来のアブソリュートエンコーダ
では、信頼性向上の為、絶対値パターンを複数回読み取
るには、検出部１０２に対する符号板１０１の移動が殆
ど無い状態か、あるいは全てのシフトレジスタ１０８、
１０９、１１０がビット信号ｂ１を格納するまで、イン
クリメンタル信号の立ち上がり又は立ち下がりが生じな
い程度の低速度でしか絶対値パターンの複数回の読み取
りを行うことしかできなかった。

【０００８】本願発明は、符号板と検出部との間に相対
移動が生じても、絶対値パターンの複数回読み取りが行
えるアブソリュートエンコーダを提供することを目的と
する。

【０００９】

【課題を解決するための手段】本発明は、上記した目的
を達成するためのものであり、以下に実施の形態に示し
た各図面を用いて説明する。請求項１に記載のアブソリ
ュートエンコーダは、１つの絶対値が所定数のビットパ
ターンから表され、複数の前記所定数のビットパターン
からなるアブソリュートパターンが形成された符号板
（１）と、前記符号板（１）に対して相対移動し、前記
所定数のビットパターンに対応してそれぞれ配置される
複数の検出素子を有し、前記アブソリュートパターンを
読み取ってビットパターン信号（ｂ）を出力する検出手
段（６）と、前記ビットパターン信号（ｂ）を取り込む
第１入力手段（８）と、前記第１入力手段（８）が前記
ビットパターン信号（ｂ）を取り込んだ後、該ビットパ
ターン信号（ｂ）を取り込む第２入力手段（９）と、前
記第１入力手段（８）が取り込んだビットパターン信号
（ｂ）と、前記第２入力手段（９）が取り込んだビット
パターン信号（ｂ）とを比較する比較手段（１１）と、
前記第１入力手段（８）が取り込んだビットパターン信
号（ｂ）と、前記第２入力手段（９）が取り込んだビッ
トパターン信号（ｂ）とが一致した時、一致信号（ｆ）
を出力する出力手段（７）と、を備えるアブソリュート
エンコーダにおいて、前記第２入力手段（９）が前記ビ
ットパターン信号（ｂ）を取り込む時又は取り込んでい
る時、前記符号板（１）と前記検出手段（６）との相対
移動量を検出する移動量検出手段（５、７）と、前記移
動量検出手段（５、７）が検出した前記相対移動量に応
じて、前記第１入力手段（８、２１）が取り込んだビッ
トパターン信号（ｂ）を変化させる制御手段（７）とか
ら構成される。

【００１０】請求項１のアブソリュートエンコーダによ
れば、符号板と検出部との間に相対移動が生じても、絶
対値パターンを複数回読み取れる。請求項２に記載のア
ブソリュートエンコーダは、第１のパターン（３）と第
２のパターン（４）とが形成された符号板（１）と、前
記符号板（１）に対して相対移動し、前記第１のパター
ン（３）を読み取って第１の検出信号（ｂ）を出力する
第１検出器（６）と、前記符号板（１）に対して相対移
動し、前記第２のパターン（４）を読み取って第２の検
出信号（ｋ１、ｋ２）を出力する第２検出器（５）と、
を備えるアブソリュートエンコーダにおいて、前記第１
の検出信号（ｂ）を入力した後、前記第２の検出信号
（ｋ１）に基づいて前記第１パターン（３）と等価の情
報を発生する発生手段（２１）と、前記発生手段（２
１）に前記第１の検出信号（ｂ）が入力された後、前記
第１の検出信号（ｂ）を取り込む信号入力手段（２２）
と、前記信号入力手段（２２）が前記第１の検出信号
（ｂ）を取り込む時又は取り込んでいる時、前記第２の
検出信号（ｋ１、ｋ２）の信号変化を監視し、前記第２
の検出信号に変化が生じた際、前記第２の検出信号に基
づいて、前記第１パターン（３）と等価な情報を発生す
るように前記発生手段（２１）を制御する制御手段（２
０）とから構成される。

【００１１】請求項２のアブソリュートエンコーダによ
れば、符号板と検出部との間に相対移動が生じても、絶
対値パターンを複数回読み取れる。請求項３に記載のア
ブソリュートエンコーダは、前記発生手段（２１）の等
価な情報又は第１の検出信号（ｂ）と、前記信号入力手
段が取り込んだ第１の検出信号（ｂ）とを比較する比較
判定手段（２３）を有し、前記比較判定手段（２３）
は、前記発生手段（２１）に入力された第１の検出信号
（ｂ）と前記信号入力手段が取り込んだ第１の検出信号
（ｂ）とが一致した時、一致信号を出力する。

【００１２】請求項４に記載のアブソリュートエンコー
ダは、前記制御手段（２０）は、前記発生手段（２１）
の等価な情報又は第１の検出信号（ｂ）と、前記信号入
力手段（２２）が取り込んだ第１の検出信号（ｂ）とを
前記比較判定手段（２３）で比較させ、前記発生手段
（２１）の等価な情報又は第１の検出信号（ｂ）と、前
記信号入力手段（２２）が取り込んだ第１の検出信号
（ｂ）とが一致している時、再度、前記発生手段（２
１）に前記第１の検出信号（ｂ）を入力させ、再度入力
した第１の検出信号（ｂ）と、前記信号入力手段（２
２）が取り込んだ第１の検出信号（ｂ）とが一致してい
るかどうか前記比較判定手段（２３）に比較させる。

【００１３】請求項４のアブソリュートエンコーダによ
れば、信号の比較を２回行うことにより、信号入力手段
又は発生手段の数を増やすことなく、第１パターンを複
数回読み取れる。

【００１４】

【発明の実施の形態】本願発明の実施の形態におけるア
ブソリュートエンコーダは、電源投入時や、要求信号入
力時にアブソリュートパターンを絶対値センサが読み取
り、絶対値センサから出力されるアブソリュート信号を
初期値として取り込む。その後はインクリメンタル信号
によってアブソリュート信号を発生する構成である。

【００１５】第１の実施の形態では、電源投入時又は要
求信号入力時に読み取ったアブソリュート信号を３個の
シフトレジスタに格納して、一致しているか否か比較判
定を行う構成である。その具体的構成を図１、図２に基
づいて説明する。図１にアブソリュートエンコーダの符
号板１、検出部２の構成を示す。符号板１は回転軸１２
に取り付けられる。符号板１には、０、１のＭ系列から
なる１トラックアブソリュートパターンが形成された絶
対値トラック３が設けられている。図１において、白い
部分の最小読み取り単位λは透明部で、符号１を示し、
斜線部分の最小読み取り単位λは遮光部で、符号０を示
す。本実施の形態では１つの絶対値が４ビットから構成
されている。絶対値トラック３の内側には、インクリメ
ンタルトラック４が設けられている。インクリメンタル
トラック４は、最小読み取り単位がλ／２の透明部と、
最小読み取り単位がλ／２の遮光部とが交互に形成され
たインクリメンタルパターンを有する。

【００１６】検出部２は、絶対値センサ６と、インクリ
メンタルセンサ５とから構成される。絶対値センサ６
は、アブソリュートパターンに対向して配置され、λの
間隔で配置された検出素子６ａ、６ｂ、６ｃ、６ｄを有
する。各検出素子６ａ、６ｂ、６ｃ、６ｄは、読み取っ
たアブソリュートパターンに対応するビット信号Ｂ１、
Ｂ２、Ｂ３、Ｂ４をそれぞれ出力する。インクリメンタ
ルセンサ５は、λ／２の間隔で配置された検出素子５
ａ、５ｂを有し、検出素子５ａはインクメンタル信号ｋ
１を出力し、検出素子５ｂはインクリメンタル信号ｋ２
を出力する。２つのインクリメンタル信号ｋ１、ｋ２は
互いに９０度位相のずれた信号である。

【００１７】図２に示すように、インクリメンタルセン
サ５から出力されたインクリメンタル信号ｋ１、ｋ２は
制御回路７に出力され、絶対値センサ６から出力された
ビット信号ｂはシフトレジスタ８、９、１０にそれぞれ
格納される。制御回路７は、２つのインクリメンタル信
号ｋ１、ｋ２から、検出部１に対する符号板１の回転方
向を検出すると共に、インクリメンタル信号ｋ１の立ち
上がり又は立ち下がりを検出し、その立ち上がり又は立
ち下がりに応じたクロック信号ｓ、ｔ、ｕを各シフトレ
ジスタ８、９、１０に出力する。また、制御回路７は、
絶対値センサ６、シフトレジスタ８、９、１０にスキャ
ン信号ａを出力する。

【００１８】絶対値センサ６は、スキャン信号ａに基づ
き、検出素子６ａ〜６ｄを順次スキャンさせ、４つのビ
ット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４をシリアルに出力させ
る。シフトレジスタ８、９、１０は、シリアルに出力さ
れた４つのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４をスキャ
ン信号ａに同期して順次格納する。即ち、スキャンされ
た検出素子６ａ〜６ｄからの４つのビット信号Ｂ１、Ｂ
２、Ｂ３、Ｂ４は、スキャン信号ａに同期して、最初に
シフトレジスタ８に順次格納される。シフトレジスタ８
に各ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が格納された
後、再び検出素子６ａ〜６ｄがスキャン信号ａによって
スキャンされ、各ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が
シフトレジスタ９に順次格納される。そして、シフトレ
ジスタ９に検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ
２、Ｂ３、Ｂ４が格納された後、再び検出素子６ａ〜６
ｄがスキャン信号ａによってスキャンされ、ビット信号
Ｂ１、Ｂ２、Ｂ３、Ｂ４がシフトレジスタ１０に順次格
納される。このシフトレジスタ８、９、１０は、格納し
たビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の組み合せからな
るアブソリュート信号をクロック信号ｓ、ｔ、ｕに基づ
いてシフトし、アブソリュートパターンと等価なパター
ン信号を発生する双方向シフトレジスタから構成され
る。双方向シフトレジスタについて具体的に説明する。
図１に示すように、絶対値センサ６の各検出素子か６ａ
〜６ｄから出力されるビット信号は、「００００」であ
る（Ｂ１＝０、Ｂ２＝０、Ｂ３＝０、Ｂ４＝０）が、符
号板１が矢印Ａ方向に回転した場合、絶対値センサ６の
各検出素子６ａ〜６ｄからは「０００１」が出力される
（Ｂ１＝０、Ｂ２＝０、Ｂ３＝０、Ｂ４＝１）。そし
て、双方向シフトレジスタは、クロック信号ｓ、ｔ、ｕ
に基づいて、アブソリュートパターンと等価なパターン
信号を発生する。例えば、双方向シフトレジスタに格納
されたアブソリュート信号が「００００」で、インクリ
メンタル信号ｋ１、ｋ２の位相関係から符号板１の回転
方向がＡ方向であることが検出された場合、インクリメ
ンタル信号ｋ１の立ち上がり又は立ち下がりが一回生じ
ると、双方向シフトレジスタは、「０００１」のアブソ
リュート信号を発生する。また、インクリメンタル信号
ｋ１の立ち上がり又は立ち下がりが二回生じると、双方
向シフトレジスタは「００１０」を発生する。さらに、
双方向シフトレジスタに格納されたアブソリュート信号
が「００００」で、インクリメンタル信号ｋ１、ｋ２の
位相関係から符号板１の回転方向がＡ方向と逆方向であ
ることが検出された場合、インクリメンタル信号ｋ１の
立ち上がり又は立ち下がりが一回生じると、双方向シフ
トレジスタは、「１０００」のアブソリュート信号を発
生する。また、インクリメンタル信号ｋ１の立ち上がり
又は立ち下がりが二回生じると、双方向シフトレジスタ
は「１１００」を発生する。

【００１９】比較判定回路１１は、シフトレジスタ８に
格納されたビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の組み合
せからなるアブソリュート信号Ｃと、シフトレジスタ９
に格納されたビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の組み
合せからなるアブソリュート信号Ｄと、シフトレジスタ
１０に格納されたビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の
組み合せからなるアブソリュート信号Ｅとが全て一致し
ているか否か判定する。シフトレジスタ８、９、１０の
アブソリュート信号Ｃ、Ｄ、Ｅが全て一致している場合
には、一致信号ｆを制御回路７に出力する。この一致信
号ｆを入力した制御回路７はシフトレジスタ８のアブソ
リュート信号Ｃを初期値として入力する。そして、制御
回路７は２つのインクリメンタル信号ｋ１、ｋ２に基づ
いて、回転方向を検出し、その回転方向と、インクリメ
ンタル信号ｋ１に基づいて初期値であるアブソリュート
信号Ｃを変化させ、絶対値データＨを外部に出力する。
即ち、制御回路７は、バターン発生回路を備え、あたか
も絶対値パターンを常に読み取っているかの如く絶対値
データＨを発生している。

【００２０】このように構成されたアブソリュートエン
コーダの動作を図３、図４のフローチャートに基づいて
説明する。図３に示すように、エンコーダの電源をオン
（電源を投入）又は、エンコーダに初期値を要求する要
求信号を入力する（ステップ１）。電源がオンされた
り、要求信号が入力されると制御回路７は、シフトレジ
スタ８のリセットを有効状態にする。即ち、シフトレジ
スタ８を双方向にシフト可能な状態から、スキャン信号
ａによってシリアルに出力されるビット信号Ｂ１、Ｂ
２、Ｂ３、Ｂ４を順次格納可能な状態に変える（ステッ
プ２）。シフトレジスタ８がリセット有効状態になると
シフトレジスタ８の初期化を行う。そして、制御回路７
は、スキャン信号ａに基づいて検出素子６ａ〜６ｄをス
キャンし、シリアルにビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ
４を出力させる。シフトレジスタ８は、制御回路７から
出力されるスキャン信号ａに基づいて検出素子６ａ〜６
ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の入力を開始す
る（ステップ３）。シフトレジスタ８は検出素子６ａ〜
６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が全て格納さ
れるまでシリアル入力を行う（ステップ４）。シフトレ
ジスタ８がビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４をシリア
ル入力している間、検出部２に対して符号板１が回転し
たか否か検出する（ステップ５）。回転が検出されると
絶対値センサ６が読み取るパターンの位置が変化し、絶
対値センサ６から出力されるビット信号も変化する。こ
の回転の検出は、インクリメンタル信号ｋ１の信号の立
ち上がり又は立ち下がりが検出されたか否かによって判
定される。もし、ステップ５で回転が検出されると、ス
テップ３に戻り、制御回路７はシフトレジスタ８を再び
初期化し、ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４のシリア
ル入力をやり直す。ステップ５で回転が検出されず、シ
リアル入力が完了した場合、シフトレジスタ８のリセッ
トを無効状態にし、格納されたアブソリュート信号Ｃを
双方向にシフト可能にする（ステップ６）。

【００２１】次にシフトレジスタ９のリセットを有効状
態にする。即ち、シフトレジスタ９を双方向にシフト可
能な状態から、スキャン信号ａによってシリアルに出力
されるビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を順次格納可
能な状態に変える（ステップ７）。シフトレジスタ９が
リセット有効状態になると、シフトレジスタ９の初期化
が行われる。そして、制御回路７は、スキャン信号ａに
基づいて検出素子６ａ〜６ｄを再びスキャンし、シリア
ルにビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を出力させる。
シフトレジスタ９は、制御回路７から出力されるスキャ
ン信号ａに基づいて検出素子６ａ〜６ｄのビット信号Ｂ
１、Ｂ２、Ｂ３、Ｂ４の入力を開始する（ステップ
８）。

【００２２】シフトレジスタ９は、検出素子６ａ〜６ｄ
のビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が全て格納される
までシリアル入力を行う（ステップ９）。シフトレジス
タ９がビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４をシリアル入
力を開始する時又はシリアル入力している間、検出部２
に対して符号板１が回転したか否か検出する（ステップ
１０）。この回転の検出は、ステップ５と同様に、イン
クリメンタル信号ｋ１の立ち上がり又は立ち下がりが検
出されたか否かによって判定される。もし、ステップ１
０で回転が検出されるとステップ８に戻り、制御回路７
はシフトレジスタ９を再び初期化し、ビット信号Ｂ１、
Ｂ２、Ｂ３、Ｂ４のシリアル入力をやり直させると共
に、シフトレジスタ８にインクリメンタル信号ｋ１に基
づくクロック信号ｓを出力する。２つのインクリメンタ
ル信号ｋ１、ｋ２の位相関係により、回転方向を検出
し、その回転方向とクロック信号ｓに基づき、シフトレ
ジスタ８はアブソリュート信号Ｃを双方向のうち一方の
方向にシフト（アップ又はダウン）させる。このシフト
によって、いま絶対値センサ６が検出しているアブソリ
ュートパターンをシフトレジスタ８が発生する。ステッ
プ１０で回転が検出されず、シリアル入力が完了した場
合、シフトレジスタ９のリセットを無効状態にし、格納
されたアブソリュート信号Ｄを双方向にシフト可能にす
る（ステップ１１）。

【００２３】次に、シフトレジスタ１０のリセットを有
効状態にする。即ち、シフトレジスタ１０を双方向にシ
フト可能な状態から、スキャン信号ａによってシリアル
に出力されるビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を順次
格納可能な状態に変える（ステップ１２）。シフトレジ
スタ１０がリセット有効状態になるとシフトレジスタ１
０の初期化が行われる。そして、制御回路７は、スキャ
ン信号ａに基づいて検出素子６ａ〜６ｄを再びスキャン
し、シリアルにビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を出
力させる。シフトレジスタ１０は、制御回路７から出力
されるスキャン信号ａに基づいて検出素子６ａ〜６ｄの
ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の入力を開始する
（ステップ１３）。シフトレジスタ１０は、検出素子６
ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が全て格
納されるまでシリアル入力を行う（ステップ１４）。シ
フトレジスタ９がビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を
シリアル入力を開始する時又はシリアル入力している
間、検出部２に対する符号板１の回転が生じたか否か検
出する（ステップ１５）。この回転の検出は、ステップ
５、１０と同様に、インクリメンタル信号ｋ１の立ち上
がり又は立ち下がりが検出されたか否かによって判定さ
れる。

【００２４】もし、ステップ１５で回転が検出されると
ステップ１３に戻り、制御回路７はシフトレジスタ１０
を再び初期化して、ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４
のシリアル入力をやり直させると共に、シフトレジスタ
８にインクリメンタル信号ｋ１に基づくクロック信号ｓ
を出力すると共に、シフトレジスタ９にインクリメンタ
ル信号ｋ１に基づくクロック信号ｔを出力する。２つの
インクリメンタル信号ｋ１、ｋ２の位相関係により、回
転方向を検出し、その回転方向とクロック信号ｓに基づ
き、シフトレジスタ８のアブソリュート信号Ｃを双方向
のうち一方の方向にシフトさせ、また、シフトレジスタ
９のアブソリュート信号Ｄを双方向のうち一方の方向
（シフトレジスタ８のシフト方向と同方向）にシフトさ
せる。このシフトによって、いま絶対値センサ６が検出
しているアブソリュートパターンをシフトレジスタ８、
９が発生する。ステップ１５で回転が検出されず、シリ
アル入力が完了した場合、シフトレジスタ１０のリセッ
トを無効状態にし、格納されたアブソリュート信号Ｅを
双方向にシフト可能にする（ステップ１１）。

【００２５】全てのシフトレジスタ８、９、１０にアブ
ゾソリュート信号Ｃ、Ｄ、Ｅが格納されると、アブソリ
ュート信号Ｃ、Ｄ、Ｅは比較判定回路１１に出力され、
全て一致しているか否か判定される（ステップ１７）。
アブソリュート信号Ｃ、Ｄ、Ｅが全て一致している場
合、一致信号ｆを制御回路７に出力し、制御回路７はこ
の一致信号ｆを入力してシフトレジスタ８のアブソリュ
ート信号Ｃを初期値として入力する（ステップ１８）。

【００２６】尚、ステップ１０、１５でインクリメンタ
ル信号ｋ１の立ち上がり又は立ち下がりが２回生じ、ク
ロック信号ｓ、ｔが２パルス出力されると、シフトレジ
スタ８、９は、２回シフトされる。第２の実施の形態を
図５に示す。図５に示すように、符号板１、検出部２は
図２と同じ構成なので、同じ符号を付し説明を省略す
る。この実施の形態では電源投入時又は要求信号入力時
に読み取ったアブソリュート信号を２個のシフトレジス
タ２１、２２に格納して、一致しているか否か比較判定
を行う構成である。

【００２７】シフトレジスタ２１、２２は、シリアルに
出力された４つのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を
スキャン信号ａに同期して順次格納する。即ち、スキャ
ンされた検出素子６ａ〜６ｄからの４つのビット信号Ｂ
１、Ｂ２、Ｂ３、Ｂ４は、スキャン信号ａに同期して、
最初にシフトレジスタ２１に順次格納される。シフトレ
ジスタ２１に検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ
２、Ｂ３、Ｂ４が格納された後、再び検出素子６ａ〜６
ｄがスキャン信号ａによってスキャンされ、各ビット信
号Ｂ１、Ｂ２、Ｂ３、Ｂ４がシフトレジスタ２２に順次
格納される。また、シフトレジスタ２１、２２は、第１
の実施の形態のシフトレジスタ８、９、１０と同じよう
に、インクリメンタル信号ｋ１に基づいて、アブソリュ
ートパターンと等価なパターン信号を発生する双方向シ
フトレジスタから構成される。

【００２８】比較判定回路２３は、シフトレジスタ２１
に格納されたビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の組み
合せからなるアブソリュート信号Ｌと、シフトレジスタ
２２に格納されたビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の
組み合せからなるアブソリュート信号Ｍとが一致してい
るか否か判定する。シフトレジスタ２１、２２のアブソ
リュート信号Ｌ、Ｍが一致している場合には、一致信号
ｆを制御回路２０に出力する。この一致信号ｆを入力し
た制御回路２０はシフトレジスタ２１のアブソリュート
信号Ｌを初期値として入力する。そして、制御回路２０
は２つのインクリメンタル信号ｋ１、ｋ２に基づいて、
回転方向を検出し、その回転方向と、インクリメンタル
信号ｋ１に基づいて初期値を変化させ、変化した初期値
を絶対値データＨとして外部に出力する。即ち、あたか
も絶対値パターンを常に読み取っているかの如く絶対値
データＨを発生している。

【００２９】このように構成されたアブソリュートエン
コーダの動作を図６、図７のフローチャートに基づいて
説明する。図６に示すように、エンコーダの電源をオン
（電源を投入）又はエンコーダに初期値を要求する要求
信号を入力する（ステップ５０）。電源がオンされた
り、要求信号が入力されると制御回路２０は、シフトレ
ジスタ２１のリセットを有効状態にする。即ち、シフト
レジスタ２１を双方向にシフト可能な状態から、スキャ
ン信号ａによってシリアルに出力されるビット信号Ｂ
１、Ｂ２、Ｂ３、Ｂ４を順次格納可能な状態に変える
（ステップ５１）。シフトレジスタ２１がリセット有効
状態になると、シフトレジスタ２１の初期化が行われ
る。そして、制御回路２０は、スキャン信号ａに基づい
て検出素子６ａ〜６ｄをスキャンし、シリアルにビット
信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を出力させる。シフトレジ
スタ２１は、制御回路２０から出力されるスキャン信号
ａに基づいて検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ
２、Ｂ３、Ｂ４の入力を開始する。（ステップ５２）。
シフトレジスタ２１は、検出素子６ａ〜６ｄのビット信
号Ｂ１、Ｂ２、Ｂ３、Ｂ４が全て格納されるまでシリア
ル入力を行う（ステップ５３）。シフトレジスタ２１が
ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を入力している間、
検出部２に対して符号板１が回転したか否か検出する
（ステップ５４）。回転が検出されると絶対値センサ６
が読み取るパターンの位置が変化し、絶対値センサ６か
ら出力されるビット信号も変化する。この回転の検出
は、インクリメンタル信号ｋ１の信号の立ち上がり又は
立ち下がりが検出されたか否かによって判定される。も
し、ステップ５４で回転が検出されるとステップ５２に
戻り、シフトレジスタ２１を再び初期化し、ビット信号
Ｂ１、Ｂ２、Ｂ３、Ｂ４のシリアル入力をやり直す。ス
テップ５４で回転が検出されず、シリアル入力が完了し
た場合、シフトレジスタ２１のリセットを無効状態に
し、格納されたアブソリュート信号Ｌを双方向にシフト
可能にする（ステップ５５）。

【００３０】次にシフトレジスタ２２のリセットを有効
状態にする。即ち、シフトレジスタ２２を双方向にシフ
ト可能な状態から、スキャン信号ａによってシリアルに
出力されるビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を順次格
納可能な状態に変える（ステップ５６）。シフトレジス
タ２２がリセット有効状態になると、シフトレジスタ２
２の初期化が行われる。そして、制御回路２０は、スキ
ャン信号ａに基づいて検出素子６ａ〜６ｄをスキャン
し、シリアルにビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を出
力させる。シフトレジスタ２２は、制御回路２０から出
力されるスキャン信号ａに基づいて検出素子６ａ〜６ｄ
のビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の入力を開始する
（ステップ５７）。シフトレジスタ２２は、検出素子６
ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が全て格
納されるまでシリアル入力を行う（ステップ５８）。シ
フトレジスタ２２がビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４
のシリアル入力を開始する時又はシリアル入力している
間、検出部２に対して符号板１が回転したか否か検出す
る（ステップ５９）。この回転の検出は、ステップ５４
と同様に、インクリメンタル信号ｋ１の信号の立ち上が
り又は立ち下がりが検出されたか否かによって判定され
る。もし、ステップ５９で回転が検出されるとステップ
５７に戻り、シフトレジスタ２２を再び初期化し、ビッ
ト信号Ｂ１、Ｂ２、Ｂ３、Ｂ４のシリアル入力をやり直
させると共に、シフトレジスタ２１にインクリメンタル
信号ｋ１に基づくクロック信号ｘを出力する。２つのイ
ンクリメンタル信号ｋ１、ｋ２の位相関係により、回転
方向を検出し、その回転方向とクロック信号ｘに基づい
て、シフトレジスタ２１をアブソリュート信号Ｌを双方
向のうち一方の方向にシフト（アップ又はダウン）させ
る。このシフトによって、絶対値センサ６が検出してい
るアブソリュートパターンをシフトレジスタ２１が発生
する。ステップ５９で回転が検出されず、シリアル入力
が完了した場合、シフトレジスタ２２のリセットを無効
状態にし、格納されたアブソリュート信号Ｍを双方向に
シフト可能にする。（ステップ６０）。

【００３１】次に、シフトレジスタ２１、２２にアブゾ
ソリュート信号Ｌ、Ｍが格納されると、アブソリュート
信号Ｌ、Ｍは比較判定回路２３に出力され、信号Ｌと信
号Ｍとが一致しているか否か判定される（ステップ６
１）。アブソリュート信号Ｌ、Ｍが一致している場合、
再びシフトレジスタ２１のリセットを有効状態にする
（ステップ６２）。ステップ６１で、アブソリュート信
号Ｌとアブソリュート信号Ｍが一致していない場合、ス
テップ５１に戻る。

【００３２】シフトレジスタ２１がリセット有効状態に
なると、シフトレジスタ２１の初期化が行われる。そし
て、制御回路２０は、スキャン信号ａに基づいて検出素
子６ａ〜６ｄをスキャンし、シリアルにビット信号Ｂ
１、Ｂ２、Ｂ３、Ｂ４を出力させる。シフトレジスタ２
１は、制御回路２０から出力されるスキャン信号ａに基
づいて検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ
３、Ｂ４の入力を開始する（ステッ６３）。シフトレジ
スタ２１に検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ
２、Ｂ３、Ｂ４が全て格納されるまでシリアル入力を行
う（ステップ６４）。シリアルにビット信号Ｂ１、Ｂ
２、Ｂ３、Ｂ４を入力している間、検出部２に対して符
号板１が回転したか否か検出する（ステップ６５）。こ
の回転の検出は、ステップ５４、５９と同様に、インク
リメンタル信号ｋ１の信号の立ち上がり又は立ち下がり
が検出されたか否かによって判定される。もし、ステッ
プ６５で回転が検出されるとステップ６３に戻り、シフ
トレジスタ２１の初期化を行い、ビット信号Ｂ１、Ｂ
２、Ｂ３、Ｂ４のシリアル入力をやり直すと共に、シフ
トレジスタ２２にインクリメンタル信号ｋ１に基づくク
ロック信号ｚを出力する。２つのインクリメンタル信号
ｋ１、ｋ２の位相関係により、回転方向を検出し、その
回転方向とクロック信号ｚに基づいて、シフトレジスタ
２２はアブソリュート信号Ｍを双方向のうち一方の方向
にシフトさせる。ステップ６５で回転が検出されず、シ
リアル入力が完了した場合、シフトレジスタ２１のリセ
ットを無効状態にし、格納されたアブソリュート信号Ｌ
を双方向にシフト可能にする（ステップ６６）。

【００３３】シフトレジスタ２１に２回目のアブゾソリ
ュート信号Ｌが再び格納されると、２回目のアブソリュ
ート信号Ｌと、アブソリュート信号Ｍとが比較判定回路
２３に出力され、信号Ｌと信号Ｍとが一致しているか否
か判定される（ステップ６７）。ステップ６７で２回目
のアブソリュート信号Ｌと、アブソリュート信号Ｍとが
一致していれば、比較判定回路２３は一致信号ｆを制御
回路２０に出力し、制御回路２０はこの一致信号ｆを入
力して、シフトレジスタ２１のアブゾリュート信号Ｌを
外部に送信する（ステップ６８）。ステップ６７で２回
目のアブソリュート信号Ｌと、アブソリュート信号Ｍと
が一致していなければ、ステップ５１に戻る。

【００３４】このように、２個のシフトレジスタで、信
号Ｌと信号Ｍの比較を２回行うことにより、データの信
頼性を損なうことなく、シフトレジスタの数を減らすこ
とができる。従って、回路規模を小さく構成することが
できる。本願発明の実施の形態を、電源投入時や、要求
信号入力時に絶対値パターンを読み取り、絶対値データ
を初期値として取り込み、その後はインクリメンタル信
号によって絶対値データを増減させるアブソリュートエ
ンコーダで説明したが、この構成に限らず、絶対値デー
タをＲＯＭでバイナリデータに変換した後、インクリメ
ンタル信号を加えたり、減じたりする構成のものや、絶
対値パターンのみのアブソリュートエンコーダで初期値
を読み取る構成のものに適用できることはいうまでもな
い。

【００３５】また、実施の形態では１つの絶対値が４ビ
ットのビットパターンから表されるアブソリュートパタ
ーンで説明したが、これに限定されるものではなく、１
６ビットのビットパターンでも他のビットパターンでも
構わない。その際、検出素子をビット数に対応させる必
要がある。本願発明の各実施の形態によれば、電源投入
時の符号板と検出器との相対移動速度の制約を大幅に緩
和して、初期データ（電源投入時や、要求信号入力時に
アブソリュートパターンを絶対センサが読み取ったアブ
ソリュート信号）の複数回読み取りが可能となり、デー
タの信頼性が向上する。

【００３６】

【発明の効果】以上のように請求項１、２、３のアブソ
リュートエンコーダによれば、符号板と検出部との間に
相対移動が生じても絶対値パターンを複数回読み取れ
る。従って、符号板と検出部との間の相対速度が高速で
あっても、初期データとして絶対値パターンの複数回読
み取りを行うことができ、例えば、電源投入時や要求信
号入力時に検出する初期データの信頼性が向上する。

【００３７】請求項４のアブソリュートエンコーダによ
れば、初期データの信頼性を損なうことなく、回路規模
を小さくすることができる。

【図面の簡単な説明】

【図１】アブソリュートエンコーダの全体構成図

【図２】第１の実施の形態におけるアブソリュートエン
コーダのブロック図

【図３】第１の実施の形態の動作を説明するフローチャ
ート

【図４】第１の実施の形態の動作を説明するフローチャ
ート

【図５】第２の実施の形態におけるアブソリュートエン
コーダのブロック図

【図６】第２の実施の形態の動作を説明するフローチャ
ート

【図７】第２の実施の形態の動作を説明するフローチャ
ート

【図８】従来のアブソリュートエンコーダのブロック図

【符号の説明】

１ 符号板 ３ 絶対値トラック ４ インクリメンタルトラック ５ インクリメンタルセンサ ６ 絶対値センサ ８、９、１０、２１、２２ 双方向シフトレジスタ ７、２０ 制御回路 １１、２３ 比較判定回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 基勝 東京都千代田区丸の内３丁目２番３号 株 式会社ニコン内

Claims (4)

【特許請求の範囲】
1. 【請求項１】１つの絶対値が所定数のビットパターンか
   ら表され、複数の前記所定数のビットパターンからなる
   アブソリュートパターンが形成された符号板と、 前記符号板に対して相対移動し、前記所定数のビットパ
   ターンに対応してそれぞれ配置される複数の検出素子を
   有し、前記アブソリュートパターンを読み取ってビット
   パターン信号を出力する検出手段と、 前記ビットパターン信号を取り込む第１入力手段と、 前記第１入力手段が前記ビットパターン信号を取り込ん
   だ後、該ビットパターン信号を取り込む第２入力手段
   と、 前記第１入力手段が取り込んだビットパターン信号と、
   前記第２入力手段が取り込んだビットパターン信号とを
   比較する比較手段と、 前記第１入力手段が取り込んだビットパターン信号と、
   前記第２入力手段が取り込んだビットパターン信号とが
   一致した時、一致信号を出力する出力手段と、を備える
   アブソリュートエンコーダにおいて、 前記第２入力手段が前記ビットパターン信号を取り込む
   時又は取り込んでいる時、前記符号板と前記検出手段と
   の相対移動量を検出する移動量検出手段と、 前記移動量検出手段が検出した前記相対移動量に応じ
   て、前記第１入力手段が取り込んだビットパターン信号
   を変化させる制御手段と、を有することを特徴とするア
   ブソリュートエンコーダ。
2. 【請求項２】第１のパターンと第２のパターンとが形成
   された符号板と、 前記符号板に対して相対移動し、前記第１のパターンを
   読み取って第１の検出信号を出力する第１検出器と、 前記符号板に対して相対移動し、前記第２のパターンを
   読み取って第２の検出信号を出力する第２検出器と、を
   備えるアブソリュートエンコーダにおいて、 前記第１の検出信号を入力した後、前記第２の検出信号
   に基づいて前記第１パターンと等価の情報を発生する発
   生手段と、 前記発生手段に前記第１の検出信号が入力された後、前
   記第１の検出信号を取り込む信号入力手段と、 前記信号入力手段が前記第１の検出信号を取り込む時又
   は取り込んでいる時、前記第２の検出信号の信号変化を
   監視し、前記第２の検出信号に変化が生じた際、前記第
   ２の検出信号に基づいて、前記第１パターンと等価な情
   報を発生するように前記発生手段を制御する制御手段
   と、を有することを特徴とするアブソリュートエンコー
   ダ。
3. 【請求項３】前記発生手段の等価な情報又は第１の検出
   信号と、前記信号入力手段が取り込んだ第１の検出信号
   とを比較する比較判定手段を有し、 前記比較判定手段は、前記発生手段の等価な情報又は第
   １の検出信号と前記信号入力手段が取り込んだ第１の検
   出信号とが一致した時、一致信号を出力することを特徴
   とする請求項２に記載のアブソリュートエンコーダ。
4. 【請求項４】前記制御手段は、前記発生手段の等価な情
   報又は第１の検出信号と、前記信号入力手段が取り込ん
   だ第１の検出信号とを前記比較判定手段で比較させ、前
   記発生手段の等価な情報又は第１の検出信号と、前記信
   号入力手段が取り込んだ第１の検出信号とが一致してい
   る時、再度、前記発生手段に前記第１の検出信号を入力
   させ、再度入力した第１の検出信号と、前記信号入力手
   段が取り込んだ第１の検出信号とが一致しているかどう
   か前記比較判定手段に比較させることを特徴とする請求
   項３に記載のアブソリュートエンコーダ。