JP2021155178A - 搬送システム、入力回路 - Google Patents

Abstract

【課題】エンコーダの種類に依存しないソフトウェア開発が可能な搬送システムを提供する。【解決手段】印刷機用の搬送システムにおいて、モータ２は、ローラ１０２を回転させる。エンコーダ６は、モータ２の位置を検出する。プロセッサ１４は、ソフトウェアプログラムを実行し、モータ２を制御する。入力回路２００は、エンコーダ６とプロセッサ１４の間に設けられる。インタフェース回路２０２は、アブソリュート方式のエンコーダ６Ｂから、モータ２の回転位置を示すアブソリュート信号ＡＢＳを定期的に取得する。仮想Ｚ相信号生成部２０８は、アブソリュート信号ＡＢＳの値が、所定のしきい値とクロスするとアサートされる仮想Ｚ相信号Ｚ’を生成する。【選択図】図３

Description

本発明は、搬送システムに関する。

コータ装置や印刷機は、紙などのウェブを搬送する搬送システムが用いられる。一般に、搬送システムは、ウェブを巻き付ける複数のローラを備える。複数のローラは、同期して回転制御される複数のモータにより駆動される。

図１は、搬送システムのブロック図である。搬送システム１は、モータ２Ａ，２Ｂ、モータ２Ａ，２Ｂを駆動するドライバ４Ａ，４Ｂ、モータ２Ａ，２Ｂの位置を検出するエンコーダ６Ａ，６Ｂ、ドライバ４Ａ，４Ｂを制御するコントローラ１０を備える。なお、ここではモータの個数を２としたが、モータの個数は、システムの規模や種類に応じてさまざまである。

コントローラ１０は、入力回路１２と、プロセッサ１４を備える。入力回路１２は、プロセッサ１４とエンコーダ６Ａ，６Ｂのインタフェースであり、エンコーダ６Ａ，６Ｂの出力を、プロセッサ１４が利用可能な態様に変換して受け渡す。

プロセッサ１４は、マイコンやＣＰＵ（Central Processing Unit）であり、制御プログラム１６Ａ，１６Ｂを実行し、入力回路１２から受信するエンコーダの情報Ｓ１，Ｓ２に応じて、ドライバ４Ａ，４Ｂを制御する。

特開２００９−８１９３１号公報 特開平８−２１０８７６号公報 特開平５−７１９８６号公報 特開２００８−１２５１８３号公報 特開２００６−１９４７６６号公報

エンコーダの方式は、インクリメンタル方式と、アブソリュート方式に分けられる。図１のシステム１では、エンコーダ６Ａがインクリメンタル方式、エンコーダ６Ｂがアブソリュート方式となっている。インクリメンタルエンコーダ６Ａは、Ａ相信号、Ｂ相信号およびＺ相信号を生成する。Ｚ相信号は、モータの１回転ごとにアサートされるパルス信号である。Ａ相信号およびＢ相信号は、位相差が９０度であり、モータが所定角回転するごとにレベルが変化するパルス信号である。モータの回転方向に応じて、Ａ相信号とＢ相信号が現れる順序が変化する。一方、アブソリュートエンコーダ６Ｂは、モータの回転位置を絶対値として出力する。

一般に搬送システムは、複数のモータを備えており、モータごとにエンコーダが設けられる。このような場合において、アブソリュート方式のエンコーダとインクリメンタル方式のエンコーダ６が混在する場合がある。この場合に、プロセッサ１４が入力回路１２から受け取る情報Ｓ１，Ｓ２は、エンコーダ６の種類に応じて異なる。したがって、システムの設計者は、エンコーダ６の種類ごとに、プロセッサ１４が実行する制御プログラム１６Ａ，１６Ｂを用意する必要がある。

本発明は、こうした状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、エンコーダの種類に依存しないソフトウェア開発が可能な搬送システムの提供にある。

本発明のある態様は、印刷機用の搬送システムに関する。搬送システムは、ローラを回転させるモータと、モータの位置を検出するエンコーダと、ソフトウェアプログラムを実行し、モータを制御するプロセッサと、エンコーダとプロセッサの間に設けられる入力回路と、を備える。入力回路は、アブソリュート方式のエンコーダから、モータの回転位置を示すアブソリュート信号を定期的に取得するインタフェース回路と、アブソリュート信号の値が所定のしきい値とクロスするとアサートされる仮想Ｚ相信号を生成する仮想Ｚ相信号生成部と、を備える。

この態様によると、入力回路は、アブソリュート方式のエンコーダの出力を、インクリメンタル方式のエンコーダの出力に対応付けることができ、２つのエンコーダの出力の形式を揃えてプロセッサに受け渡すことができる。したがってシステムの設計者は、プロセッサが実行する制御プログラムを、エンコーダの種類を意識せずに開発することが可能となり、多くの制御コードを共通化できる。

入力回路は、アブソリュート信号の前回値と現在値との差分を積算する積算カウンタをさらに備えてもよい。

搬送システムは、モータとローラの間に設けられた減速機をさらに備えてもよい。入力回路は、ローラが１回転するごとにアサートされる近接信号と、仮想Ｚ相信号を受け、第１モードにおいて、近接信号と仮想Ｚ相信号がともにアサートされると、積算カウンタのカウント値をラッチするラッチ回路をさらに備えてもよい。

第２モードにおいて、ラッチ回路は、仮想Ｚ相信号がアサートされると、積算カウンタのカウント値をラッチしてもよい。

仮想Ｚ相信号生成部は、アブソリュート信号の値に代えて、積算カウンタのカウント値を参照し、積算カウンタのカウント値がしきい値とクロスすると、仮想Ｚ相信号をアサートしてもよい。

本発明の別の態様は、入力回路である。入力回路は、モータの位置を検出するエンコーダと、ソフトウェアプログラムを実行し、モータを制御するプロセッサとの間に設けられる。入力回路は、アブソリュート方式のエンコーダから、モータの回転位置を示すアブソリュート信号を定期的に取得するインタフェース回路と、アブソリュート信号の値が、所定のしきい値とクロスするとアサートされる仮想Ｚ相信号を生成する仮想Ｚ相信号生成部と、を備える。この態様の入力回路は、エンコーダとプロセッサを備える既存の搬送システムの入力回路と置換することも可能である。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を方法、装置、などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、エンコーダの種類に依存しないソフトウェア開発が可能となる。

搬送システムのブロック図である。 実施の形態に係る搬送システムを模式的に示す図である。 実施形態に係る搬送システムのブロック図である。 図３の入力回路のインタフェースユニットの動作を示す図である。 図３の入力回路のインタフェースユニットの動作を示す図である。 変形例１に係る搬送システムのブロック図である。

図２は、実施の形態に係る搬送システム１００を模式的に示す図である。搬送システム１００は、グラビア印刷機やダンボール印刷機に組み込まれ、印刷対象である紙やフィルムなどの帯状またはシート状のウェブＷを搬送し、位置決めする。

搬送システム１００は、複数のローラ（回転体）１０２Ａ，１０２Ｂを備える。ウェブＷの位置は、ローラ１０２Ａ，１０２Ｂの回転角に応じて制御される。

図３は、実施形態に係る搬送システム１００のブロック図である。モータ２＃（＃＝Ａ，Ｂ）は、減速機１０４＃を介してローラ１０２＃と接続される。その限りでないが、たとえば減速機１０４＃の減速比は、３：１あるいは４：１程度である。

ドライバ４＃は、プロセッサ１４が生成する制御信号にもとづいて、モータ２＃を駆動する。ドライバ４＃は、インバータと、ゲートドライブ回路などを含む。

エンコーダ６Ａは、インクリメンタルエンコーダであり、モータ２Ａの回転情報であるＡ相信号、Ｂ相信号およびＺ相信号を生成する。

エンコーダ６Ｂは、アブソリュートエンコーダであり、モータ２Ｂの回転情報である検出信号（アブソリュート信号）ＡＢＳを生成する。たとえばアブソリュート信号ＡＢＳは、１８ビットであり、その値は、ロータの位置に応じて、０から２^１８（＝２６２１４４）の範囲で変化する。

入力回路２００は、エンコーダ６Ａの出力であるＡ相信号、Ｂ相信号、Ｚ相信号を受け、プロセッサ１４が読み出し可能な形式の回転情報Ｓ１Ａに変換し、プロセッサ１４に受け渡す。また入力回路２００は、エンコーダ６Ｂの出力であるアブソリュート信号ＡＢＳを受け、プロセッサ１４が読み出し可能な形式の回転情報Ｓ１Ｂに変換し、プロセッサ１４に受け渡す。入力回路２００からプロセッサ１４に受け渡す回転情報Ｓ１Ａ，Ｓ１Ｂの形式は、エンコーダの種類に依存しないように統一される。

その限りでないが、入力回路２００はＦＰＧＡ（Field Programmable Gate Array）やＰＬ（Programmable Logic）回路で構成することができる。あるいは入力回路２００は、専用に設計された機能ＩＣ（Integrated Circuit）であってもよい。

プロセッサ１４は、回転情報Ｓ１Ａにもとづいて、制御信号Ｓ２Ａを生成し、ドライバ４Ａに供給する。またプロセッサ１４は、回転情報Ｓ１Ｂにもとづいて、制御信号Ｓ２Ｂを生成し、ドライバ４Ｂに供給する。

続いて入力回路２００の構成を説明する。

はじめに、エンコーダ６Ｂとプロセッサ１４の間のインタフェースユニット２００Ｂについて説明する。

インタフェース回路２０２は、エンコーダ６Ｂからアブソリュート信号ＡＢＳを受信する。たとえばインタフェース回路２０２とエンコーダ６Ｂは、インタフェース回路２０２がマスターデバイス、エンコーダ６Ｂがスレーブデバイスであるシリアルインタフェースを形成している。インタフェース回路２０２は、所定の周期でエンコーダ６Ｂに、リード命令を送信し、アブソリュート信号ＡＢＳの値を取得する。

仮想Ｚ相信号生成部２０８は、インタフェース回路２０２が受信したアブソリュート信号ＡＢＳを監視し、その値が所定のしきい値ＴＨＺとクロスすると、仮想Ｚ相信号Ｚ’をアサートする。仮想Ｚ相信号生成部２０８は、比較器を含んでもよい。

積算カウンタ２０４は、アブソリュート信号ＡＢＳの前回値と現在値との差分ΔＣを積算する。積算カウンタ２０４の動作は、カウンタコントローラ２０６によって制御される。

積算カウンタ２０４は、ビット拡張カウンタとして構成してもよく、そのビット数は、たとえば２４ビットあるいは３２ビットである。

ローラ１０２Ｂには、近接センサ８Ｂが取り付けられており、近接センサ８Ｂは、ローラ１０２Ｂが１周するごとに、近接信号ＰＲＸをアサートする。

入力回路２００の出力段には、ラッチ回路２１０が設けられる。ラッチ回路２１０は、積算カウンタ２０４のカウント値ＣＮＴＢをラッチする。本実施の形態において、ラッチ動作のトリガーはモードに応じて切りかえ可能となっている。

第１モードでは、近接信号ＰＲＸと仮想Ｚ相信号Ｚ’がともにアサートされると、ラッチ回路２１０により、積算カウンタ２０４のカウント値ＣＮＴＢをラッチする。第２モードでは、近接信号ＰＲＸの値にかかわらず、仮想Ｚ相信号Ｚ’がアサートされると、ラッチ回路２１０により、積算カウンタ２０４のカウント値ＣＮＴＢをラッチする。

モードの切り替えのために、論理ゲート２１２，２１４が設けられる。論理ゲート２１２は、ＯＲゲートであり、近接信号ＰＲＸとモード信号ＭＯＤＥの論理和を生成する。モード信号ＭＯＤＥは、第１モードにおいてロー、第２モードにおいてハイとなる。モード信号ＭＯＤＥは、プロセッサ１４がソフトウェアプログラムにもとづいて生成してもよい。

論理ゲート２１４は、ＡＮＤゲートであり、仮想Ｚ相信号Ｚ’と論理ゲート２１４の出力の論理積を生成し、ラッチ回路２１０のゲート端子に供給する。

なお、モードの切り替えるための構成は特に限定されない。

たとえば、入力回路２００は、ラッチ回路２１０の値（カウントラッチ値）およびラッチのトリガーとして使用した信号（Ｚ出力という）を、回転情報Ｓ１Ｂとしてプロセッサ１４に送信してもよい。

回転情報Ｓ１Ｂの送信方法は特に限定されない。たとえば、Ｚ出力は、割り込み信号としてプロセッサ１４に入力される。プロセッサ１４は、この割り込みを検出すると、ラッチ回路２１０の値をリードしてもよい。

あるいは、入力回路２００に、Ｚ出力を格納するレジスタを設け、プロセッサ１４がポーリングなどの手法により、その値を監視するようにしてもよい。そして、Ｚ出力のアサートを検出すると、ラッチ回路２１０の値をリードしてもよい。

続いて、エンコーダ６Ａとプロセッサ１４の間のインタフェースユニット２００Ａについて説明する。

カウンタコントローラ２２０には、パルス信号であるＡ相信号およびＢ相信号が入力される。カウンタコントローラ２２０は、それらの論理レベルの組み合わせに応じたアップダウン信号ＵＰ／ＤＮを生成する。アップダウン信号ＵＰ／ＤＮは、Ａ相信号およびＢ相信号の位相関係が、モータ２Ａが順方向に回転していることを示すときにアップ状態、それらの位相関係が、モータ２Ａが逆方向に回転していることを示すときにダウン状態となる。

カウンタ２２２のカウント値ＣＮＴＡは、アップダウン信号ＵＰ／ＤＮの状態に応じて増減する。

ラッチ回路２２４は、カウンタ２２２のカウント値ＣＮＴＡをラッチする。本実施の形態において、ラッチ回路２２４のラッチ動作のトリガーも、モードに応じて切りかえ可能となっている。具体的には、論理ゲート２２６，２２８によって、トリガーが生成される。

第１モードでは、近接信号ＰＲＸとＺ相信号Ｚがともにアサートされると、ラッチ回路２２４により、カウンタ２２２のカウント値ＣＮＴＡをラッチする。第２モードでは、近接信号ＰＲＸの値にかかわらず、Ｚ相信号Ｚがアサートされると、ラッチ回路２２４により、カウンタ２２２のカウント値ＣＮＴＡをラッチする。

入力回路２００は、ラッチ回路２２４の値（カウントラッチ値）およびラッチのトリガーとして使用した信号（Ｚ出力という）を、回転情報Ｓ１Ａとしてプロセッサ１４に送信してもよい。

以上が搬送システム１００の構成である。続いて搬送システム１００の動作を説明する。図４は、図３の入力回路２００のインタフェースユニット２００Ｂの動作を示す図である。

アブソリュート信号ＡＢＳは、モータ２Ｂの回転に応じたランプ波形となる。

仮想Ｚ相信号生成部２０８は、アブソリュート信号ＡＢＳがしきい値ＴＨＺとクロスするたびに、仮想Ｚ相信号Ｚ’をアサートする。この例では、減速機１０４Ｂの減速比は３：１であり、モータ２Ｂが３回転するたびにローラ１０２Ｂが１回転するようになっており、近接信号ＰＲＸは、モータの３回転ごとに１回の割合でアサートされる。

積算カウンタ２０４の値ＣＮＴＢは、アブソリュート信号ＡＢＳの値に応じてカウントアップしていく。

第１モードでは、近接信号ＰＲＸと仮想Ｚ相信号Ｚ’が両方アサートされると、ラッチ回路２１０にトリガーが入力され、カウント値ＣＮＴＢの値が取り込まれる。

第２モードでは、仮想Ｚ相信号Ｚ’がアサートされるたびに、ラッチ回路２１０にトリガーが入力され、カウント値ＣＮＴＢの値が取り込まれる。

図５は、図３の入力回路２００のインタフェースユニット２００Ａの動作を示す図である。

カウンタコントローラ２２０は、Ａ相信号およびＢ相信号にもとづいて、アップダウン信号ＵＰ／ＤＮを生成する。この例では、モータ２Ａは順方向に回転しており、アップダウン信号ＵＰ／ＤＮはアップ状態を示しており、カウンタ２２２のカウント値は、Ａ相信号（Ｂ相信号）のパルスごとにインクリメントされる。

第１モードでは、近接信号ＰＲＸとＺ相信号Ｚが両方アサートされると、ラッチ回路２２４にトリガーが入力され、カウント値ＣＮＴＡの値が取り込まれる。

第２モードでは、Ｚ相信号Ｚがアサートされるたびに、ラッチ回路２２４にトリガーが入力され、カウント値ＣＮＴＡの値が取り込まれる。

以上が搬送システム１００の動作である。この搬送システム１００によれば、アブソリュートエンコーダにもとづく回転情報と、インクリメンタルエンコーダにもとづく回転情報を、同じ形式でプロセッサ１４に受け渡すことが可能となる。

その結果、プロセッサ１４が実行する制御プログラム１６Ａ，１６Ｂの一部、あるいは全部を共通化することができ、ソフトウェア開発の負担を軽減できる。

なお、実施形態に係る入力回路２００は、図１に示す従来の搬送システム１の入力回路１２と置き換えて設置することが可能である。その場合、それ以降のプロセッサ１４が実行する制御プログラム１６Ａ，１６Ｂを共通化することができる。

以上、実施の形態に係るダンサシステムについて説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下変形例を示す。

（変形例１）
図６は、変形例１に係る搬送システム１００Ａのブロック図である。この変形例において、仮想Ｚ相信号生成部２０８は、インタフェース回路２０２が受信したアブソリュート信号ＡＢＳに代えて、積算カウンタ２０４のカウント値ＣＮＴＢを監視し、カウント値ＣＮＴＢがしきい値ＴＨＺとクロスすると、仮想Ｚ相信号Ｚ’をアサートする。なお、積算カウンタ２０４のビット数がアブソリュート信号ＡＢＳのビット数より大きい場合、積算カウンタ２０４のカウント値ＣＮＴＢの下位１８ビットを、しきい値ＴＨＺと比較すればよい。

（変形例２）
入力回路２００からプロセッサ１４に受け渡す回転情報のフォーマットは、実施形態で説明したそれに限定されない。たとえばラッチ回路２２４、２１０を省略し、プロセッサ１４から、カウント値ＣＮＴＡ，ＣＮＴＢにアクセスできるようにしてもよい。

上述した実施の形態と変形例の任意の組み合わせもまた本発明の実施の形態として有用である。組み合わせによって生じる新たな実施の形態は、組み合わされる実施の形態および変形例それぞれの効果をあわせもつ。

１００ 搬送システム
Ｗ ウェブ
１０２ ローラ
１０４ 減速機
２ モータ
４ ドライバ
６ エンコーダ
８ 近接センサ
１４ プロセッサ
２００ 入力回路
２０２ インタフェース回路
２０４ 積算カウンタ
２０６ カウンタコントローラ
２０８ 仮想Ｚ相信号生成部
２１０ ラッチ回路
２１２，２１４ 論理ゲート
２２０ カウンタコントローラ
２２２ カウンタ
２２４ ラッチ回路
２２６，２２８ 論理ゲート

Claims (6)

1. ローラを回転させるモータと、
   前記モータの位置を検出するエンコーダと、
   ソフトウェアプログラムを実行し、前記モータを制御するプロセッサと、
   前記エンコーダと前記プロセッサの間に設けられる入力回路と、
   を備え、
   前記入力回路は、
   アブソリュート方式の前記エンコーダから、前記モータの回転位置を示すアブソリュート信号を定期的に取得するインタフェース回路と、
   前記アブソリュート信号の値が、所定のしきい値とクロスするとアサートされる仮想Ｚ相信号を生成する仮想Ｚ相信号生成部と、
   を備えることを特徴とする搬送システム。
2. 前記入力回路は、前記アブソリュート信号の前回値と現在値との差分を積算する積算カウンタをさらに備えることを特徴とする請求項１に記載の搬送システム。
3. 前記搬送システムは、前記モータと前記ローラの間に設けられた減速機をさらに備え、
   前記入力回路は、
   前記ローラが１回転するごとにアサートされる近接信号と、前記仮想Ｚ相信号を受け、第１モードにおいて、前記近接信号と前記仮想Ｚ相信号がともにアサートされると、前記積算カウンタのカウント値をラッチするラッチ回路をさらに備えることを特徴とする請求項２に記載の搬送システム。
4. 第２モードにおいて、前記ラッチ回路は、前記仮想Ｚ相信号がアサートされると、前記積算カウンタの前記カウント値をラッチすることを特徴とする請求項３に記載の搬送システム。
5. 前記仮想Ｚ相信号生成部は、前記アブソリュート信号の値に代えて、前記積算カウンタのカウント値を参照し、前記積算カウンタのカウント値が前記しきい値とクロスすると、前記仮想Ｚ相信号をアサートすることを特徴とする請求項２に記載の搬送システム。
6. モータの位置を検出するエンコーダと、ソフトウェアプログラムを実行し、前記モータを制御するプロセッサとの間に設けられる入力回路であって、
   アブソリュート方式の前記エンコーダから、前記モータの回転位置を示すアブソリュート信号を定期的に取得するインタフェース回路と、
   前記アブソリュート信号の値が、所定のしきい値とクロスするとアサートされる仮想Ｚ相信号を生成する仮想Ｚ相信号生成部と、
   を備えることを特徴とする入力回路。

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