JP3315345B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、例えば、半導体
記憶装置などの半導体集積回路の製造に適用可能な製造
処理に係わり、特に、薄いレジストを用いた半導体装置
の製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置などの半導体集積回路を
製造する際には、フォトファブリケーション技術を利用
して所望の回路パターンを形成している。このフォトフ
ァブリケーション技術には、化学作用のある光（例え
ば、紫外線（ＵＶ）放射）を制御しながら照射して、写
真マスクのパターンを、半導体ウェハ上に堆積されたレ
ジストなどの感光材料に転写する技術が含まれる。典型
的なマスクは、レジストが塗布されたウェハに転写すべ
き回路パターンが遮光材層により規定された光透過性の
基板からなっている。
【０００３】ネガレジストの場合、マスクを透過した光
を受けた露出領域では重合や架橋結合が生じ、分子量が
増加する。このため、次の現像工程では、レジスト層の
うち露出されていない部分が現像液により洗い流され、
レジスト層がパターンとして残り、マスクパターンの反
転画像、即ち、陰画像が形成される。一方、ポジレジス
トの場合には、マスクを透過した光を受けた露出領域は
現像液に溶け易くなり、レジスト層のうち露出された部
分が現像工程で洗い流されて、マスクパターンに対応し
たレジストパターンが残る。いずれの場合にも、露出及
び現像後に残ったレジストにより形成されたパターン
が、所望の半導体装置を形成するための次の処理工程
（例えば、エッチングや堆積）に移される。露出及び現
像に供される材料は、例えば、絶縁体、導体、半導体で
ある。
【０００４】リソグラフィー装置の重要なパラメータ
は、分解能と焦点深度である。分解能は近接した対象を
個々の像として形成することのできる装置の能力であ
る。四分の一ミクロン（０．２５μ）の半導体集積回路
のデザインルールでは、最小分解能はレイリーの式を用
いてこれを次のように表すことができる。
【０００５】 Ｒ＝（Ｋ1 ・λ）／ＮＡ＝０．２５ （１） 上式において、Ｒは最小分解能、λは露出光の波長（例
えば、λ＝２４８ナノメートル）、ＮＡは開口数（レン
ズの設計パラメータ）（例えば、ＮＡ＝０．５）、Ｋ1
は経験に基づく第１のプロセスパラメータ（例えば、Ｋ
1 ＝０．５）である。このＫ1 は有限のレジスト厚、光
学系の部分干渉性σ（集光レンズＮＡ／投射レンズＮ
Ａ）、パターン構造等の要素を考慮したプロセスパラメ
ータである。一般に、Ｋ1 は遠紫外線（ＤＵＶ）（λ＝
２４８ナノメートル）を用いたリソグラフィーでは約
０．５〜約０．６である。
【０００６】光学像は装置の焦点がずれるに従って劣化
する。許容することのできる焦点のずれは、焦点深度
（ＤＯＦ）と呼ばれる。焦点深度が大きければ、露出装
置が最良の合焦状態から僅かにずれていても悪影響を最
小限に抑えることができる。焦点深度ＤＯＦは通常のレ
イリーの式を用いてこれを次のように表すことができ
る。
【０００７】 ＤＯＦ＝（Ｋ2 ・λ）／（ＮＡ）2 （２） 上式において、ＤＯＦは焦点深度、λは露出光の波長
（例えば、λ＝２４８ナノメートル）、ＮＡは開口数
（レンズの設計パラメータ）（例えば、ＮＡ＝０．
５）、Ｋ2 は経験に基づく第２のプロセスパラメータ
（例えば、Ｋ2 ＝０．７）である。有限のレジスト厚ｄ
を考慮した場合、焦点深度ＤＯＦは次のように表すこと
ができる。
【０００８】 ＤＯＦ＝（Ｋ2 ・λ）／（ＮＡ）2 −（ｄ／ｎ） （３） 上式において、ＤＯＦは焦点深度、λは露出光の波長
（例えば、λ＝２４８ナノメートル）、ＮＡは開口数
（レンズの設計パラメータ）（例えば、ＮＡ＝０．
５）、ｄはレジストの厚さ、ｎは露出光の波長（例え
ば、２４８ナノメートル）におけるレジストの屈折率、
Ｋ2 は経験に基づく第２のプロセスパラメータ（例え
ば、Ｋ2 ＝０．７）である。例えば、 Arnold et al.
、Proc. SPIE 772, 21(1987) 及び Boettiger et al.M
icroelectronics Engineering 23, 159 (1994)を参照の
こと。
【０００９】
【発明が解決しようとする課題】遠紫外線（ＤＵＶ）リ
ソグラフィー処理のような最先端のリソグラフィー処理
では、分解能をより高める技術がなければ、半導体集積
回路のデザインルールを四分の一ミクロン以下にするこ
とはできない。しかし、分解能を高めた場合、焦点深度
が悪化する。例えば、レンズの開口数ＮＡを大きくする
に従い、ウェハ全体に焦点を適切に合わせることが困難
となる。したがって、焦点深度などのプロセスウィンド
ウ（process window）を犠牲とすることなく分解能を高
めることが可能な技術が望まれている。
【００１０】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、プロセス
ウィンドウを犠牲とすることなく分解能を高めることが
可能な半導体装置の製造方法を提供しようとするもので
ある。
【００１１】
【課題を解決するための手段】この発明は、上記課題を
解決するためになされたものであり、薄いレジストと、
薄膜干渉効果が少なく、エッチングに対する耐性が比較
的高い反射防止膜（ＡＲＣ膜）とを用いて基板に製造処
理を施すことにより、プロセスウィンドウを犠牲とする
ことなく分解能を高めることができる。
【００１２】この発明の一実施態様の製造処理では、処
理対象としての基板に二種類以上の異なる材料の層から
成る反射防止膜を形成する。この反射防止膜の上に薄い
レジストを形成し、このレジストでパターンを形成す
る。このパターン化したレジストをマスクとして基板を
処理する。
【００１３】この発明によれば、薄いレジストを用いて
いるため、リソグラフィー処理では分解能及び焦点深度
が共に改善され、エッチング処理ではエッチングにより
形成されるパターンの形状及びエッチングのマイクロロ
ーディング効果が共に改善される他に、光学的近接効果
が減少する。さらに、レジスト層の膜厚が薄いため、開
口数の大きい露出装置を使用することができるようにな
る。しかも、薄膜レジストを使用することにより、コン
タクトホールのプロセスウィンドウも改善できる。
【００１４】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
【００１５】レジスト膜厚を薄くした場合、式（１）の
係数Ｋ1 が減少し、式（２）及び式（３）の係数Ｋ2 が
増大するが、露出光の波長λ及び光学系の開口数（Ｎ
Ａ）は変化しない。したがって、レジストの膜厚を薄く
すれば、分解能と焦点深度の両者が共に改善されること
が分かる。以下に述べる実験結果から、焦点深度を表す
式として次の等式が導かれる。
【００１６】 ＤＯＦ＝（Ｋ2 ・λ）／（ＮＡ）2 −（ｎ−１）（ｄ／ｎ） （４） この式は実験データに良く一致する。より一般的には、
焦点深度ＤＯＦは部分干渉性σを含む照射状態のみに依
存するものではなく、パターン構造や薄膜干渉効果など
の影響も受ける。焦点深度ＤＯＦは次式で表すことがで
きる。
【００１７】 ＤＯＦ＝２Ｄ（ｐ，ｃ）−ｆ（ｄ）（ｄ／ｎ） （５） ここで、Ｄ（ｐ，ｃ）は、特定のパターン構造ｐ（例え
ば、ピッチ）の空間像コントラストｃの関数としてのデ
フォーカス、ｆ（ｄ) は、レジストの膜厚の関数であり
周期がλ／２ｎである減衰振動曲線（ modified damped
osillation curve ）の一種である。この減衰振動曲線
ｆ（ｄ）は、次のように表すことができる。
【００１８】 ｆ（ｄ）＝Ａ＋Ｂｄ＋Ｃexp （−Ｄｄ）cos ［２πｄ／（λ／２ｎ）＋Ｅ］ （６） ここで、Ａ、Ｂ、Ｃ、Ｄ、Ｅは定数である。Azuma et a
l., J. Vac. Sci. Technol. B13,2928 (1995) 参照。
【００１９】レジストの膜厚は、先に提示した焦点深度
の式（５）により求められる正弦曲線に従って調節する
ことが望ましい。例えば、図９は焦点深度ＤＯＦとレジ
ストの膜厚との関係を示すグラフであり、このグラフは
薄膜干渉効果による正弦曲線的な変化を示している。し
たがって、ピーク点Ａ、Ｂ、Ｃに対応するレジストの膜
厚は、点Ｄ、Ｅ、Ｆに対応するレジストの膜厚と比較し
て良好な焦点深度ＤＯＦ値を提供できる。レジストの膜
厚は基板表面の凹凸にかなり影響を受ける。このため、
焦点深度ＤＯＦに関する本発明の利点を得るためには、
基板表面をできるだけ平坦にすべきである。
【００２０】したがって、薄膜レジスト処理は、焦点深
度を増大するとともにリソグラフィー処理における高分
解能をもたらす。また、薄膜レジスト処理は、エッチン
グすべき孔のアスぺクト比が小さくなるため、微細加工
能力を改善する。しかしながら、薄膜レジスト処理は、
レジストが薄いため、薄膜干渉効果の影響が大きく、適
正露出範囲が小さくなってしまう。適正露出範囲とは、
ある焦点深度を保持した状態で許容可能な照射量（パー
セントで表す）である。さらに、膜厚が薄いため、基板
表面がエッチングによる損傷を受けないようにするに
は、エッチング処理後にも基板表面が保護されるようエ
ッチングの選択比を高める必要がある。
【００２１】以下、この発明の一実施例に基づく製造処
理について、図１、図２を参照して説明する。この実施
例はこの発明を基板の製造に適用した場合について記載
している。以下に述べる処理は、飽くまでも例示に過ぎ
ず、材料や数値などはこの発明を何等限定するものでは
ない。ここでは、シリコン基板にシリコン酸化物（Ｓｉ
Ｏ2 ）の層を形成する場合について説明するが、この発
明は特定の種類の基板の製造に限定されるものではな
く、半導体装置の分野において、シリコン基板を含むあ
らゆる基板、即ち、導体、半導体、絶縁体の基板の製造
に適用可能であることは言うまでもない。
【００２２】図１（ａ）は加工対象の基板100 を示して
いる。この例において、基板100 は厚さがほぼ５００ナ
ノメートル（nm）のシリコン酸化物（ＳｉＯ2 ）の基板
であり、この基板100 は、例えばシリコンウエハ101 の
上に形成されている。しかしながら、上述したように、
この発明はこの例に限定されるものではない。基板100
の表面には反射防止膜（ＡＲＣ膜）102 が形成される。
この例において、反射防止膜102 は酸化物と炭素とから
成る複合反射防止膜であり、この複合反射防止膜はほぼ
１００ナノメートル（nm）の厚さにスパッタされた炭素
（Ｃ）膜102aと、化学気相成長法（ＣＶＤ）によりほぼ
５０ナノメートル（nm）の厚さに形成されたＣＶＤシリ
コン酸化膜（ＳｉＯ2 ）102bとにより構成されている。
後に図３を参照して説明するが、炭素膜102aとシリコン
酸化膜102bとの間には、窒化シリコン（Ｓｉ3 Ｎ4 ）か
らなるバリア層102cを形成してもよい（図３（ｂ）参
照）。炭素膜102aの厚さや、シリコン酸化膜102bの厚さ
は、ここに示した値に限定されないことは言うまでもな
い。炭素膜は厚さを変えても光学特性が余り変化しない
ため、炭素膜の厚さの上限は、炭素膜をマスクとして用
い、基板をどの程度エッチングするのかによって決めれ
ばよい。炭素膜の厚さの下限は、基板による反射を十分
効果的に減少させる厚さに設定すればよい。ところで、
シリコン酸化膜102bを設ける理由は、化学増幅型レジス
トを炭素などの膜上に形成することには汚染などの問題
があるため、汚染の心配のないレジストの下地を確保す
るためである。従って、シリコン酸化膜102bの厚さは、
形成するレジストが炭素膜102aにより汚染されることを
十分に防止できる程度であれば良い。レジストの汚染防
止のためには、シリコン酸化膜102bの厚さは約５０ナノ
メートル程度あればよいと思われる。シリコン酸化膜10
2bは、以下の説明から明らかなように、炭素膜102aと形
成したレジスト層との間の優れたパターン転写媒体とし
て機能する。その理由は、酸化物に対するレジストのエ
ッチングレート比が一般に１０より大きく、炭素膜に対
する酸化物のエッチングレート比が一般に５０より大き
く、炭素膜に対する酸化物のエッチングレート比が一般
に約２０だからである。
【００２３】図３、図４を参照して、酸化物と炭素とか
ら成る複合反射防止膜の成膜処理を説明する。この成膜
処理には、例えば、エンデュラ・システム・ツール（En
durasystem tool）（Applied Materials, Inc. 社から
入手可能）を用いることができる。エンデュラ・システ
ム・ツールは、スパッタ成膜チャンバとＣＶＤチャンバ
の両者を具備している。先ず図４に示すステップ201 に
おいて、処理すべき基板を有するウェハをスパッタ成膜
チャンバに搬入し、スパッタリングにより炭素膜102aを
約１００ナノメートルの厚さに成膜させる。次にステッ
プ203 において、スパッタされた炭素膜を有するウェハ
をＣＶＤチャンバに移送し、炭素膜102aにＮ2 プラズマ
処理を施す。ステップ205 、及び図３（ａ）の表に示す
ように、純粋なＳｉＨ4 をＣＶＤチャンバに供給する。
次に、ステップ207 に移行し、図３（ａ）の表に示すよ
うに、ＣＶＤチャンバにＮ2 （ＮＨ3 でも良い）を供給
し、Ｎ2 （ＮＨ3 でも良い）の供給量を８０％に増加
し、ＳｉＨ4 の供給量を２０％に削減する。次のステッ
プ209 ではＣＶＤチャンバに供給するＮ2 （又はＮ
Ｈ3 ）を９０％に増大させ、ＳｉＨ4 の供給を１０％に
減少させる。この時点で、窒化シリコンの遷移層又はバ
リア層102cが成長する。この遷移層は厚さが約１０ナノ
メートルであり、炭素膜102aとシリコン酸化膜102bとの
境界面の反射率を減少させる機能を果たす。次にステッ
プ211 に移行し、４０％のＮ2 （又はＮＨ3）、５０％
のＯ2 、１０％のＳｉＨ4 からなる混合ガスをＣＶＤチ
ャンバに供給する。続いて、９０％のＯ2 と１０％のＳ
ｉＨ4 との混合ガスをＣＶＤチャンバに供給し、約５０
ナノメートルの厚さのＣＶＤシリコン酸化膜102bを堆積
する。このようにして、図３（ｂ）に示す酸化物と炭素
とから成る複合反射防止膜が形成される。この複合反射
防止膜の概略を図３（ｂ）に示す。以上に述べたステッ
プにおいて、圧力、温度、力などの制御パラメータは、
この技術分野において明らかなように、膜厚等の要因に
依存している。この発明は、以上に述べた製造処理によ
り形成される特定の複合反射防止膜、即ち、酸化物と炭
素とから成り遷移層を有する特定の複合反射防止膜に限
定されるものではない。
【００２４】以上に述べた製造処理及びこの製造処理で
形成した複合反射防止膜は次のような特徴を有してい
る。即ち、既に述べたように、遷移層により炭素膜と酸
化膜との境界の反射率が減少するだけでなく、処理室を
複数個有するマルチチャンバ・デポジション・システム
を使用しているため、成膜処理が容易である。さらに、
酸化膜と炭素膜との複合反射防止膜により、基板及びレ
ジストのエッチングレートが共に改善され、炭素膜とＤ
ＵＶレジストとが光学的に良く整合し、反射率が効果的
に減少する。
【００２５】ここで、図１（ｂ）に戻る。上記のように
して形成した反射防止膜102 の表面上に約３００ナノメ
ートル乃至約８５０ナノメートルの厚さのレジスト104
を形成する。レジスト104 は、例えば、Shipley 社で製
造しているAPEX-E又はUVIIHSである。しかしながら、こ
の発明は、化学増幅型レジスト、非化学増幅型レジス
ト、ポジタイプのレジスト、ネガタイプのレジストを含
み、どのような種類のレジストを用いても一般に構わな
い。マスクを用いてレジストを露出し、レジスト104 で
パターンを形成する。露出にはSVGL, Inc.社で入手可能
なMicrascan IIやNikon Corp. 社で入手可能なNSR-S201
A を用いることができる。Micrascan IIは水銀−キセノ
ンのショートアークランプによる広帯域照明ステップ・
アンド・スキャン光学投影装置であり、波長が２４４〜
２５２ナノメートル（Δλ＝８ｎｍ）で、ＮＡ＝０．
５、σ＝０．６である。NSR-S201A はＫｒＦエキシマレ
ーザの単一帯域照明ステップ・アンド・スキャン光学投
射装置であり、波長が２４８ナノメートル（Δλ＝０．
８ピコメートル）、ＮＡ＝０．６、σ＝０．６である。
先進のリソグラフィーでは、１９８ナノメートルの単一
帯域ＡｒＦエキシマレーザが用いられている。
【００２６】次に、図１（ｃ）に示すように、シリコン
酸化膜102bをエッチングする。酸化膜のエッチングには
どのような技術を用いても構わない。例えば、TEL Cor
p. 社から入手可能なUNITY 85 DRM、又はLAM Research
Corp.社から入手可能なLAM 4500を用いたＣＦ4 ／ＣＨ
Ｆ3 ／Ａｒの混合ガスで酸化物層をエッチングできる。
レジスト104 のシリコン酸化膜102bに対するエッチング
の選択性は比較的高い。この特定の実施例では、レジス
ト104 のエッチング速度はシリコン酸化膜102bのエッチ
ング速度よりもほぼ１０倍遅い。
【００２７】次に、レジスト104 及びシリコン酸化膜10
2bをマスクとして用いて炭素膜102aを、図２（ａ）に示
すようにエッチングする。炭素膜102aのエッチングには
通常の技術を用いることができる。例えば、Ｏ2 ／Ａｒ
混合ガス、及びLAM ResearchCorp.社から入手可能なLAM
4500 Rainbowエッチング装置、又はApplied Material
s, Inc. 社から入手可能なAME P5000 エッチング装置を
用いることができる。この実施例では炭素膜102aのエッ
チング速度よりもほぼ５０倍遅い速度でシリコン酸化膜
102bをエッチングしている。Ｏ2 ／Ａｒ混合ガスで炭素
をエッチングする場合、炭素のエッチング速度とレジス
トのエッチング速度との間には殆ど違いがない。その理
由は、レジストが主に炭素、水素、酸素の各原子から成
っており、構成要素が炭素膜とほぼ同じだからである。
エッチング速度がこのように類似しているため、レジス
ト104 と炭素膜102aとの間に中間層としてシリコン酸化
膜102bを設け、エッチング後に炭素膜が部分的に残るよ
うにして、炭素膜のパターンを形成し、これをマスクと
して基板をエッチングできるようにしている。
【００２８】この後、図２（ｂ）に示すように、エッチ
ングした炭素膜102aをマスクとして基板100 がエッチン
グされる。基板のエッチングには、例えば、ＣＦ4 ／Ｃ
ＨＦ3 ／Ａｒ混合ガスを用いた従来の技術を用いること
ができる。この実施例では、基板100 のエッチング速度
よりも２０倍遅い速度で炭素膜102aをエッチングしてい
る。図２（ｃ）に示すように、炭素をアッシングして炭
素膜102aを除去し、パターン化された基板100 を残す。
【００２９】図５は、以下に述べる例に用いた各材料が
２４８ナノメートルの波長で示す屈折率の一覧表であ
る。図６（ａ）には、膜厚５００ナノメートルのシリコ
ン酸化物基板200 の上に形成したAPEX-Eレジスト202 が
示されている。図６（ｂ）はシミュレーションに基づく
グラフであり、このグラフには反射防止膜を設けていな
い場合の反射率とレジスト厚との関係が示されている。
【００３０】図７（ａ）は、膜厚５００ナノメートルの
シリコン酸化物の基板208 上に膜厚９０ナノメートルの
有機反射防止膜210 （Shipley 社やBrewer Science社な
どで入手可能）とAPEX-Eレジスト212 とを順次形成した
状態を示している。図７（ｂ）は、膜厚９０ナノメート
ルの有機反射防止膜210 が設けられている場合の反射率
とレジスト厚との関係をシミュレーションに基づいて示
すグラフである。図７（ａ）に示すように、有機反射防
止膜210 を設けることにより、図６（ａ）に示す構成に
比べて反射率を低くすることができる。
【００３１】図８（ａ）は膜厚５００ナノメートルのシ
リコン酸化物の基板226 上に酸化物層と炭素膜とから成
る複合反射防止膜222 及びAPEX-Eレジスト層224 が形成
されている場合を示している。酸化物層と炭素膜との複
合反射防止膜は、膜厚１００ナノメートルのα−炭素
（アモルファス・カーボン）膜及び膜厚５０ナノメート
ルのシリコン酸化膜を含んでいる。図８（ｂ）は、酸化
物層と炭素膜とから成る複合反射防止膜の反射率とレジ
ストとの関係をシミュレーションに基づいて示すグラフ
である。このグラフから明らかなように、酸化物層と炭
素膜とから成る複合反射防止膜222 を設けることによっ
ても、図６（ａ）の構成に比べて、反射率を減少させる
ことができる。
【００３２】図７（ａ）及び図８（ａ）のいずれの構成
でも反射率を抑制する効果はほぼ同等である。しかし、
前記パターン転写処理を採用する場合には、酸化物層と
炭素膜とから成る複合反射防止膜の方がエッチングの選
択性が優れている。有機反射防止膜は前記転写処理を採
用しない場合でさえもエッチングの選択性の点で劣って
いる。
【００３３】図９は反射防止膜を用いない場合と、酸化
物層と炭素膜とから成る複合反射防止膜を用いた場合と
のそれぞれにおける焦点深度とレジストの膜厚との関係
を示している。いずれの場合にも、レジストの膜厚が薄
くなるに従って焦点深度が増大することが分かる。しか
し、複合反射防止膜では薄膜干渉効果により生じる正弦
曲線を描く変化が除去されている。したがって、この発
明では、薄膜による干渉効果が生じることなく焦点深度
が増大する。さらに、既に述べたように、この発明の複
合反射防止膜はエッチング選択性が高い。
【００３４】以下に詳述する例示は、先進の遠紫外線露
出装置と、リソグラフィー及びエッチング処理のための
反射防止膜と幾つかの化学的増幅型レジストとを組合わ
せて使用する、３００〜８５０ナノメートルの範囲の膜
厚の薄膜レジスト処理の能力の可能性を検証するもので
ある。ライン・アンド・スペースパターンは減少された
レジストの膜厚により、大きなプロセスウィンドウが得
られることを示している。薄膜レジストプロセスは、リ
ソグラフィープロセスばかりでなく、エッチング処理も
改善することが分かる。即ち、薄膜レジストプロセス
は、エッチングにより形成されるパターンのプロファイ
ル及びエッチングの微細加工能力を改善し、光学的近接
効果が減少する。さらに、薄膜レジストプロセスを先進
の高ＮＡ露出装置に使用可能なことを実証できるであろ
う。
【００３５】また、薄膜レジストプロセスは、コンタク
トホールのプロセスウィンドウにも効果のあることが分
かる。コンタクト抵抗及びコンタクトチェーン抵抗の電
気テストの結果は薄膜レジストプロセスの方がより安定
しているため、エッチング後に十分なレジストが残って
いるためと推定される。また、パターン転写処理では分
解能をｋ1 ＝０．４にまで下げることができる。以上の
結果は、エッチングに必要な最低限のレジストの膜厚よ
りもレジストを薄くしてしまうと言うことさえなけれ
ば、レジスト厚をできる限り薄くすることにより、薄膜
レジストプロセスにおけるプロセスウィンドウが改善さ
れることを示している。
【００３６】以下に例を述べるが、以下の例は飽くまで
もこの発明を説明するためのものに過ぎず、この発明を
何等限定するものではない。例えば、以下の例では単一
層のレジストを用いているが、多層レジストを用いるこ
とも可能である。ＡｒＦエキシマレーザ（波長は198 ナ
ノメートル）を用いた先進のリソグラフィー技術を採用
する場合には、多層レジストを使用してもよい。
【００３７】（実施例）８インチの積層基板ウェハを有
機反射防止膜又は無機反射防止膜（シリコン酸化膜と炭
素膜とから成る複合反射防止膜）で被覆し、このいずれ
かの膜を厚さが３００〜８５０ナノメートルの２種類の
ポジタイプ化学増幅型遠紫外線レジスト層で被覆した。
使用したレジストの種類はShipley 社から入手可能なAP
EX-E及びUVIIHSである。使用した露出装置のうち、１台
は波長が２４４〜２５２ナノメートル（Δλ＝８ナノメ
ートル）、ＮＡ＝０．５、σ＝０．６の水銀−キセノン
短アーク灯広帯域照明ステップ・アンド・スキャン光学
投影装置（SVGL, Inc から入手可能なMicrascan II）で
あり、もう１台は波長が２４８ナノメートル（Δλ＝８
ナノメートル）、ＮＡ＝０．６、σ＝０．６のＫｒＦエ
キシマレーザ単一帯域照明ステップ・アンド・スキャン
光学投影装置（Nikon Corp. 社から入手可能なNSR-S201
A ）である。使用したエッチング装置は、LAM Research
Corp.社から入手可能なLAM 4500 Rainbow（反射防止膜
及びシリコン酸化物のエッチングに使用）、Applied Ma
terials, Inc. 社から入手可能なAME P5000 （反射防止
膜及び窒化シリコンのエッチングに使用）、TEL Corp.
社から入手可能なUNITY 85 DRM（シリコン酸化物のエッ
チングに使用）である。レジストのパターンの測定及び
エッチング後の基板のプロファイルの測定には、トップ
ダウン走査電子顕微鏡（SEM ）及び断面走査電子顕微鏡
（SEM ）を使用した。リソグラフィーやエッチングの各
処理のプロセスウィンドウを比較するため、±２５ナノ
メートル（１／４ミクロンの±１０％）のパターン寸法
（ＣＤ）における露出デフォーカスをプロット（ＥＤツ
リー）した。
【００３８】（実施例１）図１０〜図１２にAPEX-Eのド
ーズ・トゥ・クリア（dose to clear ）（Ｅ0 )をシリ
コン酸化物基板及びレジストのそれぞれの厚さの関数と
してモニターしたシミュレーションの結果を示す。ドー
ズ・トゥ・クリアとは、ポジレジストの場合には、レジ
ストを開口して大きなパッド領域を形成するのに必要な
照射量（Ｅ0 ) のことであり、ネガレジストの場合に
は、余分なレジストを除去して大きなパッド領域を残す
のに必要な照射量のことである。
【００３９】図１０（ａ）には、図１０（ｂ）に示す積
層構造、即ち、シリコン酸化物基板250 、９０ナノメー
トルの膜厚の有機反射防止膜251 、APEX-Eレジスト252
にMicrascan IIを用いた場合の結果が示されている。図
１１（ａ）には、図１１（ｂ）に示す積層構造、即ち、
シリコン酸化物基板260 、１００ナノメートルの膜厚の
炭素層と５０ナノメートルの膜厚の酸化物層とから成る
複合反射防止膜261 、APEX-Eレジスト262 にMicrascan
IIを用いた場合の結果が示されている。図１２（ａ）に
は、図１２（ｂ）に示す積層構造、即ち、シリコン酸化
物基板270 、９９ナノメートルの膜厚の有機反射防止膜
271 、APEX-Eレジスト272 にNSR-S201Aを用いた場合の
結果が示されている。
【００４０】図１０（ａ）、図１１（ａ）、図１２
（ａ）に示す各曲線は、積層基板構造及び露出系に応じ
て最適な結果を得るのに必要な反射防止膜の最小膜厚を
計算したものである。使用した波長におけるAPEX-Eレジ
スト、有機反射防止膜、炭素層のそれぞれの平均屈折率
（ｎ）をこの順番に以下に示す。
【００４１】 ｎAPEX-E ＝ １．７６ − ０．０８ｉ ｎAEC ＝ １．９５ − ０．２６ｉ ｎCARBON ＝ １．７５ − ０．５０ｉ （実施例２）７８５ナノメートルの膜厚のシリコン酸化
物基板、９０ナノメートルの膜厚の有機反射防止膜、３
００〜８５０ナノメートル厚のAPEX-Eレジストの積層構
造物に対して、Micrascan IIで露光して、線幅／線相互
間隔＝２５０／３００ナノメートル（即ち、５５０ナノ
メートルのピッチ）のパターンを形成し、ダマシンプロ
セス（金属配線形成プロセス）により配線を形成して電
気的に線幅を測定した結果を図１３に示す。有機反射防
止膜及びシリコン酸化物のエッチングに使用したエッチ
ング装置（LAM 4500 Rainbow）は、シリコン酸化物基板
を比較的浅く（２００ナノメートル）エッチングするた
め、APEX-Eの厚さが３００ナノメートルでもシリコン酸
化物とAPEX-Eのエッチング選択性を十分に有していた。
【００４２】図１０（ａ）に示すシミュレーション結果
によれば、５００ナノメートル厚のAPEX-E及び６１０ナ
ノメートル厚のAPEX-EのそれぞれのＥ0 の値を示す減衰
振動曲線は、シリコン酸化物の厚さが７８５ナノメート
ル辺りで相互に重なり合うことが分かる。減衰振動曲線
の挙動の差異は、特定のシリコン酸化物の膜厚のために
実験的に観測された焦点深度の傾向と矛盾することを表
している。しかしながら、３００ナノメートル厚のAPEX
-Eと、６１０ナノメートル厚のAPEX-Eと、８５０ナノメ
ートル厚のAPEX-Eとを比較すると、最適な照射状態の下
での焦点深度は、図１３に示すように、レジスト厚が減
少するに連れて増大することが分かるが、６１０ナノメ
ートル厚のAPEX-Eの焦点深度は、図１３から明らかなよ
うに、５００ナノメートル厚のAPEX-Eの焦点深度よりも
高い。３００ナノメートル厚のAPEX-Eのドーズウィンド
ウが比較的低いのは、薄膜干渉効果の影響をかなり受け
ているためであると考えられる。
【００４３】（実施例３）図１４（ａ）〜図１４（ｄ）
は、図１３（実施例２）に示す条件の下で、シリコン酸
化物基板の厚さが７８５ナノメートル、有機反射防止膜
の膜厚が９０ナノメートル、APEX-Eの厚さが６１０ナノ
メートルの場合におけるエッチング後の断面のＳＥＭ測
定の結果（図１４（ａ）（ｂ））と、シリコン酸化物基
板の厚さが７８５ナノメートル、有機反射防止膜の厚さ
が９０ナノメートル、APEX-Eの厚さが８５０ナノメート
ルの場合（図１４（ｃ）（ｄ））におけるエッチング後
の断面のＳＥＭ測定の結果を比較して示している。８５
０ナノメートル厚のAPEX-Eのエッチング後における酸化
物の底部はより削られている。これは６１０ナノメート
ルの膜厚のAPEX-Eが使用された場合、アスペクト比が減
少するためであると判断される。
【００４４】（実施例４）レジスト厚を薄くすることに
より生じるリソグラフィー処理の際の光学的近接効果と
エッチング処理の際のマイクロローディング効果とを、
(1) タングステン・ポリサイド・ゲ−ト電極基板、４５
ナノメートルの膜厚の有機反射防止膜、８５０ナノメー
トルの膜厚のAPEX-Eから成る積層構造物とMicrascan II
とを用いた場合、及び(2) タングステン・ポリサイド・
ゲ−ト電極基板、９０ナノメートルの膜厚の有機反射防
止膜、６１０ナノメートルの膜厚のAPEX-Eから成る積層
構造物とMicrascan IIとを用いた場合のそれぞれについ
て、図１５（ａ）〜図１５（ｇ）に示す異なるゲ−ト電
極パターン構造毎に調べた。図１６はレジスト厚を薄く
した場合のリソグラフィー処理における光学的近接効果
の変化を示す。図１６に示す相対的デルタＣＤ値（即
ち、ターゲットからのパターン寸法値の相対的なずれ）
は、リソグラフィー後のトップダウンＳＥＭ測定に基づ
いている。図１７はレジストの膜厚を薄くした場合のエ
ッチング処理におけるマイクロローディング効果の変化
を示す。図１７に示す相対的デルタＣＤ値は、反射防止
膜と窒化シリコンのエッチング装置（AME P5000 ）とタ
ングステン・ポリサイド・ゲート電極のエッチング装置
（UNITY 84 DRM）とでタングステン・ポリサイド・ゲ−
ト電極パターンを形成した後に線幅を電気的に測定した
結果である。図１６及び図１７に示す実験結果は、相対
的デルタＣＤ値が、ゲ−ト電極パターンの構造に拘ら
ず、９０ナノメートルの膜厚の有機反射防止膜上に形成
した６１０ナノメートルの膜厚のAPEX-Eの方が４５ナノ
メートルの膜厚の反射防止膜上に形成した８５０ナノメ
ートルの膜厚のAPEX-Eよりも小さいことを示している。
したがって、レジスト厚を薄くすることにより、リソグ
ラフィー処理の際の光学的近接効果だけでなく、エッチ
ング処理の際のマイクロローディング効果も改善される
ことが分かる。
【００４５】（実施例５）従来の単一層レジストの最大
分解能の例として、薄膜レジストとＮＡ＝０．６及びσ
＝０．６の高ＮＡ露出装置NSR-S201A との組み合わせに
より、１７５ナノメートルに等しい線幅と線間隔の解像
が可能である（３５０ナノメートル・ピッチ）。１ギガ
ビットＤＲＡＭレベルの設計ルールは、図１８（ａ）及
び図１８（ｂ）に示したように、ベアシリコン基板を覆
う９９ナノメートルの膜厚の有機反射防止膜上に形成し
た６１０ナノメートルの膜厚のAPEX-E、又は６１０ナノ
メートルの膜厚のUVIIHSにより解決される（ｋ1 ＝０．
４２）。１ギガビットＤＲＡＭレベルの設計ルールは、
現在のところ１７５ナノメートルと言われているが、製
造段階では１５０ナノメートルと思われる。回路設計に
応じて、ピッチは設計ルールの約二倍になる。ところ
が、ベアシリコンを９９ナノメートルの膜厚の有機反射
防止膜で覆い、この上に８５０ナノメートルの膜厚のAP
EX-Eと、８５０ナノメートルの膜厚のUVIIHSをレジスト
として形成した場合には、１ギガビットＤＲＡＭの設計
ルールを解像できない。高ＮＡの単一帯照明装置では、
図１２（ａ）から明らかなように、正弦曲線に従ってレ
ジストの膜厚を好ましい値に調節することが重要にな
る。特に、ピーク点ではレジストの薄膜干渉効果が少な
いため、正弦曲線のピーク点に相当するレジストの膜厚
が望ましい。薄膜干渉効果が少なければ、焦点深度（Ｄ
ＯＦ) 、分解能、及びドーズ許容度等のプロセス・ウィ
ンドウが改善される。
【００４６】（実施例６）レジストに直径３００ナノメ
ートルのコンタクトホール（エッチング後の直径は３３
０ナノメートル）を形成した場合のプロセス・ウィンド
ウを図１９に示す。この図１９は、７００ナノメートル
の膜厚のシリコン酸化物を９０ナノメートルの膜厚の有
機反射防止膜で覆い、この上に６１０ナノメートルの膜
厚のAPEX-Eを形成した場合と、８５０ナノメートルの膜
厚のAPEX-Eを形成した場合との比較を示している。ウェ
ハの露出にはMicrascan IIを使用し、反射防止膜のエッ
チングにはAME P5000 を、シリコン酸化物のエッチング
にはUNITY 85 DRMをそれぞれ使用した。リソグラフィー
後及びエッチング後のいずれにおいてもＳＥＭで断面を
測定してコンタクトホールのパターン寸法値（ＣＤ値）
を調べた。この実験結果は薄膜レジストプロセスが、コ
ンタクトホールのプロセス・ウィンドウを改善できるこ
とを示している。コンタクトホールのエッチング後の直
径を３３０ナノメートルにするためのエッチング前の直
径のＣＤ値が３００ナノメートルである場合、６１０ナ
ノメートルの膜厚のAPEX-E及び８５０ナノメートルの膜
厚のAPEX-Eのいずれでもプロセス・ウィンドウが拡大す
る。エッチング前後の６１０ナノメートルの膜厚のAPEX
-Eの焦点深度の差がエッチング前後の８５０ナノメート
ルの膜厚のAPEX-Eの焦点深度の差よりも小さいのは、エ
ッチング状態（例えば、過剰エッチング時間）が同じで
あったためと思われる。
【００４７】（実施例７）図２０及び図２１は、コンタ
クト抵抗及びコンタクトチェーン抵抗の電気テストの結
果を示している。コンタクトホールパターンは、５５０
ナノメートルの膜厚のシリコン酸化物を９０ナノメート
ルの膜厚の反射防止膜で覆い、この上に５００ナノメー
トルの膜厚のAPEX-E、６１０ナノメートルの膜厚のAPEX
-E、又は８５０ナノメートルの膜厚のAPEX-Eに形成し
た。直径３００ナノメートルのコンタクトホールは、Mi
crascan II、LAM 4500 Rainbow、化学的機械研磨（ＣＭ
Ｐ）プロセス、ライナーとしてＴｉ／ＴｉＮ、及び充填
材としてタングステンをそれぞれ使用して形成されてい
る。薄膜レジストプロセスは、コンタクト抵抗及びコン
タクトチェーン抵抗を共に安定化することが判明した。
但し、５００ナノメートルの膜厚のAPEX-Eのコンタクト
抵抗及びコンタクトチェーン抵抗は、６１０ナノメート
ルの膜厚のAPEX-Eのコンタクト抵抗及びコンタクトチェ
ーン抵抗よりも僅かに安定していない。この原因は、図
２２（ａ）〜図２２（ｆ）に示すように、エッチング後
のレジストの厚さが不十分であったためと思われる。
【００４８】（実施例８）図２３を参照して、酸化物と
炭素の複合反射防止膜を用いたパターン転写処理につい
て説明する。図２３（ａ）に示すように、ＮＡ＝０．
５、σ＝０．６のMicrascan IIを使用して５００ナノメ
ートルの膜厚のシリコン酸化物基板上に、ほぼ５０ナノ
メートルの膜厚のＣＶＤシリコン酸化物と、スパッタリ
ングされたほぼ１００ナノメートルの膜厚の炭素層とで
構成した反射防止膜を形成し、この膜の上に６１０ナノ
メートルの膜厚のAPEX-Eレジストを形成し、２００ナノ
メートルの線幅及び線相互間隔（すなわち、４００ナノ
メートルのピッチ）のパターンを解像する。さらに、AM
E P5000 とUNITY 85 DRMとを組み合わせてエッチングを
することにより、２００ナノメートル幅の複数本の線及
びこれらの線の相互間隔を２００ナノメートルに維持し
たパターンを５００ナノメートル厚のシリコン酸化物基
板に確実に転写できた（図２３（ｂ））。スパッタリン
グにより形成した炭素層は、正確に厚さを制御しなくて
も、有効反射防止特性の最小厚以上に設定することによ
り、優れた反射防止特性を示した。炭素層は図２３
（ｃ）に示すように、基板（シリコン酸化物）に対して
優れたエッチング選択性を示した。６１０ナノメートル
の膜厚のAPEX-Eレジストと、５００ナノメートルの膜厚
のシリコン酸化物基板を覆う１００ナノメートルの膜厚
の炭素層との間の５０ナノメートルの膜厚のシリコン酸
化物層により、APEX-Eパターンの炭素膜からの汚染を防
止できる。シリコン酸化物と炭素膜とから成る複合反射
防止膜の使用により分解能は実用的な限界（Ｋ1 ＝０．
４）に達すると思われるが、中間層の光学的特性の更な
る最適化によりプロセス・ウィンドウをさらに増大でき
る。
【００４９】尚、この発明は、上記実施例に限定される
ものではなく、複合反射防止膜上に形成されるレジスト
の膜厚は、例えば約３００乃至５００ナノメートルの範
囲、又は、複合反射防止膜の膜厚の約３倍乃至６倍の範
囲としてもよい。
【００５０】その他、この発明の要旨を変えない範囲に
おいて種々変形可能なことは勿論である。
【００５１】
【発明の効果】以上、詳述したようにこの発明によれ
ば、薄いレジストを用いているため、リソグラフィー処
理では分解能及び焦点深度が共に改善され、エッチング
処理ではエッチングにより形成されるパターンの形状及
びエッチングのマイクロローディング効果が共に改善さ
れる他に、光学的近接効果が減少する。さらに、レジス
ト層の膜厚が薄いため、開口数の大きい露出装置を使用
することができるようになる。しかも、薄膜レジストを
使用することにより、コンタクトホールのプロセスウィ
ンドウも改善できる。
【図面の簡単な説明】
【図１】図１（ａ）〜図１（ｃ）は、この発明の一実施
例におけるパターンの転写工程を示す図。
【図２】図２（ａ）〜図２（ｃ）は、図１（ｃ）に続く
この発明の一実施例におけるパターンの転写工程を示す
図。
【図３】図３（ａ）、図３（ｂ）は、酸化物層と炭素層
とから成る図１（ａ）の複合反射防止膜の形成過程に関
する詳細を示す図。
【図４】図４は、酸化物層と炭素層とから成る図１
（ａ）の複合反射防止膜の形成過程に関する詳細を示す
図。
【図５】図５は、２４８ナノメートルの単一帯域光にお
ける様々な材料の屈折率を説明するために示す図。
【図６】図６（ａ）は反射防止膜のない構造の基板を示
す図であり、図６（ｂ）は図６（ａ）の基板の反射率の
シミュレーションを示す図。
【図７】図７（ａ）は有機反射防止膜のある構造の基板
を示す図であり、図７（ｂ）は図７（ａ）の基板の反射
率のシミュレーションを示す図。
【図８】図８（ａ）は酸化物層とα−炭素層とから成る
複合反射防止膜を有する構造の基板を示す図であり、図
８（ｂ）は図８（ａ）の基板の反射率のシミュレーショ
ンを示す図。
【図９】図９は焦点深度とレジスト厚との関係を示す
図。
【図１０】図１０（ａ）はMicrascan IIの照射量対APEX
-Eレジストの除去量（Ｅ0 ）をシリコン酸化物基板の厚
さと９０ナノメートル厚の有機反射防止膜で被覆したレ
ジストの厚さとの関数としてモニターしたシミュレーシ
ョンの結果を示す図であり、図１０（ｂ）は図１０
（ａ）のシミュレーションに用いた基板を示す図。
【図１１】図１１（ａ）はMicrascan IIの照射量対APEX
-Eレジストの除去量（Ｅ0 ）をシリコン酸化物基板の厚
さと、シリコン酸化物の層（５０ナノメートル）及び炭
素の層（１００ナノメートル）から成る複合反射防止膜
で被覆したレジストの厚さとの関数としてモニターした
シミュレーションの結果を示す図であり、図１１（ｂ）
は図１１（ａ）のシミュレーションに用いた基板を示す
図。
【図１２】図１２（ａ）はNSR-S201A の照射量対APEX-E
レジストの除去量（Ｅ0 ）をシリコン酸化物基板の厚さ
と９９ナノメートルの有機反射防止膜で被覆したレジス
トの厚さとの関数としてモニターしたシミュレーション
の結果を示す図であり、図１２（ｂ）は図１２（ａ）の
シミュレーションに用いた基板を示す図。
【図１３】図１３は７８５ナノメートル厚のシリコン酸
化物基板、９０ナノメートル厚の有機反射防止膜、８５
０〜３００ナノメートルのいずれかの厚さのAPEX-Eレジ
ストから成る各構造物に対して、Micrascan IIの露出に
より線幅／線と線との間隔＝２５０／３００ナノメート
ルのパターン（５５０ナノメートルのピッチ）を形成
し、電気的に線幅を測定した結果を示す図。
【図１４】図１４（ａ）、図１４（ｂ）は、６１０ナノ
メートル厚のAPEX-E、図１４（ｃ）、図１４（ｄ）は、
８５０ナノメートル厚のAPEX-Eを用いて、線幅／線相互
間隔＝２５０／３００ナノメートルのパターン（５５０
ナノメートルのピッチ）のエッチングをした場合に得ら
れるそれぞれの断面を示すＳＥＭによる写真。
【図１５】図１５（ａ）乃至図１５（ｇ）は、リソグラ
フィー処理の際の光学的近接効果及びエッチング処理の
際のマイクロローディング効果の評価に用いた異なるゲ
ート電極パターン構造の断面の概略図。
【図１６】図１６は、タングステン・ポリサイド・ゲー
ト電極、４５ナノメートル厚の有機反射防止膜、６１０
ナノメートル厚のAPEX-Eから成る構造と、タングステン
・ポリサイド・ゲート電極、４５ナノメートル厚の有機
反射防止膜、８５０ナノメートル厚のAPEX-Eから成る構
造の各々について、レジスト厚を薄くすることによりリ
ソグラフィー処理で生じる光学的近接効果をリソグラフ
ィー後のトップダウンＳＥＭ測定により示す図である。
【図１７】図１７は、タングステン・ポリサイド・ゲー
ト電極、４５ナノメートル厚の有機反射防止膜、６１０
ナノメートル厚のAPEX-Eから成る構造と、タングステン
・ポリサイド・ゲート電極、４５ナノメートル厚の有機
反射防止膜、８５０ナノメートル厚のAPEX-Eから成る構
造の各々について、レジスト厚を薄くすることによりエ
ッチング処理で生じるマイクロローディング効果の変化
を示す図。
【図１８】図１８は、シリコン酸化物基板、９９ナノメ
ートル厚の有機反射防止膜、６１０ナノメートル厚のAP
EX-Eから成る構造と、シリコン酸化物基板、９９ナノメ
ートル厚の有機反射防止膜、６１０ナノメートル厚のUV
IIHSから成る構造の各々について、NSR-S201A を用いて
形成した１７５ナノメートル幅の線と１７５ナノメート
ル幅の線相互間隔（３５０ナノメートルのピッチ）に関
するＳＥＭによる断面を示す写真。
【図１９】図１９は、７００ナノメートルの膜厚のシリ
コン酸化物、９０ナノメートルの膜厚の有機反射防止
膜、６１０ナノメートルの膜厚のAPEX-Eから成る構造
と、７００ナノメートルの膜厚のシリコン酸化物、９０
ナノメートルの膜厚の有機反射防止膜、８５０ナノメー
トルの膜厚のAPEX-Eから成る構造の各々について、リソ
グラフィー（寸法目標３００ナノメートル）とエッチン
グ（寸法目標３３０ナノメートル）とを行った後のコン
タクトホールのプロセスウィンドウを比較して示す図。
【図２０】図２０は、５５０ナノメートルの膜厚のシリ
コン酸化物基板と、９０ナノメートルの膜厚の有機反射
防止膜とから成る構造物に、５００ナノメートルの膜厚
のAPEX-E、６１０ナノメートルの膜厚のAPEX-E、８５０
ナノメートルの膜厚のAPEX-Eのいずれかを組み合わせた
場合における３００ナノメートルのコンタクト抵抗に関
する電気的な試験結果を示す図。
【図２１】図２１は、５５０ナノメートルの膜厚のシリ
コン酸化物基板と、９０ナノメートルの膜厚の有機反射
防止膜とから成る構造物に、５００ナノメートルの膜厚
のAPEX-E、６１０ナノメートルの膜厚のAPEX-E、８５０
ナノメートルの膜厚のAPEX-Eのいずれかを組み合わせた
場合における３００ナノメートルのコンタクトチェーン
抵抗に関する電気的な試験結果を示図。
【図２２】５５０ナノメートルの膜厚のシリコン酸化物
基板と、９０ナノメートルの膜厚の有機反射防止膜とか
ら成る構造物に、図２２（ａ）、図２２（ｂ）は、５０
０ナノメートルの膜厚のAPEX-E、図２２（ｃ）、図２２
（ｂ）は、６１０ナノメートルの膜厚のAPEX-E、図２２
（ｅ）、図２２（ｆ）は、８５０ナノメートルの膜厚の
APEX-Eのいずれかを組み合わせた各々の構造において、
レジストに直径３００ナノメートルのコンタクトホール
を形成し各コンタクトホールをＳＥＭで測定して得られ
た断面を示す写真。
【図２３】５００ナノメートル厚のシリコン酸化物基
板、シリコン酸化物層と炭素層とから成る複合反射防止
膜、６１０ナノメートル厚のAPEX-Eから成る構造物に２
００ナノメートル幅の線を２００ナノメートルの間隔
（４００ナノメートルのピッチ）で複数本形成した場合
について、図２３（ａ）はMicrascan II による露出
後、図２３（ｂ）はシリコン酸化物と炭素との複合反射
防止膜のエッチング後、図２３（ｃ）はシリコン酸化物
基板をエッチングしたパターン転写後の各時点において
ＳＥＭで測定して得られた断面を示す写真。
【符号の説明】
１００…基板、 １０２…複合反射防止膜、 １０２ａ…シリコン酸化膜、 １０２ｂ…炭素膜、 １０４…レジスト。
フロントページの続き (72)発明者 東 司 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 大岩 徳久 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 松田 哲朗 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 デビッド・エム・ドブツィンスキー アメリカ合衆国、 ニューヨーク州 12533、 ホープウエル・ジャンクショ ン、 シエナンドー・ロード 29 (72)発明者 奥村 勝弥 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 昭60−117723（ＪＰ，Ａ) 特開 平５−226244（ＪＰ，Ａ) 特開 平２−58221（ＪＰ，Ａ) 特開 平５−114559（ＪＰ，Ａ) 特開 平７−263309（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/027 G03F 7/11 503

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 加工すべき基板を供給する工程と、 この基板上に炭素膜、酸化物の膜、及び前記炭素膜と前
    記酸化物の膜との間に形成された遷移層を有する複合反
    射防止膜を形成する工程と、前記複合反射防止膜上に、厚さが約３００ナノメートル
    から約８５０ナノメートルの範囲のレジストでパターン
    を形成する工程と、 前記レジストのパターンをマスクとして前記複合反射防
    止膜をエッチングし、前記炭素膜のパターンを形成する
    工程と、 前記炭素膜のパターンをマスクとして前記基板を加工す
    る工程と を有する半導体装置の製造方法。
  2. 【請求項２】 加工すべき基板を供給する工程と、 この基板上に炭素膜の上に膜厚が約５０ナノメートルの
    酸化物の膜が形成された複合反射防止膜を形成する工程
    と、 前記複合反射防止膜上に、厚さが約３００ナノメートル
    から約８５０ナノメートルの範囲のレジストでパターン
    を形成する工程と、 前記レジストのパターンをマスクとして前記複合反射防
    止膜をエッチングし、前記炭素膜のパターンを形成する
    工程と、 前記炭素膜のパターンをマスクとして前記基板を加工す
    る工程と を有する半導体装置の製造方法。
  3. 【請求項３】 前記基板を加工する工程は基板をエッチ
    ングする処理を含むことを特長とする請求項１又は２記
    載の半導体装置の製造方法。
  4. 【請求項４】 前記酸化物の膜厚は前記炭素膜の膜厚よ
    り薄く設定されていることを特徴とする請求項１又は２
    記載の半導体装置の製造方法。
  5. 【請求項５】 前記炭素膜は厚さが約１００ナノメート
    ルであることを特長とする請求項４記載の半導体装置の
    製造方法。
  6. 【請求項６】 前記パターンを構成するレジストは厚さ
    が約６１０ナノメートルであることを特長とする請求項
    １又は２記載の半導体装置の製造方法。
  7. 【請求項７】 前記パターンを構成するレジストは化学
    増幅型レジストであることを特長とする請求項１又は２
    記載の半導体装置の製造方法。
  8. 【請求項８】 基板は絶縁体であることを特長とする請
    求項１又は２記載の半導体装置の製造方法。
  9. 【請求項９】 前記基板は導体であることを特長とする
    請求項１又は２記載の半導体装置の製造方法。
  10. 【請求項１０】 前記基板は半導体であることを特長と
    する請求項１又は２記載の半導体装置の製造方法。
  11. 【請求項１１】 前記基板を加工する工程は遠紫外線加
    工処理であることを特長とする請求項１又は２記載の半
    導体装置の製造方法。
  12. 【請求項１２】 前記レジストの膜厚は前記複合反射防
    止膜の膜厚の約３倍乃至６倍であることを特長とする請
    求項１又は２記載の半導体装置の製造方法。
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Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6117345A (en) 1997-04-02 2000-09-12 United Microelectronics Corp. High density plasma chemical vapor deposition process
TW399234B (en) 1997-07-02 2000-07-21 Yamaha Corp Wiring forming method
JPH1174176A (ja) * 1997-08-29 1999-03-16 Sony Corp 半導体装置の製造方法、膜厚最適化装置および膜厚最適化方法
US6066578A (en) * 1997-12-01 2000-05-23 Advanced Micro Devices, Inc. Method and system for providing inorganic vapor surface treatment for photoresist adhesion promotion
US6051369A (en) * 1998-01-08 2000-04-18 Kabushiki Kaisha Toshiba Lithography process using one or more anti-reflective coating films and fabrication process using the lithography process
US6274292B1 (en) * 1998-02-25 2001-08-14 Micron Technology, Inc. Semiconductor processing methods
US7804115B2 (en) * 1998-02-25 2010-09-28 Micron Technology, Inc. Semiconductor constructions having antireflective portions
US6200734B1 (en) * 1998-06-15 2001-03-13 Lucent Technologies Inc. Method for fabricating semiconductor devices
US6444584B1 (en) * 1998-07-16 2002-09-03 Taiwan Semiconductor Manufacturing Company Plasma etch method for forming composite silicon/dielectric/silicon stack layer
US6383723B1 (en) * 1998-08-28 2002-05-07 Micron Technology, Inc. Method to clean substrate and improve photoresist profile
US6268282B1 (en) * 1998-09-03 2001-07-31 Micron Technology, Inc. Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks
US6294459B1 (en) * 1998-09-03 2001-09-25 Micron Technology, Inc. Anti-reflective coatings and methods for forming and using same
US6255211B1 (en) * 1998-10-02 2001-07-03 Texas Instruments Incorporated Silicon carbide stop layer in chemical mechanical polishing over metallization layers
US6828683B2 (en) 1998-12-23 2004-12-07 Micron Technology, Inc. Semiconductor devices, and semiconductor processing methods
US7235499B1 (en) * 1999-01-20 2007-06-26 Micron Technology, Inc. Semiconductor processing methods
US6569595B1 (en) 1999-02-25 2003-05-27 Kabushiki Kaisha Toshiba Method of forming a pattern
DE19937995C2 (de) * 1999-08-11 2003-07-03 Infineon Technologies Ag Verfahren zur Strukturierung einer organischen Antireflexionsschicht
US7067414B1 (en) 1999-09-01 2006-06-27 Micron Technology, Inc. Low k interlevel dielectric layer fabrication methods
US6440860B1 (en) * 2000-01-18 2002-08-27 Micron Technology, Inc. Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride
US6573030B1 (en) 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
JP5121090B2 (ja) * 2000-02-17 2013-01-16 アプライド マテリアルズ インコーポレイテッド アモルファスカーボン層の堆積方法
US6316277B1 (en) * 2000-05-30 2001-11-13 Advanced Micro Devices, Inc. Tuning substrate/resist contrast to maximize defect inspection sensitivity for ultra-thin resist in DUV lithography
JP2002194547A (ja) * 2000-06-08 2002-07-10 Applied Materials Inc アモルファスカーボン層の堆積方法
US6420088B1 (en) 2000-06-23 2002-07-16 International Business Machines Corporation Antireflective silicon-containing compositions as hardmask layer
US6764958B1 (en) * 2000-07-28 2004-07-20 Applied Materials Inc. Method of depositing dielectric films
US6573167B2 (en) * 2000-08-10 2003-06-03 Texas Instruments Incorporated Using a carbon film as an etch hardmask for hard-to-etch materials
KR100851842B1 (ko) 2000-08-31 2008-08-13 후지필름 가부시키가이샤 네거티브 레지스트 조성물 및 이를 사용한 패턴 형성 방법
WO2002023601A2 (en) * 2000-09-14 2002-03-21 Infineon Technologies North America Corp. Method for contact etching using a hardmask and advanced resist technology
US6576562B2 (en) 2000-12-15 2003-06-10 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device using mask pattern having high etching resistance
US6537733B2 (en) * 2001-02-23 2003-03-25 Applied Materials, Inc. Method of depositing low dielectric constant silicon carbide layers
JP2002280354A (ja) * 2001-03-19 2002-09-27 Osaka Prefecture 炭素薄膜のエッチング方法及びエッチング装置
US7085616B2 (en) 2001-07-27 2006-08-01 Applied Materials, Inc. Atomic layer deposition apparatus
US6656837B2 (en) * 2001-10-11 2003-12-02 Applied Materials, Inc. Method of eliminating photoresist poisoning in damascene applications
US6613665B1 (en) * 2001-10-26 2003-09-02 Lsi Logic Corporation Process for forming integrated circuit structure comprising layer of low k dielectric material having antireflective properties in an upper surface
US6573189B1 (en) 2001-11-07 2003-06-03 Taiwan Semiconductor Manufacturing Company Manufacture method of metal bottom ARC
DE10156865A1 (de) * 2001-11-20 2003-05-28 Infineon Technologies Ag Verfahren zum Ausbilden einer Struktur in einem Halbleitersubstrat
KR100459219B1 (ko) * 2001-12-28 2004-12-03 엘지.필립스 엘시디 주식회사 절연막 형성방법 및 이를 이용한 폴리실리콘박막트랜지스터의 형성방법
US6541397B1 (en) 2002-03-29 2003-04-01 Applied Materials, Inc. Removable amorphous carbon CMP stop
US7125645B2 (en) * 2002-04-10 2006-10-24 United Microelectronics Corp. Composite photoresist for pattern transferring
US7365408B2 (en) * 2002-04-30 2008-04-29 International Business Machines Corporation Structure for photolithographic applications using a multi-layer anti-reflection coating
US7097923B2 (en) 2002-04-30 2006-08-29 Hitachi Global Storage Technologies Method for forming thin film heads using a tri-layer anti-reflection coating for photolithographic applications and a structure thereof
US20040079726A1 (en) * 2002-07-03 2004-04-29 Advanced Micro Devices, Inc. Method of using an amorphous carbon layer for improved reticle fabrication
US6927178B2 (en) 2002-07-11 2005-08-09 Applied Materials, Inc. Nitrogen-free dielectric anti-reflective coating and hardmask
US6673684B1 (en) 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US6764949B2 (en) * 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US6884733B1 (en) * 2002-08-08 2005-04-26 Advanced Micro Devices, Inc. Use of amorphous carbon hard mask for gate patterning to eliminate requirement of poly re-oxidation
US6989332B1 (en) 2002-08-13 2006-01-24 Advanced Micro Devices, Inc. Ion implantation to modulate amorphous carbon stress
US6875664B1 (en) 2002-08-29 2005-04-05 Advanced Micro Devices, Inc. Formation of amorphous carbon ARC stack having graded transition between amorphous carbon and ARC material
US7521304B1 (en) 2002-08-29 2009-04-21 Advanced Micro Devices, Inc. Method for forming integrated circuit
US7084071B1 (en) * 2002-09-16 2006-08-01 Advanced Micro Devices, Inc. Use of multilayer amorphous carbon ARC stack to eliminate line warpage phenomenon
US6767824B2 (en) * 2002-09-23 2004-07-27 Padmapani C. Nallan Method of fabricating a gate structure of a field effect transistor using an alpha-carbon mask
US20040063008A1 (en) * 2002-09-26 2004-04-01 Advanced Micro Devices, Inc. Post etch overlay metrology to avoid absorbing layers preventing measurements
US6803313B2 (en) * 2002-09-27 2004-10-12 Advanced Micro Devices, Inc. Method for forming a hardmask employing multiple independently formed layers of a pecvd material to reduce pinholes
US7238462B2 (en) 2002-11-27 2007-07-03 Tokyo Ohka Kogyo Co., Ltd. Undercoating material for wiring, embedded material, and wiring formation method
KR100489657B1 (ko) * 2003-02-21 2005-05-17 삼성전자주식회사 반도체 장치의 패턴 형성 방법 및 이를 이용한 반도체장치의 제조방법
US6825114B1 (en) 2003-04-28 2004-11-30 Advanced Micro Devices, Inc. Selective stress-inducing implant and resulting pattern distortion in amorphous carbon patterning
US7015124B1 (en) 2003-04-28 2006-03-21 Advanced Micro Devices, Inc. Use of amorphous carbon for gate patterning
US6773998B1 (en) 2003-05-20 2004-08-10 Advanced Micro Devices, Inc. Modified film stack and patterning strategy for stress compensation and prevention of pattern distortion in amorphous carbon gate patterning
US6972255B2 (en) * 2003-07-28 2005-12-06 Freescale Semiconductor, Inc. Semiconductor device having an organic anti-reflective coating (ARC) and method therefor
WO2005024922A1 (en) * 2003-08-29 2005-03-17 Advanced Micro Devices, Inc. A method of forming a teos cap layer at low temperature and reduced deposition rate
DE10339988B4 (de) * 2003-08-29 2008-06-12 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer antireflektierenden Schicht
US7132201B2 (en) * 2003-09-12 2006-11-07 Micron Technology, Inc. Transparent amorphous carbon structure in semiconductor devices
US7129180B2 (en) * 2003-09-12 2006-10-31 Micron Technology, Inc. Masking structure having multiple layers including an amorphous carbon layer
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US7638440B2 (en) * 2004-03-12 2009-12-29 Applied Materials, Inc. Method of depositing an amorphous carbon film for etch hardmask application
JP4879159B2 (ja) * 2004-03-05 2012-02-22 アプライド マテリアルズ インコーポレイテッド アモルファス炭素膜堆積のためのｃｖｄプロセス
US7079740B2 (en) * 2004-03-12 2006-07-18 Applied Materials, Inc. Use of amorphous carbon film as a hardmask in the fabrication of optical waveguides
US20050199585A1 (en) * 2004-03-12 2005-09-15 Applied Materials, Inc. Method of depositing an amorphous carbon film for metal etch hardmask application
KR100587079B1 (ko) * 2004-04-29 2006-06-08 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법
US7094442B2 (en) * 2004-07-13 2006-08-22 Applied Materials, Inc. Methods for the reduction and elimination of particulate contamination with CVD of amorphous carbon
US20070286965A1 (en) * 2006-06-08 2007-12-13 Martin Jay Seamons Methods for the reduction and elimination of particulate contamination with cvd of amorphous carbon
US20070037100A1 (en) * 2005-08-09 2007-02-15 International Business Machines Corporation High aspect ratio mask open without hardmask
US7902078B2 (en) * 2006-02-17 2011-03-08 Tokyo Electron Limited Processing method and plasma etching method
US20070286954A1 (en) * 2006-06-13 2007-12-13 Applied Materials, Inc. Methods for low temperature deposition of an amorphous carbon layer
US7727837B2 (en) * 2007-01-31 2010-06-01 Qimonda Ag Method of producing an integrated circuit having a capacitor with a supporting layer
JP5180121B2 (ja) * 2009-02-20 2013-04-10 東京エレクトロン株式会社 基板処理方法
JP6064360B2 (ja) 2011-05-11 2017-01-25 Jsr株式会社 パターン形成方法及びレジスト下層膜形成用組成物
JP2015216176A (ja) * 2014-05-08 2015-12-03 キヤノン株式会社 半導体装置の製造方法、及び、半導体装置
TW201830517A (zh) * 2016-11-16 2018-08-16 日商東京威力科創股份有限公司 用於多重圖案化程序之硬遮罩過蝕刻的調節方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4053350A (en) * 1975-07-11 1977-10-11 Rca Corporation Methods of defining regions of crystalline material of the group iii-v compounds
US4426767A (en) * 1982-01-11 1984-01-24 Sperry Cororation Selective epitaxial etch planar processing for gallium arsenide semiconductors
US4704342A (en) * 1985-04-02 1987-11-03 Fairchild Semiconductor Corporation Photomask having a patterned carbon light-blocking coating
US4620898A (en) * 1985-09-13 1986-11-04 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Ion beam sputter etching
US4975144A (en) * 1988-03-22 1990-12-04 Semiconductor Energy Laboratory Co., Ltd. Method of plasma etching amorphous carbon films
JPH0258221A (ja) * 1988-08-23 1990-02-27 Semiconductor Energy Lab Co Ltd 炭素または炭素を主成分とするマスクを用いたエッチング方法
KR950011563B1 (ko) * 1990-11-27 1995-10-06 가부시끼가이샤 도시바 반도체장치의 제조방법
US5302240A (en) * 1991-01-22 1994-04-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
KR960000375B1 (ko) * 1991-01-22 1996-01-05 가부시끼가이샤 도시바 반도체장치의 제조방법
US5185293A (en) * 1992-04-10 1993-02-09 Eastman Kodak Company Method of forming and aligning patterns in deposted overlaying on GaAs
US5656128A (en) * 1993-03-26 1997-08-12 Fujitsu Limited Reduction of reflection by amorphous carbon
JPH06302599A (ja) * 1993-04-13 1994-10-28 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
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