JP3189187B2 - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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- JP3189187B2 JP3189187B2 JP04097693A JP4097693A JP3189187B2 JP 3189187 B2 JP3189187 B2 JP 3189187B2 JP 04097693 A JP04097693 A JP 04097693A JP 4097693 A JP4097693 A JP 4097693A JP 3189187 B2 JP3189187 B2 JP 3189187B2
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Description
【０００１】
【産業上の利用分野】この発明は、テレビジョン受像機
のＹ／Ｃ分離回路などに適用されるデジタル信号処理装
置に関するものである。
のＹ／Ｃ分離回路などに適用されるデジタル信号処理装
置に関するものである。
【０００２】
【従来の技術】図６は従来のデジタル信号処理回路を示
すブロック図で、１はアナログ信号の入力端子、２はク
ランプ回路、３はＡ／Ｄ変換器、４はデジタル信号処理
部、５はＤ／Ａ変換器、６はアナログ信号の出力端子で
ある。
すブロック図で、１はアナログ信号の入力端子、２はク
ランプ回路、３はＡ／Ｄ変換器、４はデジタル信号処理
部、５はＤ／Ａ変換器、６はアナログ信号の出力端子で
ある。
【０００３】次に動作を説明する。入力端子１から入力
されたアナログ信号は、クランプ回路２で信号の基底部
がＡ／Ｄ変換器３の下側基準電圧ＶRBを越えないように
クランプされ、Ａ／Ｄ変換器３に入力される。Ａ／Ｄ変
換器３は下側基準電圧ＶRBと上側基準電圧ＶRTを基準に
して８ｂｉｔのデジタルデータに変換する。デジタル信
号処理部４は所定の信号処理を施してＤ／Ａ変換器５に
出力する。Ｄ／Ａ変換器５は下側基準電圧ＶRB′と上側
基準電圧ＶRTを基準にして入力データをアナログ信号に
変換し、出力端子６に出力する。
されたアナログ信号は、クランプ回路２で信号の基底部
がＡ／Ｄ変換器３の下側基準電圧ＶRBを越えないように
クランプされ、Ａ／Ｄ変換器３に入力される。Ａ／Ｄ変
換器３は下側基準電圧ＶRBと上側基準電圧ＶRTを基準に
して８ｂｉｔのデジタルデータに変換する。デジタル信
号処理部４は所定の信号処理を施してＤ／Ａ変換器５に
出力する。Ｄ／Ａ変換器５は下側基準電圧ＶRB′と上側
基準電圧ＶRTを基準にして入力データをアナログ信号に
変換し、出力端子６に出力する。
【０００４】
【発明が解決しようとする課題】従来のデジタル信号処
理回路は、Ａ／Ｄ変換器およびＤ／Ａ変換器の下側およ
び上側基準電圧がそれぞれ固定されているため、入力さ
れたアナログ信号の振幅が大きい場合は、図７（ａ）に
示すように多階調のデジタル信号に変換できる。しか
し、振幅が小さい場合は、図７（ｂ）に示すように入力
信号に対する信号処理の階調が少なくなり、信号対雑音
比（Ｓ／Ｎ）が低下するという問題点があった。
理回路は、Ａ／Ｄ変換器およびＤ／Ａ変換器の下側およ
び上側基準電圧がそれぞれ固定されているため、入力さ
れたアナログ信号の振幅が大きい場合は、図７（ａ）に
示すように多階調のデジタル信号に変換できる。しか
し、振幅が小さい場合は、図７（ｂ）に示すように入力
信号に対する信号処理の階調が少なくなり、信号対雑音
比（Ｓ／Ｎ）が低下するという問題点があった。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、入力信号の振幅が小さい場合
でも階調数の多いデジタル信号に変換してＳ／Ｎのよい
信号処理が行えるデジタル信号処理装置を得ることを目
的とする。
るためになされたもので、入力信号の振幅が小さい場合
でも階調数の多いデジタル信号に変換してＳ／Ｎのよい
信号処理が行えるデジタル信号処理装置を得ることを目
的とする。
【０００６】
【課題を解決するための手段】この発明に係るデジタル
信号処理装置は、入力されたアナログ信号の上側または
下側の最大値を検出する手段、この検出値を予め定めた
値だけ越える上側または下側基準電圧を発生する手段、
信号処理装置は、入力されたアナログ信号の上側または
下側の最大値を検出する手段、この検出値を予め定めた
値だけ越える上側または下側基準電圧を発生する手段、
【０００７】この上側基準電圧と予め設定された下側電
圧、または前記下側基準電圧と予め設定された上側電圧
を基準としてＡ／Ｄ変換を行う手段、
圧、または前記下側基準電圧と予め設定された上側電圧
を基準としてＡ／Ｄ変換を行う手段、
【０００８】入力されたアナログ信号をデジタル信号の
処理に要する時間だけ遅延させる手段、この遅延手段に
よって遅延された前記アナログ信号の上側または下側の
最大値を検出する手段、この検出値を予め定めた値だけ
越える上側または下側遅延基準電圧を発生する手段、
処理に要する時間だけ遅延させる手段、この遅延手段に
よって遅延された前記アナログ信号の上側または下側の
最大値を検出する手段、この検出値を予め定めた値だけ
越える上側または下側遅延基準電圧を発生する手段、
【０００９】この上側遅延基準電圧と予め設定された前
記下側電圧、または前記下側遅延基準電圧と予め設定さ
れた前記上側電圧を基準としてＤ／Ａ変換を行う手段を
備えたものである。
記下側電圧、または前記下側遅延基準電圧と予め設定さ
れた前記上側電圧を基準としてＤ／Ａ変換を行う手段を
備えたものである。
【００１０】
【００１１】
【作用】この発明によれば、Ａ／Ｄ変換およびＤ／Ａ変
換を入力されたアナログ信号の振幅の大小に応動する上
側基準電圧および下側基準電圧でＡ／Ｄ変換およびＤ／
Ａ変換するので、振幅の小さい入力信号であっても階調
数の多いデジタル信号に変換して信号処理を行うことが
できる。
換を入力されたアナログ信号の振幅の大小に応動する上
側基準電圧および下側基準電圧でＡ／Ｄ変換およびＤ／
Ａ変換するので、振幅の小さい入力信号であっても階調
数の多いデジタル信号に変換して信号処理を行うことが
できる。
【００１２】
【００１３】また、Ａ／Ｄ変換用の基準値とは別に、デ
ジタル信号処理に要する時間だけ遅延させた入力アナロ
グ信号からＤ／Ａ変換用の基準電圧を作成するようにし
たので、Ａ／Ｄ変換時の基準値に則した任意のＤ／Ａ変
換基準電圧に設定することができる。
ジタル信号処理に要する時間だけ遅延させた入力アナロ
グ信号からＤ／Ａ変換用の基準電圧を作成するようにし
たので、Ａ／Ｄ変換時の基準値に則した任意のＤ／Ａ変
換基準電圧に設定することができる。
【００１４】また、音声信号のように上側と下側の振幅
が変動するアナログ信号であっても、上側および下側の
ピーク値にもとづいて上側および下側基準電圧を発生し
てＡ／Ｄ変換およびＤ／Ａ変換するので、音声信号につ
いてもＳ／Ｎのよいデジタル信号処理を行うことができ
る。
が変動するアナログ信号であっても、上側および下側の
ピーク値にもとづいて上側および下側基準電圧を発生し
てＡ／Ｄ変換およびＤ／Ａ変換するので、音声信号につ
いてもＳ／Ｎのよいデジタル信号処理を行うことができ
る。
【００１５】
【実施例】実施例１． 図１はこの発明の実施例１のブロック回路図で、図６と
同一部分にはそれぞれ同一符号を付して説明を省略す
る。図において７はピーク検出回路、８は上側基準電圧
発生回路で、上側基準電圧ＶRT1 および下側基準電圧Ｖ
RB1 は、Ａ／Ｄ変換器３とＤ／Ａ変換器５にそれぞれ与
えられる。
同一部分にはそれぞれ同一符号を付して説明を省略す
る。図において７はピーク検出回路、８は上側基準電圧
発生回路で、上側基準電圧ＶRT1 および下側基準電圧Ｖ
RB1 は、Ａ／Ｄ変換器３とＤ／Ａ変換器５にそれぞれ与
えられる。
【００１６】次に動作を説明する。ピーク検出回路７
は、入力されたアナログ信号のピーク電圧を検出し、上
側基準電圧発生回路８によって、入力されたピーク電圧
よりも予め定められた僅かに高い上側基準電圧ＶRT1 を
発生する。Ａ／Ｄ変換器３は上側基準電圧ＶRT1 と下側
基準電圧値ＶRB1 を基準にして基底部が下側基準電圧Ｖ
RB1 以上にクランプされたアナログ信号を８ｂｉｔのデ
ジタルデータに変換する。
は、入力されたアナログ信号のピーク電圧を検出し、上
側基準電圧発生回路８によって、入力されたピーク電圧
よりも予め定められた僅かに高い上側基準電圧ＶRT1 を
発生する。Ａ／Ｄ変換器３は上側基準電圧ＶRT1 と下側
基準電圧値ＶRB1 を基準にして基底部が下側基準電圧Ｖ
RB1 以上にクランプされたアナログ信号を８ｂｉｔのデ
ジタルデータに変換する。
【００１７】このデジタルデータは、デジタル信号処理
部４で信号処理されたのち、Ｄ／Ａ変換器５に入力さ
れ、上側基準電圧ＶRT1 と下側基準電圧ＶRB1 を基準に
してアナログ信号にＤ／Ａ変換される。
部４で信号処理されたのち、Ｄ／Ａ変換器５に入力さ
れ、上側基準電圧ＶRT1 と下側基準電圧ＶRB1 を基準に
してアナログ信号にＤ／Ａ変換される。
【００１８】この実施例によれば、入力アナログ信号の
振幅が小さい場合も、図２（ｂ）に示すように、振幅が
大きいとき（図２（ａ））と同様に多階調でＡ／Ｄ変換
でき、またＤ／Ａ変換によって得られるアナログ信号の
振幅は、Ａ／Ｄ変換時と同じ振幅に再生することができ
る。
振幅が小さい場合も、図２（ｂ）に示すように、振幅が
大きいとき（図２（ａ））と同様に多階調でＡ／Ｄ変換
でき、またＤ／Ａ変換によって得られるアナログ信号の
振幅は、Ａ／Ｄ変換時と同じ振幅に再生することができ
る。
【００１９】実施例２． 図３は、この発明の実施例２のブロック回路図で、図１
と同一部分にはそれぞれ同一符号を付して説明を省略す
る。図において、９は遅延線で、上側基準電圧発生回路
８からＤ／Ａ変換器５に入力される上側基準電圧ＶRT1
を、デジタル信号処理部４における信号処理時間だけ遅
延させるものである。
と同一部分にはそれぞれ同一符号を付して説明を省略す
る。図において、９は遅延線で、上側基準電圧発生回路
８からＤ／Ａ変換器５に入力される上側基準電圧ＶRT1
を、デジタル信号処理部４における信号処理時間だけ遅
延させるものである。
【００２０】この実施例２によれば、入力アナログ信号
の振幅変動が大きい場合でも、Ｄ／Ａ変換器に遅延線９
を介して上側基準電圧ＶRT1 が供給されているので、入
力アナログ信号の振幅変動に伴って上側基準電圧が変化
し、入力時の振幅に正しくＤ／Ａ変換された出力アナロ
グ信号が得られる。
の振幅変動が大きい場合でも、Ｄ／Ａ変換器に遅延線９
を介して上側基準電圧ＶRT1 が供給されているので、入
力アナログ信号の振幅変動に伴って上側基準電圧が変化
し、入力時の振幅に正しくＤ／Ａ変換された出力アナロ
グ信号が得られる。
【００２１】実施例３． 図４は、この発明の実施例３のブロック回路図で、図１
と同一部分にはそれぞれ同一符号を付して説明を省略す
る。図において、１０は遅延線で、入力されたアナログ
信号を、デジタル信号処理部４における遅延時間だけ遅
延させて、第２のピーク検出回路１１に入力する。１２
はＤ／Ａ上側基準電圧発生回路（この発明に言う上側遅
延基準電圧を発生する手段）で、第２のピーク検出回路
１１から入力されるピーク値よりも予め定められた僅か
に高い上側基準電圧ＶRT2 を発生してＤ／Ａ変換器５に
入力する。
と同一部分にはそれぞれ同一符号を付して説明を省略す
る。図において、１０は遅延線で、入力されたアナログ
信号を、デジタル信号処理部４における遅延時間だけ遅
延させて、第２のピーク検出回路１１に入力する。１２
はＤ／Ａ上側基準電圧発生回路（この発明に言う上側遅
延基準電圧を発生する手段）で、第２のピーク検出回路
１１から入力されるピーク値よりも予め定められた僅か
に高い上側基準電圧ＶRT2 を発生してＤ／Ａ変換器５に
入力する。
【００２２】この実施例３によれば、実施例２と同様に
デジタル信号処理部４における遅延時間を補償できるほ
か、Ｄ／Ａ変換器５の上側遅延基準電圧を任意の値に設
定することができる。
デジタル信号処理部４における遅延時間を補償できるほ
か、Ｄ／Ａ変換器５の上側遅延基準電圧を任意の値に設
定することができる。
【００２３】なお、デジタル信号処理回路４における遅
延時間が無視できる程度である場合は、遅延線１０は省
略してもよい。
延時間が無視できる程度である場合は、遅延線１０は省
略してもよい。
【００２４】実施例４． 図５は、この発明の実施例４のブロック回路図で、図１
と同一部分にはそれぞれ同一符号を付して説明を省略す
る。図において、１３は上側クランプ回路で、入力アナ
ログ信号を、そのピーク値が固定された上側基準電圧Ｖ
RT2 を越えないようにクランプする。１４は下側ピーク
検出回路で、入力アナログ信号の下側ピーク電圧を検出
する。１５は下側基準電圧発生回路で、下側ピーク検出
回路１４から入力される下側ピーク値よりも予め定めら
れた僅かに低い下側基準電圧ＶRB2 を発生してＡ／Ｄ変
換器３およびＤ／Ａ変換器５に与える。
と同一部分にはそれぞれ同一符号を付して説明を省略す
る。図において、１３は上側クランプ回路で、入力アナ
ログ信号を、そのピーク値が固定された上側基準電圧Ｖ
RT2 を越えないようにクランプする。１４は下側ピーク
検出回路で、入力アナログ信号の下側ピーク電圧を検出
する。１５は下側基準電圧発生回路で、下側ピーク検出
回路１４から入力される下側ピーク値よりも予め定めら
れた僅かに低い下側基準電圧ＶRB2 を発生してＡ／Ｄ変
換器３およびＤ／Ａ変換器５に与える。
【００２５】この実施例４によれば、実施例１と同様の
効果が得られる。
効果が得られる。
【００２６】実施例５． 実施例１〜３では、ある電圧を基底にして振幅が変動す
るアナログ信号を対象としたが、音声信号のように、あ
る電圧を中心にして上下方向に振幅が変動する場合に
は、上側および下側のピーク値を検出し、そのピーク値
を僅かに越えるレベルの上側および下側基準電圧を発生
し、その基準電圧を用いてＡ／Ｄ変換およびＤ／Ａ変換
すれば、この発明の効果が得られる。なお、この下側基
準電圧の発生を、実施の形態３の図４の遅延線１０と第
２のピーク検出回路１１とＤ／Ａ上側基準電圧発生回路
１２に代えて、遅延線１０と第２のピーク検出回路１１
とＤ／Ａ下側基準電圧発生回路１５により行う場合は、
これによって得られる電圧を下側遅延基準電圧と呼び、
この回路を下側遅延基準電圧を発生する手段と呼ぶ。
るアナログ信号を対象としたが、音声信号のように、あ
る電圧を中心にして上下方向に振幅が変動する場合に
は、上側および下側のピーク値を検出し、そのピーク値
を僅かに越えるレベルの上側および下側基準電圧を発生
し、その基準電圧を用いてＡ／Ｄ変換およびＤ／Ａ変換
すれば、この発明の効果が得られる。なお、この下側基
準電圧の発生を、実施の形態３の図４の遅延線１０と第
２のピーク検出回路１１とＤ／Ａ上側基準電圧発生回路
１２に代えて、遅延線１０と第２のピーク検出回路１１
とＤ／Ａ下側基準電圧発生回路１５により行う場合は、
これによって得られる電圧を下側遅延基準電圧と呼び、
この回路を下側遅延基準電圧を発生する手段と呼ぶ。
【００２７】
【発明の効果】この発明によれば、入力アナログ信号の
ピーク値に応じてＡ／Ｄ変換器およびＤ／Ａ変換器の基
準電圧をピーク値を僅かに越える値に変化させるように
したので、入力アナログ信号の振幅の小さい部分につい
ても多階調のＡ／Ｄ変換が行え、Ｓ／Ｎのよりデジタル
信号処理が行えるとともに、出力アナログ信号の振幅を
入力時と同様にＤ／Ａ変換できるデジタル信号処理回路
が得られる効果がある。
ピーク値に応じてＡ／Ｄ変換器およびＤ／Ａ変換器の基
準電圧をピーク値を僅かに越える値に変化させるように
したので、入力アナログ信号の振幅の小さい部分につい
ても多階調のＡ／Ｄ変換が行え、Ｓ／Ｎのよりデジタル
信号処理が行えるとともに、出力アナログ信号の振幅を
入力時と同様にＤ／Ａ変換できるデジタル信号処理回路
が得られる効果がある。
【００２８】また、クランプした入力アナログ信号のピ
ーク値に応じて発生した基準電圧をデジタル信号処理に
要する時間だけ遅延させてＤ／Ａ変換器に与えるように
したので、デジタル信号処理に長時間を要する場合でも
正確なＤ／Ａ変換が行える効果がある。
ーク値に応じて発生した基準電圧をデジタル信号処理に
要する時間だけ遅延させてＤ／Ａ変換器に与えるように
したので、デジタル信号処理に長時間を要する場合でも
正確なＤ／Ａ変換が行える効果がある。
【００２９】また、入力アナログ信号をデジタル信号処
理に要する時間だけ遅延させ、このアナログ信号のピー
ク値を検出してＤ／Ａ変換器の基準電圧を発生するよう
にしたので、デジタル信号処理に長時間を要する場合で
も正確なＤ／Ａ変換が行えるとともに、Ｄ／Ａ変換基準
電圧をＡ／Ｄ変換器と切り離して任意に調節できる効果
がある。
理に要する時間だけ遅延させ、このアナログ信号のピー
ク値を検出してＤ／Ａ変換器の基準電圧を発生するよう
にしたので、デジタル信号処理に長時間を要する場合で
も正確なＤ／Ａ変換が行えるとともに、Ｄ／Ａ変換基準
電圧をＡ／Ｄ変換器と切り離して任意に調節できる効果
がある。
【００３０】また、音声信号のように、上側および下側
の振幅が変化するアナログ信号についても、Ｓ／Ｎのよ
いデジタル信号処理を行うことができる効果がある。
の振幅が変化するアナログ信号についても、Ｓ／Ｎのよ
いデジタル信号処理を行うことができる効果がある。
【図１】この発明の実施例１のブロック回路図である。
【図２】実施例１のＡ／Ｄ変換波形を示す図である。
【図３】この発明の実施例２のブロック回路図である。
【図４】この発明の実施例３のブロック回路図である。
【図５】この発明の実施例４のブロック回路図である。
【図６】従来のデジタル信号処理回路のブロック回路図
である。
である。
【図７】従来のＡ／Ｄ変換波形を示す図である。
２ クランプ回路 ３ Ａ／Ｄ変換器 ４ デジタル信号処理部 ５ Ｄ／Ａ変換器 ７ ピーク検出回路 ８ 上側基準電圧発生回路 ９ 遅延線 １０ 遅延線 １１ 第２のピーク検出回路 １２ Ｄ／Ａ上側基準電圧発生回路 １３ 上側クランプ回路 １４ 下側ピーク検出回路 １５ 下側基準電圧発生回路
Claims (1)
- 【請求項１】 入力されたアナログ信号の上側の最大値
または下側の最大値を検出する手段、この検出値を予め
定めた値だけ越える上側基準電圧または下側基準電圧を
発生する手段、 この上側基準電圧と予め設定された下側電圧、または前
記下側基準電圧と予め設定された上側電圧を基準として
Ａ／Ｄ変換を行う手段、 入力されたアナログ信号をデジタル信号の処理に要する
時間だけ遅延させる手段、この遅延手段によって遅延さ
れた前記アナログ信号の上側の最大値または下側の最大
値を検出する手段、この検出値を予め定めた値だけ越え
る上側遅延基準電圧または下側遅延基準電圧を発生する
手段、 この上側遅延基準電圧と予め設定された前記下側電圧、
または前記下側遅延基準電圧と予め設定された前記上側
電圧を基準としてＤ／Ａ変換を行う手段を備えたデジタ
ル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04097693A JP3189187B2 (ja) | 1993-03-02 | 1993-03-02 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04097693A JP3189187B2 (ja) | 1993-03-02 | 1993-03-02 | デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260936A JPH06260936A (ja) | 1994-09-16 |
| JP3189187B2 true JP3189187B2 (ja) | 2001-07-16 |
Family
ID=12595478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04097693A Expired - Fee Related JP3189187B2 (ja) | 1993-03-02 | 1993-03-02 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189187B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2222702B (en) * | 1988-07-25 | 1993-03-10 | Nissan Motor | Wheel slippage suppresive throttle control system for automotive internal combustion engine |
| FR2743243B1 (fr) * | 1995-12-29 | 1998-01-30 | Thomson Multimedia Sa | Circuit de traitement numerique a controle de gain |
-
1993
- 1993-03-02 JP JP04097693A patent/JP3189187B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06260936A (ja) | 1994-09-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |