JPH05219406A - ビデオ信号のレベル調整回路 - Google Patents
ビデオ信号のレベル調整回路Info
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- JPH05219406A JPH05219406A JP4047614A JP4761492A JPH05219406A JP H05219406 A JPH05219406 A JP H05219406A JP 4047614 A JP4047614 A JP 4047614A JP 4761492 A JP4761492 A JP 4761492A JP H05219406 A JPH05219406 A JP H05219406A
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- video signal
- circuit
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- digital video
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Abstract
(57)【要約】
【目的】 クランプ及びＡＧＣを行う回路において過渡
応答特性を向上させ、処理の自由度を高める。 【構成】 入力アナログビデオ信号はＡ／Ｄ変換回路１
においてディジタルビデオ信号に変換され、ローパスフ
ィルタ２においてノイズ等の不要な成分が除去される。
そして、シンクチップ検出回路５により検出されたシン
クチップデータＤ０とペデスタルレベル検出回路４によ
り検出されたペデスタルデータＤ１がマイクロコンピュ
ータ６に転送される。マイクロコンピュータ６により作
成されたクランプデータＦ１は減算回路７に転送され、
ゲインコントロールデータＦ２は掛け算回路８に転送さ
れる。この結果、掛け算回路８からシンクチップが所定
のレベル（例、０．０Ｖ）にクランプされ、同期レベル
が所定のレベル（例、０．５Ｖ）に調整されたディジタ
ルビデオ信号が出力される。
応答特性を向上させ、処理の自由度を高める。 【構成】 入力アナログビデオ信号はＡ／Ｄ変換回路１
においてディジタルビデオ信号に変換され、ローパスフ
ィルタ２においてノイズ等の不要な成分が除去される。
そして、シンクチップ検出回路５により検出されたシン
クチップデータＤ０とペデスタルレベル検出回路４によ
り検出されたペデスタルデータＤ１がマイクロコンピュ
ータ６に転送される。マイクロコンピュータ６により作
成されたクランプデータＦ１は減算回路７に転送され、
ゲインコントロールデータＦ２は掛け算回路８に転送さ
れる。この結果、掛け算回路８からシンクチップが所定
のレベル（例、０．０Ｖ）にクランプされ、同期レベル
が所定のレベル（例、０．５Ｖ）に調整されたディジタ
ルビデオ信号が出力される。
Description
【０００１】
【産業上の利用分野】本発明は、磁気記録再生装置等に
おけるビデオ信号のＡＧＣ及びクランプを行うレベル調
整回路に関するものである。
おけるビデオ信号のＡＧＣ及びクランプを行うレベル調
整回路に関するものである。
【０００２】
【従来の技術】従来、ビデオ信号のＡＧＣ回路（以下、
ビデオＡＧＣ回路という）としては、例えば、特開昭６
０−７５１１２号公報に開示されたものが知られてい
る。図３は前記従来のビデオＡＧＣ回路の構成を示すブ
ロック図、図４はビデオＡＧＣ回路に入力されるビデオ
信号の波形図である。以下、図３及び図４を参照しなが
ら、従来のビデオＡＧＣ回路について説明する。
ビデオＡＧＣ回路という）としては、例えば、特開昭６
０−７５１１２号公報に開示されたものが知られてい
る。図３は前記従来のビデオＡＧＣ回路の構成を示すブ
ロック図、図４はビデオＡＧＣ回路に入力されるビデオ
信号の波形図である。以下、図３及び図４を参照しなが
ら、従来のビデオＡＧＣ回路について説明する。
【０００３】アナログゲインコントロールアンプ１１は
制御電圧作成回路１６の出力により制御され、出力ビデ
オ信号の同期レベルＬを所定レベル（例、０．５Ｖ）に
なるように利得を調整する。Ａ／Ｄ変換回路１２はアナ
ログゲインコントロールアンプ１１の出力を、例えば、
１０ビットパラレルのディジタルビデオ信号に変換す
る。同期信号検出回路１３はディジタルビデオ信号の同
期信号を検出し、ペデスタル検出回路１４は同期信号検
出回路１３の出力をもとにディジタルビデオ信号のペデ
スタルレベルｂに対応するペデスタルデータを検出し、
シンクチップ検出回路１５は同期信号検出回路１３の出
力をもとにディジタルビデオ信号のシンクチップレベル
ａに対応するシンクチップデータを検出する。制御電圧
作成回路１６はペデスタルレベル検出回路１４が検出し
たペデスタルデータ及びシンクチップ検出回路１５が検
出したシンクチップデータをもとに、その差である出力
ディジタルビデオ信号の同期レベルＬを所定レベル
（例、０．５Ｖ）にするための利得調整電圧を発生して
アナログゲインコントロールアンプ１１に出力する。
制御電圧作成回路１６の出力により制御され、出力ビデ
オ信号の同期レベルＬを所定レベル（例、０．５Ｖ）に
なるように利得を調整する。Ａ／Ｄ変換回路１２はアナ
ログゲインコントロールアンプ１１の出力を、例えば、
１０ビットパラレルのディジタルビデオ信号に変換す
る。同期信号検出回路１３はディジタルビデオ信号の同
期信号を検出し、ペデスタル検出回路１４は同期信号検
出回路１３の出力をもとにディジタルビデオ信号のペデ
スタルレベルｂに対応するペデスタルデータを検出し、
シンクチップ検出回路１５は同期信号検出回路１３の出
力をもとにディジタルビデオ信号のシンクチップレベル
ａに対応するシンクチップデータを検出する。制御電圧
作成回路１６はペデスタルレベル検出回路１４が検出し
たペデスタルデータ及びシンクチップ検出回路１５が検
出したシンクチップデータをもとに、その差である出力
ディジタルビデオ信号の同期レベルＬを所定レベル
（例、０．５Ｖ）にするための利得調整電圧を発生して
アナログゲインコントロールアンプ１１に出力する。
【０００４】以上のように構成されたビデオＡＧＣ回路
では、出力ディジタルビデオ信号の同期レベルＬが所定
レベル（例、０．５Ｖ）になるようにフィードバック制
御が行われる。このビデオＡＧＣ回路は同期レベルを所
定値に調整するため、シンクＡＧＣ回路と呼ばれてい
る。そして、ビデオ信号のクランプは、通常、アナログ
ゲインコントロールアンプ１１の前段で行っていた。
では、出力ディジタルビデオ信号の同期レベルＬが所定
レベル（例、０．５Ｖ）になるようにフィードバック制
御が行われる。このビデオＡＧＣ回路は同期レベルを所
定値に調整するため、シンクＡＧＣ回路と呼ばれてい
る。そして、ビデオ信号のクランプは、通常、アナログ
ゲインコントロールアンプ１１の前段で行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、前記従
来のビデオＡＧＣ回路では、フィードバック型の構成を
とっていたため、入力ビデオ信号レベルの急激な変化、
無信号時からの立ち上がり等での過渡応答が悪いという
問題点があった。また、無信号時からの立ち上がりの場
合、アナログゲインコントロールアンプのゲインが最大
に制御されてしまい、同期信号の検出が不可能になる等
の悪い条件が揃った時、その状態から抜けられなくなる
場合や抜けるのに非常に時間がかかる場合があるという
問題点があった。
来のビデオＡＧＣ回路では、フィードバック型の構成を
とっていたため、入力ビデオ信号レベルの急激な変化、
無信号時からの立ち上がり等での過渡応答が悪いという
問題点があった。また、無信号時からの立ち上がりの場
合、アナログゲインコントロールアンプのゲインが最大
に制御されてしまい、同期信号の検出が不可能になる等
の悪い条件が揃った時、その状態から抜けられなくなる
場合や抜けるのに非常に時間がかかる場合があるという
問題点があった。
【０００６】さらに、ハードウェアのみの構成であった
ため、色々な場合分け等の設定ができない。そのため、
ビデオ信号の入力条件、例えば、ビデオ信号のＰ−Ｐ
（Ｐｅａｋ ｔｏ Ｐｅａｋ）値に対する同期レベルＬ
の比が異なるビデオ信号に対しても同一の反応しかでき
ないという問題点があった。本発明は、前記問題点を解
決して、過渡応答特性の優れたビデオ信号のレベル調整
回路を提供することを目的とする。
ため、色々な場合分け等の設定ができない。そのため、
ビデオ信号の入力条件、例えば、ビデオ信号のＰ−Ｐ
（Ｐｅａｋ ｔｏ Ｐｅａｋ）値に対する同期レベルＬ
の比が異なるビデオ信号に対しても同一の反応しかでき
ないという問題点があった。本発明は、前記問題点を解
決して、過渡応答特性の優れたビデオ信号のレベル調整
回路を提供することを目的とする。
【０００７】また、本発明は、過渡応答特性が優れ、か
つ、ビデオ信号の入力条件に応じて特性を設定する等の
複雑な処理ができ、回路構成の自由度の高いビデオ信号
のレベル調整回路を提供することを目的とする。
つ、ビデオ信号の入力条件に応じて特性を設定する等の
複雑な処理ができ、回路構成の自由度の高いビデオ信号
のレベル調整回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、ビデオ信号のレベル調整回路におい
て、入力アナログビデオ信号をディジタルビデオ信号に
変換するＡ／Ｄ変換回路と、ディジタルビデオ信号のシ
ンクチップレベルを検出するシンクチップ検出回路と、
シンクチップ検出回路の出力をもとにクランプデータを
作成するクランプデータ作成回路と、クランプデータ作
成回路の出力をもとにディジタルビデオ信号のシンクチ
ップを所定のレベルにクランプするディジタルクランプ
回路とを設けた。
めに、本発明は、ビデオ信号のレベル調整回路におい
て、入力アナログビデオ信号をディジタルビデオ信号に
変換するＡ／Ｄ変換回路と、ディジタルビデオ信号のシ
ンクチップレベルを検出するシンクチップ検出回路と、
シンクチップ検出回路の出力をもとにクランプデータを
作成するクランプデータ作成回路と、クランプデータ作
成回路の出力をもとにディジタルビデオ信号のシンクチ
ップを所定のレベルにクランプするディジタルクランプ
回路とを設けた。
【０００９】また、本発明は、ビデオ信号のレベル調整
回路において、入力アナログビデオ信号をディジタルビ
デオ信号に変換するＡ／Ｄ変換回路と、ディジタルビデ
オ信号のシンクチップレベルを検出するシンクチップ検
出回路と、ディジタルビデオ信号のペデスタルレベルを
検出するペデスタル検出回路と、シンクチップ検出回路
及びペデスタル検出回路の出力をもとにゲインコントロ
ールデータを作成するゲインコントロールデータ作成回
路と、ゲインコントロールデータの出力をもとに前記デ
ィジタルビデオ信号の同期レベルを所定のレベルに調整
するディジタルゲインコントロールアンプとを設けた。
回路において、入力アナログビデオ信号をディジタルビ
デオ信号に変換するＡ／Ｄ変換回路と、ディジタルビデ
オ信号のシンクチップレベルを検出するシンクチップ検
出回路と、ディジタルビデオ信号のペデスタルレベルを
検出するペデスタル検出回路と、シンクチップ検出回路
及びペデスタル検出回路の出力をもとにゲインコントロ
ールデータを作成するゲインコントロールデータ作成回
路と、ゲインコントロールデータの出力をもとに前記デ
ィジタルビデオ信号の同期レベルを所定のレベルに調整
するディジタルゲインコントロールアンプとを設けた。
【００１０】さらに、本発明は、ビデオ信号のレベル調
整回路において、入力アナログビデオ信号をディジタル
ビデオ信号に変換するＡ／Ｄ変換回路と、ディジタルビ
デオ信号のシンクチップレベルを検出するシンクチップ
検出回路と、ディジタルビデオ信号のペデスタルレベル
を検出するペデスタル検出回路と、シンクチップ検出回
路及びペデスタル検出回路の出力をもとにクランプデー
タ及びゲインコントロールデータを作成するレベル調整
データ作成回路と、レベル調整データ作成回路のクラン
プデータをもとにディジタルビデオ信号のシンクチップ
を所定のレベルにクランプするディジタルクランプ回路
と、レベル調整データ作成回路のゲインコントロールデ
ータをもとにディジタルクランプ回路の出力ディジタル
ビデオ信号の同期レベルを所定のレベルに調整するディ
ジタルゲインコントロールアンプとを設けた。
整回路において、入力アナログビデオ信号をディジタル
ビデオ信号に変換するＡ／Ｄ変換回路と、ディジタルビ
デオ信号のシンクチップレベルを検出するシンクチップ
検出回路と、ディジタルビデオ信号のペデスタルレベル
を検出するペデスタル検出回路と、シンクチップ検出回
路及びペデスタル検出回路の出力をもとにクランプデー
タ及びゲインコントロールデータを作成するレベル調整
データ作成回路と、レベル調整データ作成回路のクラン
プデータをもとにディジタルビデオ信号のシンクチップ
を所定のレベルにクランプするディジタルクランプ回路
と、レベル調整データ作成回路のゲインコントロールデ
ータをもとにディジタルクランプ回路の出力ディジタル
ビデオ信号の同期レベルを所定のレベルに調整するディ
ジタルゲインコントロールアンプとを設けた。
【００１１】
【作用】本発明によれば、以上のようにビデオ信号のレ
ベル調整回路を構成したので、入力アナログビデオ信号
はＡ／Ｄ変換回路によりディジタルビデオ信号に変換さ
れる。そして、シンクチップレベル検出回路が検出した
ディジタルビデオ信号のシンクチップレベルをもとに、
クランプデータ作成回路によりクランプデータが作成さ
れ、ディジタルクランプ回路においてディジタルビデオ
信号から減算される。したがって、ディジタルクランプ
回路からシンクチップレベルが所定のレベルにクランプ
されたディジタルビデオ信号が出力される。
ベル調整回路を構成したので、入力アナログビデオ信号
はＡ／Ｄ変換回路によりディジタルビデオ信号に変換さ
れる。そして、シンクチップレベル検出回路が検出した
ディジタルビデオ信号のシンクチップレベルをもとに、
クランプデータ作成回路によりクランプデータが作成さ
れ、ディジタルクランプ回路においてディジタルビデオ
信号から減算される。したがって、ディジタルクランプ
回路からシンクチップレベルが所定のレベルにクランプ
されたディジタルビデオ信号が出力される。
【００１２】また、本発明によれば、入力アナログビデ
オ信号はＡ／Ｄ変換回路によりディジタルビデオ信号に
変換される。そして、シンクチップ検出回路が検出した
ディジタルビデオ信号のシンクチップレベル及びペデス
タル検出回路が検出したディジタルビデオ信号のペデス
タルレベルをもとに、ゲインコントロールデータ作成回
路によりゲインコントロールデータが作成され、ディジ
タルゲインコントロールアンプに出力される。したがっ
て、ディジタルゲインコントロールアンプから同期レベ
ルが所定のレベルに制御されたディジタルビデオ信号が
出力される。
オ信号はＡ／Ｄ変換回路によりディジタルビデオ信号に
変換される。そして、シンクチップ検出回路が検出した
ディジタルビデオ信号のシンクチップレベル及びペデス
タル検出回路が検出したディジタルビデオ信号のペデス
タルレベルをもとに、ゲインコントロールデータ作成回
路によりゲインコントロールデータが作成され、ディジ
タルゲインコントロールアンプに出力される。したがっ
て、ディジタルゲインコントロールアンプから同期レベ
ルが所定のレベルに制御されたディジタルビデオ信号が
出力される。
【００１３】さらに、本発明によれば、入力アナログビ
デオ信号はＡ／Ｄ変換回路によりディジタルビデオ信号
に変換される。そして、シンクチップ検出回路が検出し
たディジタルビデオ信号のシンクチップレベル及びペデ
スタル検出回路が検出したディジタルビデオ信号のペデ
スタルレベルをもとに、レベル調整データ作成回路によ
りクランプデータ及びゲインコントロールデータが作成
され、それぞれディジタルクランプ回路及びディジタル
ゲインコントロールアンプに出力される。したがって、
ディジタルビデオ信号のシンクチップレベルがディジタ
ルクランプ回路により所定のレベルにクランプされ、次
に、同期レベルがディジタルゲインコントロールアンプ
により所定のレベルに制御されるので、ディジタルゲイ
ンコントロールアンプからシンクチップレベルが所定の
レベルにクランプされ、かつ、同期レベルが所定のレベ
ルに制御されたディジタルビデオ信号が出力される。
デオ信号はＡ／Ｄ変換回路によりディジタルビデオ信号
に変換される。そして、シンクチップ検出回路が検出し
たディジタルビデオ信号のシンクチップレベル及びペデ
スタル検出回路が検出したディジタルビデオ信号のペデ
スタルレベルをもとに、レベル調整データ作成回路によ
りクランプデータ及びゲインコントロールデータが作成
され、それぞれディジタルクランプ回路及びディジタル
ゲインコントロールアンプに出力される。したがって、
ディジタルビデオ信号のシンクチップレベルがディジタ
ルクランプ回路により所定のレベルにクランプされ、次
に、同期レベルがディジタルゲインコントロールアンプ
により所定のレベルに制御されるので、ディジタルゲイ
ンコントロールアンプからシンクチップレベルが所定の
レベルにクランプされ、かつ、同期レベルが所定のレベ
ルに制御されたディジタルビデオ信号が出力される。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例に係るビ
デオ信号のレベル調整回路の構成を示すブロック図であ
る。以下、図１及び図４を参照しながら、本実施例につ
いて説明する。Ａ／Ｄ変換回路１は入力アナログビデオ
信号を１０ビットパラレルのディジタルビデオ信号に変
換する。ローパスフィルタ２はディジタルビデオ信号中
のノイズ成分、カラー成分等を除去する。同期信号検出
回路３はローパスフィルタ２の出力であるディジタルビ
デオ信号の同期信号を検出する。ペデスタル検出回路４
は同期信号検出回路３の出力をもとにディジタルビデオ
信号のペデスタルレベルｂに対応するペデスタルデータ
Ｄ１を検出する。シンクチップ検出回路５は同期信号検
出回路３の出力をもとにディジタルビデオ信号のシンク
チップレベルａに対応するシンクチップデータＤ０を検
出する。マイクロコンピュータ６はペデスタル検出回路
４及びシンクチップ検出回路５の出力データを取り込ん
で所定の処理（詳細は後述）を行う。ディジタルクラン
プ回路として機能する減算回路７はＡ／Ｄ変換回路１の
出力であるディジタルビデオ信号からマイクロコンピュ
ータ６の作成したクランプデータＦ１を減算する。ディ
ジタルゲインコントロールアンプとして機能する掛け算
回路８は減算回路７の出力にマイクロコンピュータ６の
作成したゲインコントロールデータＦ２を乗算する。
ながら詳細に説明する。図１は本発明の実施例に係るビ
デオ信号のレベル調整回路の構成を示すブロック図であ
る。以下、図１及び図４を参照しながら、本実施例につ
いて説明する。Ａ／Ｄ変換回路１は入力アナログビデオ
信号を１０ビットパラレルのディジタルビデオ信号に変
換する。ローパスフィルタ２はディジタルビデオ信号中
のノイズ成分、カラー成分等を除去する。同期信号検出
回路３はローパスフィルタ２の出力であるディジタルビ
デオ信号の同期信号を検出する。ペデスタル検出回路４
は同期信号検出回路３の出力をもとにディジタルビデオ
信号のペデスタルレベルｂに対応するペデスタルデータ
Ｄ１を検出する。シンクチップ検出回路５は同期信号検
出回路３の出力をもとにディジタルビデオ信号のシンク
チップレベルａに対応するシンクチップデータＤ０を検
出する。マイクロコンピュータ６はペデスタル検出回路
４及びシンクチップ検出回路５の出力データを取り込ん
で所定の処理（詳細は後述）を行う。ディジタルクラン
プ回路として機能する減算回路７はＡ／Ｄ変換回路１の
出力であるディジタルビデオ信号からマイクロコンピュ
ータ６の作成したクランプデータＦ１を減算する。ディ
ジタルゲインコントロールアンプとして機能する掛け算
回路８は減算回路７の出力にマイクロコンピュータ６の
作成したゲインコントロールデータＦ２を乗算する。
【００１５】ここで、マイクロコンピュータ６に対する
データの入出力はシリアル通信、パラレル通信どちらで
もよい。図２は本発明の実施例におけるマイクロコンピ
ュータの動作フローチャートである。まず、ステップＳ
１でシンクチップ検出回路５からシンクチップデータＤ
０を取り込み、ペデスタル検出回路４からペデスタルデ
ータＤ１を取り込む。
データの入出力はシリアル通信、パラレル通信どちらで
もよい。図２は本発明の実施例におけるマイクロコンピ
ュータの動作フローチャートである。まず、ステップＳ
１でシンクチップ検出回路５からシンクチップデータＤ
０を取り込み、ペデスタル検出回路４からペデスタルデ
ータＤ１を取り込む。
【００１６】次の処理はクランプデータＦ１を得るため
の処理とゲインコントロールデータＦ２を得るための処
理に別れる。クランプデータＦ１はシンクチップデータ
Ｄ０の関数であり、ステップＳ２で適応処理を行うこと
により得る。この適応処理は、例えば、以下の処理を行
う。 （１）シンクチップデータＤ０と所定のクランプレベル
（例、０．０Ｖ）との差を計算し、それが０に近い値の
場合は緩やかに変化するクランプデータを、０から遠い
値の場合は急速に変化するクランプデータを、それぞれ
減算回路７に出力する。 （２）シンクチップデータＤ０が短時間だけ急峻に変化
した場合には、それ以前のクランプデータを用いる。 （３）クランプデータＦ１を設定した周期（例、数Ｈに
１回）ごとに減算回路７に出力する。
の処理とゲインコントロールデータＦ２を得るための処
理に別れる。クランプデータＦ１はシンクチップデータ
Ｄ０の関数であり、ステップＳ２で適応処理を行うこと
により得る。この適応処理は、例えば、以下の処理を行
う。 （１）シンクチップデータＤ０と所定のクランプレベル
（例、０．０Ｖ）との差を計算し、それが０に近い値の
場合は緩やかに変化するクランプデータを、０から遠い
値の場合は急速に変化するクランプデータを、それぞれ
減算回路７に出力する。 （２）シンクチップデータＤ０が短時間だけ急峻に変化
した場合には、それ以前のクランプデータを用いる。 （３）クランプデータＦ１を設定した周期（例、数Ｈに
１回）ごとに減算回路７に出力する。
【００１７】一方、ステップＳ３でＤ１とＤ０の差を計
算し、同期レベルＬに相当するデータＤ２を得る。次
に、ステップＳ４でＲＯＭに記憶されている基準の同期
レベルＲ１（例、０．５Ｖに相当）とＤ２との比を計算
し、エラーデータＥを得る。そして、ステップＳ５で適
応処理を行い、エラーデータＥの関数であるゲインコン
トロールデータＦ２を得る。
算し、同期レベルＬに相当するデータＤ２を得る。次
に、ステップＳ４でＲＯＭに記憶されている基準の同期
レベルＲ１（例、０．５Ｖに相当）とＤ２との比を計算
し、エラーデータＥを得る。そして、ステップＳ５で適
応処理を行い、エラーデータＥの関数であるゲインコン
トロールデータＦ２を得る。
【００１８】ここでステップＳ５の適応処理は、例え
ば、以下の処理を行う。 （１）エラーデータＥが１に近い値の場合は緩やかに変
化するゲインコントロールデータを掛け算回路８に出力
し、１から遠い値の場合は急速に変化するゲインコント
ロールデータを掛け算回路８に出力する。 （２）エラーデータＥが短時間だけ急峻に変化した場合
には、それ以前のゲインコントロールデータを用いる。 （３）ゲインコントロールデータＦ２を設定した周期
（例、数Ｈに１回）ごとに掛け算回路８に出力する。
ば、以下の処理を行う。 （１）エラーデータＥが１に近い値の場合は緩やかに変
化するゲインコントロールデータを掛け算回路８に出力
し、１から遠い値の場合は急速に変化するゲインコント
ロールデータを掛け算回路８に出力する。 （２）エラーデータＥが短時間だけ急峻に変化した場合
には、それ以前のゲインコントロールデータを用いる。 （３）ゲインコントロールデータＦ２を設定した周期
（例、数Ｈに１回）ごとに掛け算回路８に出力する。
【００１９】以上のように構成されたレベル調整回路に
おいて、入力アナログビデオ信号はＡ／Ｄ変換回路１に
おいて１０ビットパラレルのディジタルビデオ信号に変
換され、ローパスフィルタ２においてノイズ成分、カラ
ー成分等の不要な成分が除去される。そして、シンクチ
ップレベル検出回路５により検出されたシンクチップデ
ータＤ０とペデスタル検出回路４により検出されたペデ
スタルデータＤ１がマイクロコンピュータ６に転送され
る。
おいて、入力アナログビデオ信号はＡ／Ｄ変換回路１に
おいて１０ビットパラレルのディジタルビデオ信号に変
換され、ローパスフィルタ２においてノイズ成分、カラ
ー成分等の不要な成分が除去される。そして、シンクチ
ップレベル検出回路５により検出されたシンクチップデ
ータＤ０とペデスタル検出回路４により検出されたペデ
スタルデータＤ１がマイクロコンピュータ６に転送され
る。
【００２０】マイクロコンピュータ６によりシンクチッ
プデータＤ０をもとに作成されたクランプデータＦ１は
減算回路７に転送され、ここでディジタルビデオ信号か
ら減算される。この結果、減算回路７の出力にはシンク
チップが所定レベル（例、０．０Ｖ）にクランプされた
ディジタルビデオ信号を得ることができる。また、マイ
クロコンピュータ６によりシンクチップデータＤ０とペ
デスタルデータＤ１をもとに作成されたゲインコントロ
ールデータＦ２は掛け算回路８に転送され、ここでディ
ジタルビデオ信号に乗算される。この結果、掛け算回路
８の出力には同期レベルが所定のレベル（例、０．５
Ｖ）に調整されたディジタルビデオ信号を得ることがで
きる。
プデータＤ０をもとに作成されたクランプデータＦ１は
減算回路７に転送され、ここでディジタルビデオ信号か
ら減算される。この結果、減算回路７の出力にはシンク
チップが所定レベル（例、０．０Ｖ）にクランプされた
ディジタルビデオ信号を得ることができる。また、マイ
クロコンピュータ６によりシンクチップデータＤ０とペ
デスタルデータＤ１をもとに作成されたゲインコントロ
ールデータＦ２は掛け算回路８に転送され、ここでディ
ジタルビデオ信号に乗算される。この結果、掛け算回路
８の出力には同期レベルが所定のレベル（例、０．５
Ｖ）に調整されたディジタルビデオ信号を得ることがで
きる。
【００２１】なお、上記実施例にビデオ信号のピークレ
ベル（図４のｃ）を検出する回路を設ければ、ピークＡ
ＧＣ回路やシンクＡＧＣとピークＡＧＣとを組み合わせ
たＡＧＣ回路を構成することができる。
ベル（図４のｃ）を検出する回路を設ければ、ピークＡ
ＧＣ回路やシンクＡＧＣとピークＡＧＣとを組み合わせ
たＡＧＣ回路を構成することができる。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば以下の効果を奏する。 （１）フィードフォワード型に構成したので、応答を予
測したＡＧＣ回路及びクランプ回路を構成できる。した
がって、過渡応答特性の優れたレベル調整回路が実現で
きる。 （２）マイクロコンピュータを組合せてシステムを構成
すると、入力ビデオ信号の条件をいくつか決めておくこ
とにより、それに応じて色々な時定数等を選ぶことがで
きる等、回路構成の自由度が増し、より複雑な処理がで
きる。
よれば以下の効果を奏する。 （１）フィードフォワード型に構成したので、応答を予
測したＡＧＣ回路及びクランプ回路を構成できる。した
がって、過渡応答特性の優れたレベル調整回路が実現で
きる。 （２）マイクロコンピュータを組合せてシステムを構成
すると、入力ビデオ信号の条件をいくつか決めておくこ
とにより、それに応じて色々な時定数等を選ぶことがで
きる等、回路構成の自由度が増し、より複雑な処理がで
きる。
【図１】本発明の実施例に係るビデオ信号のレベル調整
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】本発明の実施例におけるマイクロコンピュータ
の動作フローチャートである。
の動作フローチャートである。
【図３】従来のビデオＡＧＣ回路の構成を示すブロック
図である。
図である。
【図４】ビデオＡＧＣ回路に入力されるビデオ信号の波
形図である。
形図である。
１ Ａ／Ｄ変換回路 ３ 同期信号検出回路 ４ ペデスタル検出回路 ５ シンクチップ検出回路 ６ マイクロコンピュータ ７ 減算回路 ８ 掛け算回路
Claims (3)
- 【請求項１】 （ａ）入力アナログビデオ信号をディジ
タルビデオ信号に変換するＡ／Ｄ変換回路と、 （ｂ）該ディジタルビデオ信号のシンクチップレベルを
検出するシンクチップ検出回路と、 （ｃ）該シンクチップ検出回路の出力をもとにクランプ
データを作成するクランプデータ作成回路と、 （ｄ）該クランプデータ作成回路の出力をもとに前記デ
ィジタルビデオ信号のシンクチップを所定のレベルにク
ランプするディジタルクランプ回路とを備えることを特
徴とするビデオ信号のレベル調整回路。 - 【請求項２】 （ａ）入力アナログビデオ信号をディジ
タルビデオ信号に変換するＡ／Ｄ変換回路と、 （ｂ）該ディジタルビデオ信号のシンクチップレベルを
検出するシンクチップ検出回路と、 （ｃ）該ディジタルビデオ信号のペデスタルレベルを検
出するペデスタル検出回路と、 （ｄ）該シンクチップ検出回路及びペデスタル検出回路
の出力をもとにゲインコントロールデータを作成するゲ
インコントロールデータ作成回路と、 （ｅ）該ゲインコントロールデータの出力をもとに前記
ディジタルビデオ信号の同期レベルを所定のレベルに調
整するディジタルゲインコントロールアンプとを備える
ことを特徴とするビデオ信号のレベル調整回路。 - 【請求項３】 （ａ）入力アナログビデオ信号をディジ
タルビデオ信号に変換するＡ／Ｄ変換回路と、 （ｂ）該ディジタルビデオ信号のシンクチップレベルを
検出するシンクチップ検出回路と、 （ｃ）該ディジタルビデオ信号のペデスタルレベルを検
出するペデスタル検出回路と、 （ｄ）前記シンクチップ検出回路及びペデスタル検出回
路の出力をもとにクランプデータ及びゲインコントロー
ルデータを作成するレベル調整データ作成回路と、 （ｅ）該レベル調整データ作成回路のクランプデータを
もとに前記ディジタルビデオ信号のシンクチップを所定
のレベルにクランプするディジタルクランプ回路と、 （ｆ）該レベル調整データ作成回路のゲインコントロー
ルデータをもとに該ディジタルクランプ回路の出力ディ
ジタルビデオ信号の同期レベルを所定のレベルに調整す
るディジタルゲインコントロールアンプとを備えること
を特徴とするビデオ信号のレベル調整回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047614A JPH05219406A (ja) | 1992-02-04 | 1992-02-04 | ビデオ信号のレベル調整回路 |
| US08/012,400 US5379075A (en) | 1992-02-04 | 1993-02-02 | Video signal AGC circuit for adjusting the sync level of a video signal |
| KR1019930001412A KR100271549B1 (ko) | 1992-02-04 | 1993-02-03 | 비디오 신호 자동이득 제어 회로 |
| EP93300767A EP0555059B1 (en) | 1992-02-04 | 1993-02-03 | Video signal control circuit |
| DE69313473T DE69313473T2 (de) | 1992-02-04 | 1993-02-03 | Videosignalsteuerschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047614A JPH05219406A (ja) | 1992-02-04 | 1992-02-04 | ビデオ信号のレベル調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05219406A true JPH05219406A (ja) | 1993-08-27 |
Family
ID=12780108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4047614A Pending JPH05219406A (ja) | 1992-02-04 | 1992-02-04 | ビデオ信号のレベル調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05219406A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6195133B1 (en) | 1997-01-17 | 2001-02-27 | Samsung Elctronics Co., Ltd. | Digital automatic gain control (AGC) circuit |
| WO2002028088A1 (en) * | 2000-09-29 | 2002-04-04 | Eurho Joe | Video signal sampling method and apparatus |
| KR101136883B1 (ko) * | 2007-03-16 | 2012-04-20 | 삼성전자주식회사 | 자동 신호 게인 조정 장치 및 방법 |
-
1992
- 1992-02-04 JP JP4047614A patent/JPH05219406A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6195133B1 (en) | 1997-01-17 | 2001-02-27 | Samsung Elctronics Co., Ltd. | Digital automatic gain control (AGC) circuit |
| WO2002028088A1 (en) * | 2000-09-29 | 2002-04-04 | Eurho Joe | Video signal sampling method and apparatus |
| KR100384744B1 (ko) * | 2000-09-29 | 2003-05-22 | 조율호 | 디지털적으로 오프셋과 게인을 보정하는 비디오신호샘플링 방법 및 장치 |
| KR101136883B1 (ko) * | 2007-03-16 | 2012-04-20 | 삼성전자주식회사 | 자동 신호 게인 조정 장치 및 방법 |
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