JP3034301B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3034301B2 JP3034301B2 JP2325040A JP32504090A JP3034301B2 JP 3034301 B2 JP3034301 B2 JP 3034301B2 JP 2325040 A JP2325040 A JP 2325040A JP 32504090 A JP32504090 A JP 32504090A JP 3034301 B2 JP3034301 B2 JP 3034301B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置およびその製造方法に係り、特
に、その抵抗体層の構造およびその形成に関する。
に、その抵抗体層の構造およびその形成に関する。
（従来の技術） ヘテロ接合バイポーラトランジスタ（HBT）は高調波
特性、スイッチング特性に優れており、マイクロ波用ト
ランジスタや高速論理回路用トランジスタとして有望視
されている。
特性、スイッチング特性に優れており、マイクロ波用ト
ランジスタや高速論理回路用トランジスタとして有望視
されている。
特に、ガリウムヒ素（GaAs）を用いたHBTは、近年次
世代をになう超高速デバイスとして開発が進められてい
る。
世代をになう超高速デバイスとして開発が進められてい
る。
HBTの最大の特徴は、エミッタ・ベース接合をヘテロ
接合で形成するため、エミッタの不純物濃度をあまり高
くすることなく、ベース領域の不純物濃度を非常に高く
し、ベース抵抗を下げることができることにある。
接合で形成するため、エミッタの不純物濃度をあまり高
くすることなく、ベース領域の不純物濃度を非常に高く
し、ベース抵抗を下げることができることにある。
また、近年では、GaAs中での電子の輸送特性に基づい
て種々の構造が提案され、電子の走行時間を著しく短縮
することのできるHBT構造が提案されている。
て種々の構造が提案され、電子の走行時間を著しく短縮
することのできるHBT構造が提案されている。
また、コレクタおよびエミッタをシリコンで構成する
と共にベースをシリコンゲルマニウム（SiGe）で構成し
たHBTも提案されており、トランジスタ単体の性能とし
ては非常に高い性能を実現している。
と共にベースをシリコンゲルマニウム（SiGe）で構成し
たHBTも提案されており、トランジスタ単体の性能とし
ては非常に高い性能を実現している。
このような状況から、最近、高集積化をめざしてさま
ざまな研究が進められている。
ざまな研究が進められている。
例えば、このHBTを用いた集積回路の一例として、第
２図に示すようなECL（Emiter Coupled Logic）回路を
含むものがある。このECL回路は、第１および第２のヘ
テロ接合バイポーラトランジスタTr1およびTr2によって
差動トランジスタ対を構成しており、このトランジスタ
Tr1およびTr2のコレクタ出力をエミッタフォロアを構成
するトランジスタTr3およびTr4を介して出力Ｑ、−Ｑと
して出力するように構成されている。またトランジスタ
Tr5、Tr6およびTr7は定電流回路を構成しており、抵抗R
Lは負荷抵抗、Vcc、ＶEEは電源電圧である。
２図に示すようなECL（Emiter Coupled Logic）回路を
含むものがある。このECL回路は、第１および第２のヘ
テロ接合バイポーラトランジスタTr1およびTr2によって
差動トランジスタ対を構成しており、このトランジスタ
Tr1およびTr2のコレクタ出力をエミッタフォロアを構成
するトランジスタTr3およびTr4を介して出力Ｑ、−Ｑと
して出力するように構成されている。またトランジスタ
Tr5、Tr6およびTr7は定電流回路を構成しており、抵抗R
Lは負荷抵抗、Vcc、ＶEEは電源電圧である。
このような化合物半導体を用いたECL回路において
は、各トランジスタの高性能化と同様、負荷抵抗の小形
化および高精度化が重要な問題となる。
は、各トランジスタの高性能化と同様、負荷抵抗の小形
化および高精度化が重要な問題となる。
従来、このような化合物半導体集積回路における抵抗
の形成は、第３図に示すように、半導体基板10上に、CV
D法等によって絶縁膜20としての酸化シリコン膜を形成
し、この絶縁膜20上に蒸着法等によりCr等の金属からな
る薄膜抵抗層30を形成し、さらにTi/Pt/Au等の金属を用
いた配線40によって接続を行うという方法がとられてい
る。
の形成は、第３図に示すように、半導体基板10上に、CV
D法等によって絶縁膜20としての酸化シリコン膜を形成
し、この絶縁膜20上に蒸着法等によりCr等の金属からな
る薄膜抵抗層30を形成し、さらにTi/Pt/Au等の金属を用
いた配線40によって接続を行うという方法がとられてい
る。
しかしながら、この構造では配線40と薄膜抵抗層30と
の間にオーミック接続が形成されにくいという問題があ
る。これは、薄膜抵抗の表面酸化に起因するものと思わ
れる。
の間にオーミック接続が形成されにくいという問題があ
る。これは、薄膜抵抗の表面酸化に起因するものと思わ
れる。
また、化合物半導体層は熱等によって変化を受け易い
構造であるため、薄膜抵抗を先に形成し、薄膜抵抗形成
後に素子形成を行う事が多いが、この場合、このような
後続工程によって薄膜抵抗の値が変化し、抵抗値を高精
度に維持することができないという問題があった。
構造であるため、薄膜抵抗を先に形成し、薄膜抵抗形成
後に素子形成を行う事が多いが、この場合、このような
後続工程によって薄膜抵抗の値が変化し、抵抗値を高精
度に維持することができないという問題があった。
ところで、シリコンを用いた集積回路でも同様の問題
はあるが、特に化合物半導体集積回路の場合、高速化、
高集積化は進む一方であり、負荷抵抗は抵抗値を小さく
かつ高精度に維持する必要がある。
はあるが、特に化合物半導体集積回路の場合、高速化、
高集積化は進む一方であり、負荷抵抗は抵抗値を小さく
かつ高精度に維持する必要がある。
このような要求に対し、実際の製造プロセスにおいて
あ、高温プロセスが使用できないこと等、制約が多く、
抵抗値を安定して高精度に維持することのできる負荷抵
抗を形成するのは極めて困難であった。
あ、高温プロセスが使用できないこと等、制約が多く、
抵抗値を安定して高精度に維持することのできる負荷抵
抗を形成するのは極めて困難であった。
（発明が解決しようとする課題） このように、従来の集積回路では、配線との接続を良
好にしかつ、抵抗値を高精度に維持することのできる薄
膜抵抗の形成は極めて困難であるという問題があった。
好にしかつ、抵抗値を高精度に維持することのできる薄
膜抵抗の形成は極めて困難であるという問題があった。
本発明は、前記実情に鑑みてなされたもので、集積回
路において、安定して高精度の抵抗値を維持することの
できる薄膜抵抗を提供することを目的とする。
路において、安定して高精度の抵抗値を維持することの
できる薄膜抵抗を提供することを目的とする。
（課題を解決するための手段） 上記目的を達成するため、請求項１記載の発明は、 チャンバー内で、半導体基板およびテスト用基板上に
それぞれ第１の抵抗層を形成する第１の抵抗層形成工程
と、 前記チャンバー内で、前記半導体基板およびテスト用
基板上にそれぞれ形成された前記第１の抵抗層上に、該
第１の抵抗層よりも酸化されにくい金属をそれぞれ堆積
させて第２の抵抗層を形成する第２の抵抗層形成工程
と、 前記チャンバー内で、前記テスト用基板側に形成され
た第１の抵抗層および第２の抵抗層からなる抵抗体の抵
抗値を測定する抵抗値測定工程と、 前記チャンバー内で、前記抵抗値測定工程によって測
定した抵抗値が所望の値となるまで、前記半導体基板お
よび前記テスト用基板上の前記第２の抵抗層上に前記酸
化されにくい金属をそれぞれ堆積させ、これを前記第２
の抵抗層の一部とする抵抗値調整工程と、 前記第２の抵抗層形成工程および前記抵抗値調整工程
によって前記半導体基板側に形成された第２の抵抗層上
に配線層を形成する配線層形成工程とを含む ことを特徴とする。
それぞれ第１の抵抗層を形成する第１の抵抗層形成工程
と、 前記チャンバー内で、前記半導体基板およびテスト用
基板上にそれぞれ形成された前記第１の抵抗層上に、該
第１の抵抗層よりも酸化されにくい金属をそれぞれ堆積
させて第２の抵抗層を形成する第２の抵抗層形成工程
と、 前記チャンバー内で、前記テスト用基板側に形成され
た第１の抵抗層および第２の抵抗層からなる抵抗体の抵
抗値を測定する抵抗値測定工程と、 前記チャンバー内で、前記抵抗値測定工程によって測
定した抵抗値が所望の値となるまで、前記半導体基板お
よび前記テスト用基板上の前記第２の抵抗層上に前記酸
化されにくい金属をそれぞれ堆積させ、これを前記第２
の抵抗層の一部とする抵抗値調整工程と、 前記第２の抵抗層形成工程および前記抵抗値調整工程
によって前記半導体基板側に形成された第２の抵抗層上
に配線層を形成する配線層形成工程とを含む ことを特徴とする。
望ましくは、前記第１の抵抗層の薄膜は80〜150Å、
前記第２の抵抗層の膜厚は20〜30Åとする。
前記第２の抵抗層の膜厚は20〜30Åとする。
例えば、前記第１の抵抗層をCr、NiCr合金、Ｗ、Mo、
Ti、Taのいずれかの金属で構成し、第２の抵抗層はNi、
Pt、Au、Pdとする。
Ti、Taのいずれかの金属で構成し、第２の抵抗層はNi、
Pt、Au、Pdとする。
（作用） 上記構成により、前記第１の抵抗層によって抵抗値は
ほぼ決定され、前記第２の抵抗層によって抵抗値を微調
整するとができるため、高精度に抵抗値を制御すること
ができる。
ほぼ決定され、前記第２の抵抗層によって抵抗値を微調
整するとができるため、高精度に抵抗値を制御すること
ができる。
また、前記第２の抵抗層を前記第１の抵抗層よりも酸
化されにくい金属で構成するようにしているため、前記
第１の抵抗層の表面酸化を防止し、前記配線層との間に
良好なオーミック接触を形成することができる。
化されにくい金属で構成するようにしているため、前記
第１の抵抗層の表面酸化を防止し、前記配線層との間に
良好なオーミック接触を形成することができる。
さらに、後続工程における熱処理等に起因する表面酸
化の進行を防止することができ、安定して再現性の良好
な薄膜抵抗の形成が可能となる。
化の進行を防止することができ、安定して再現性の良好
な薄膜抵抗の形成が可能となる。
また、本発明では、同一のチャンバー内で前記第１の
抵抗層と前記第２の抵抗層とを順次堆積できるため、前
記第１の抵抗層を外気に晒すことなく前記第２の抵抗層
で被覆することができるため、信頼性の高い薄膜抵抗層
を形成することが可能となる。
抵抗層と前記第２の抵抗層とを順次堆積できるため、前
記第１の抵抗層を外気に晒すことなく前記第２の抵抗層
で被覆することができるため、信頼性の高い薄膜抵抗層
を形成することが可能となる。
（実施例） 以下、本発明の実施例について図面に参照しつつ詳細
に説明する。
に説明する。
第１図（ａ）は本発明実施例のAlGaAs/GaAsHBTを含む
ECL回路の一部を示す説明図、第１図（ｂ）はその負荷
抵抗部を示す部分説明図である。第１図（ａ）は、第３
図に等価回路を示したECL回路の断面を示すもので、GaA
s基板表面に形成されたトランジスタ間に負荷抵抗３が
形成されている。
ECL回路の一部を示す説明図、第１図（ｂ）はその負荷
抵抗部を示す部分説明図である。第１図（ａ）は、第３
図に等価回路を示したECL回路の断面を示すもので、GaA
s基板表面に形成されたトランジスタ間に負荷抵抗３が
形成されている。
この薄膜抵抗は、第１図（ｂ）に拡大図を示すよう
に、GaAs基板１内にイオン注入で形成した素子分離領域
109上に形成された酸化シリコン膜からなる絶縁膜２上
に、膜厚100ÅのCr層3aと膜厚15ÅのPt層3bとからなる
シート抵抗50Ωの２層構造の抵抗層と、この抵抗層の端
部に重なるように形成されたTi/Pt/Au（1000Å/1000Å/
6000Å）の３層構造の配線層４とで構成されている。
に、GaAs基板１内にイオン注入で形成した素子分離領域
109上に形成された酸化シリコン膜からなる絶縁膜２上
に、膜厚100ÅのCr層3aと膜厚15ÅのPt層3bとからなる
シート抵抗50Ωの２層構造の抵抗層と、この抵抗層の端
部に重なるように形成されたTi/Pt/Au（1000Å/1000Å/
6000Å）の３層構造の配線層４とで構成されている。
また、この集積回路に形成されるヘテロ接合バイポー
ラトランジスタTr1…Tr9は、その一部を第１図（ａ）に
示すように通常のものであり、いずれも最上層がコレク
タ領域で構成されるコレクタトップ型のものであって、
第１のトランジスタTr1のコレクタ130と第８のトランジ
スタTr8のエミッタ120とが接続されている。そしてベー
ス領域・エミッタ領域接合がベース領域・コレクタ領域
の接合より広く、ベース領域のコンタクトはベース領域
・エミッタ領域の接合の一部の上に形成されている。
ラトランジスタTr1…Tr9は、その一部を第１図（ａ）に
示すように通常のものであり、いずれも最上層がコレク
タ領域で構成されるコレクタトップ型のものであって、
第１のトランジスタTr1のコレクタ130と第８のトランジ
スタTr8のエミッタ120とが接続されている。そしてベー
ス領域・エミッタ領域接合がベース領域・コレクタ領域
の接合より広く、ベース領域のコンタクトはベース領域
・エミッタ領域の接合の一部の上に形成されている。
この構造を詳述すると、半絶縁性GaAs基板１上に厚さ
5000Å、不純物（Si）濃度２×1018cm-3のｎ＋型GaAs層
102、厚さ3300Å、不純物（Si）濃度３×1017cm-3のｎ
型Al0.3Ga0.7As層103、厚さ200Å、不純物（Si）濃度３
×1017cm-3で、成長方向に対してAlの組成ｘが０から0.
3まで連続または段階的に変化するｎ型AlxGa1-xAs層
（遷移領域）104を順次積層してなるｎ型エミッタ領域1
20と、この上層にヘテロ接合をなすように形成されたベ
ース領域となる厚さ1000Å、不純物濃度３×1018cm-3の
ｐ＋型GaAs106と、さらにこの上層に厚さ3500Å、不純
物濃度１×1017cm-3のｎ型GaAs層107および厚さ1000
Å、不純物濃度２×1013cm-3のｎ＋型GaAs層108とを積
層しコレクタ領域130を構成してなるものである。
5000Å、不純物（Si）濃度２×1018cm-3のｎ＋型GaAs層
102、厚さ3300Å、不純物（Si）濃度３×1017cm-3のｎ
型Al0.3Ga0.7As層103、厚さ200Å、不純物（Si）濃度３
×1017cm-3で、成長方向に対してAlの組成ｘが０から0.
3まで連続または段階的に変化するｎ型AlxGa1-xAs層
（遷移領域）104を順次積層してなるｎ型エミッタ領域1
20と、この上層にヘテロ接合をなすように形成されたベ
ース領域となる厚さ1000Å、不純物濃度３×1018cm-3の
ｐ＋型GaAs106と、さらにこの上層に厚さ3500Å、不純
物濃度１×1017cm-3のｎ型GaAs層107および厚さ1000
Å、不純物濃度２×1013cm-3のｎ＋型GaAs層108とを積
層しコレクタ領域130を構成してなるものである。
ここで、106aは選択イオン注入によりベース領域のコ
ンタクトを取るために形成された外部ベース領域であ
り、109,110はH,B等を選択的にイオン注入することによ
り形成された分離領域である。112はAuGe層およびAu層
からなるエミッタ電極、113はAuZn層からなるベース電
極、114はAuGe層およびAu層からなるコレクタ電極であ
る。そして、Al層からなる第１の配線115、Ti/Pt/Au層
からなる第２の配線４によって相互接続されている。
ンタクトを取るために形成された外部ベース領域であ
り、109,110はH,B等を選択的にイオン注入することによ
り形成された分離領域である。112はAuGe層およびAu層
からなるエミッタ電極、113はAuZn層からなるベース電
極、114はAuGe層およびAu層からなるコレクタ電極であ
る。そして、Al層からなる第１の配線115、Ti/Pt/Au層
からなる第２の配線４によって相互接続されている。
次に、集積回路の製造方法について説明する。
まず、トランジスタ形成領域においては、GaAs基板に
格子接合するように、順次半導体層をエピタキシャル成
長させ、通常の方法によりGaAs/AlGaAs系のHBTを集積化
し、ECL回路を構成する素子を形成する。
格子接合するように、順次半導体層をエピタキシャル成
長させ、通常の方法によりGaAs/AlGaAs系のHBTを集積化
し、ECL回路を構成する素子を形成する。
そして、基板表面に、CVD法により、酸化シリコン膜
からなる絶縁膜２を堆積した後、抵抗パターン形成用の
ポジレジストパターンを形成する。
からなる絶縁膜２を堆積した後、抵抗パターン形成用の
ポジレジストパターンを形成する。
続いて、フッ化アンモニウム溶液（NH4F）を用いた等
方性エッチングによりこの絶縁膜２を膜厚200Å程度エ
ッチングし、深さ200Å程度の穴を形成するとともにレ
ジストエッジにも200Å程度のひさしを形成する。
方性エッチングによりこの絶縁膜２を膜厚200Å程度エ
ッチングし、深さ200Å程度の穴を形成するとともにレ
ジストエッジにも200Å程度のひさしを形成する。
次いで、この基板を真空チャンバー内に設置し、真空
蒸着法により第１の抵抗層としてのCrを膜厚100Å堆積
した後、真空を破ることなくそのまま、第２の抵抗層と
してのPtを膜厚15Å堆積する。
蒸着法により第１の抵抗層としてのCrを膜厚100Å堆積
した後、真空を破ることなくそのまま、第２の抵抗層と
してのPtを膜厚15Å堆積する。
このとき、同一真空チャンバー内にシート抵抗測定用
テストサンプルを入れておき、蒸着終了後、シート抵抗
を測定し、まだ50Ωになっていない場合は再びPtを堆積
し50Ωとなるように調整する。
テストサンプルを入れておき、蒸着終了後、シート抵抗
を測定し、まだ50Ωになっていない場合は再びPtを堆積
し50Ωとなるように調整する。
このようにして抵抗値が調整されると、レジストパタ
ーンをアセトン等の有機溶剤に浸漬することにより剥離
し、リフトオフにより第１の抵抗層としてのCrと第２の
抵抗層としてのPtとからなる抵抗パターンを形成する。
ーンをアセトン等の有機溶剤に浸漬することにより剥離
し、リフトオフにより第１の抵抗層としてのCrと第２の
抵抗層としてのPtとからなる抵抗パターンを形成する。
そして最後に配線金属を真空蒸着法によって形成しパ
ターニングする。
ターニングする。
このようにして形成された集積回路の薄膜抵抗は、目
標抵抗値に対して±３％程度のばらつきしかなく、高精
度の制御が可能である。
標抵抗値に対して±３％程度のばらつきしかなく、高精
度の制御が可能である。
また、配線パターンとのオーミック接触性も良好であ
り、後続工程によっても抵抗値が変化することなく良好
に維持することができる。
り、後続工程によっても抵抗値が変化することなく良好
に維持することができる。
なお、前記実施例では、リフトオフ法によって抵抗パ
ターンを形成したが、リフトオフ法に限定されることな
く、エッチングによるパターンニング方法を用いてもよ
い。
ターンを形成したが、リフトオフ法に限定されることな
く、エッチングによるパターンニング方法を用いてもよ
い。
なお、各抵抗層の構成材料や膜厚についても必要に応
じて適宜変更可能である。例えばCrを第１の抵抗層とし
て用いた場合にはPtを第２の抵抗層として用いるのが有
効である。また、この他第１の抵抗層をNiCr合金,W,Mo,
Ti,Taのいずれかの金属で構成し、第２の抵抗層はNi,A
u,Pdとするようにしてもよい。
じて適宜変更可能である。例えばCrを第１の抵抗層とし
て用いた場合にはPtを第２の抵抗層として用いるのが有
効である。また、この他第１の抵抗層をNiCr合金,W,Mo,
Ti,Taのいずれかの金属で構成し、第２の抵抗層はNi,A
u,Pdとするようにしてもよい。
加えて、本発明の趣旨を逸脱しない範囲で種々変形し
て実施することが可能である。
て実施することが可能である。
以上説明してきたように、本発明によれば、薄膜抵抗
層を、比抵抗の大きな第１の抵抗層と、この上層に形成
される第１の抵抗層よりも比抵抗が小さく酸化されにく
い第２の抵抗層とで構成するようにしているため、配線
とのオーミック接触が良好で、かつ抵抗値を高精度に制
御するとともに安定してその値を維持することが可能と
なる。
層を、比抵抗の大きな第１の抵抗層と、この上層に形成
される第１の抵抗層よりも比抵抗が小さく酸化されにく
い第２の抵抗層とで構成するようにしているため、配線
とのオーミック接触が良好で、かつ抵抗値を高精度に制
御するとともに安定してその値を維持することが可能と
なる。
また、本発明の方法によれば、同一のチャンバー内で
順次堆積できるため、第１の薄膜抵抗層を外気に晒すこ
となく第２の薄膜抵抗層で被覆することができるため、
信頼性の高い薄膜抵抗層を形成することが可能となる。
順次堆積できるため、第１の薄膜抵抗層を外気に晒すこ
となく第２の薄膜抵抗層で被覆することができるため、
信頼性の高い薄膜抵抗層を形成することが可能となる。
第１図（ａ）および第１図（ｂ）は本発明実施例のECL
回路の一部を示す図およびその負荷抵抗部の部分拡大説
明図、第２図は通常のECL回路の等価回路図、第３図は
従来例の抵抗を示す図である。 １……絶縁性GaAs基板、 ２……絶縁膜 3a……Cr層、3b……Pt層、 ４……配線層、10……半導体基板、 20……絶縁膜、30……薄膜抵抗層 40……配線層、102……ｎ＋型GaAs層 103……ｎ型Al0.3Ga0.7As層 104……ｎ型AlxGa1-xAs層（遷移領域） 106……ｐ＋型GaAs 107……ｎ型GaAs層 108……ｎ＋型GaAs層 106a……外部ベース領域 109,110……分離領域 112……エミッタ電極、 113……ベース電極、 114……コレクタ電極 115……第１の配線 120……ｎ型エミッタ領域 130……コレクタ領域。
回路の一部を示す図およびその負荷抵抗部の部分拡大説
明図、第２図は通常のECL回路の等価回路図、第３図は
従来例の抵抗を示す図である。 １……絶縁性GaAs基板、 ２……絶縁膜 3a……Cr層、3b……Pt層、 ４……配線層、10……半導体基板、 20……絶縁膜、30……薄膜抵抗層 40……配線層、102……ｎ＋型GaAs層 103……ｎ型Al0.3Ga0.7As層 104……ｎ型AlxGa1-xAs層（遷移領域） 106……ｐ＋型GaAs 107……ｎ型GaAs層 108……ｎ＋型GaAs層 106a……外部ベース領域 109,110……分離領域 112……エミッタ電極、 113……ベース電極、 114……コレクタ電極 115……第１の配線 120……ｎ型エミッタ領域 130……コレクタ領域。
Claims (1)
- 【請求項１】チャンバー内で、半導体基板およびテスト
用基板上にそれぞれ第１の抵抗層を形成する第１の抵抗
層形成工程と、 前記チャンバー内で、前記半導体基板およびテスト用基
板上にそれぞれ形成された前記第１の抵抗層上に、該第
１の抵抗層よりも酸化されにくい金属をそれぞれ堆積さ
せて第２の抵抗層を形成する第２の抵抗層形成工程と、 前記チャンバー内で、前記テスト用基板側に形成された
第１の抵抗層および第２の抵抗層からなる抵抗体の抵抗
値を測定する抵抗値測定工程と、 前記チャンバー内で、前記抵抗値測定工程によって測定
した抵抗値が所望の値となるまで、前記半導体基板およ
び前記テスト用基板上の前記第２の抵抗層上に前記酸化
されにくい金属をそれぞれ堆積させ、これを前記第２の
抵抗層の一部とする抵抗値調整工程と、 前記第２の抵抗層形成工程および前記抵抗値調整工程に
よって前記半導体基板側に形成された第２の抵抗層上に
配線層を形成する配線層形成工程とを含む ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325040A JP3034301B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325040A JP3034301B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192557A JPH04192557A (ja) | 1992-07-10 |
| JP3034301B2 true JP3034301B2 (ja) | 2000-04-17 |
Family
ID=18172480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2325040A Expired - Fee Related JP3034301B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034301B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127167A (ja) * | 1999-10-28 | 2001-05-11 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2011119780A (ja) * | 2011-03-25 | 2011-06-16 | Mitsumi Electric Co Ltd | 半導体装置 |
-
1990
- 1990-11-27 JP JP2325040A patent/JP3034301B2/ja not_active Expired - Fee Related
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| JPH04192557A (ja) | 1992-07-10 |
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