JP2964994B2 - 周期計測回路 - Google Patents
周期計測回路Info
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- cycle
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
- G01R23/10—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage by converting frequency into a train of pulses, which are then counted, i.e. converting the signal into a square wave
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- Physics & Mathematics (AREA)
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- Measuring Frequencies, Analyzing Spectra (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は周期計測回路に関
し、特に、タイマを用いた周期計測回路に関する。
し、特に、タイマを用いた周期計測回路に関する。
【０００２】
【従来の技術】図４は従来のこの種の周期計測回路の構
成を示す図であり、従来例について図４を参照して説明
する。
成を示す図であり、従来例について図４を参照して説明
する。
【０００３】図４に示す周期計測回路１０は、任意のタ
イマカウントクロックＴ１に基づいて動作するもので、
外部からの入力信号の周期を計測する周期計測回路部１
０２と、外部からの入力信号Ｓ１をトリガ信号として入
力する外部トリガ端子１０１と、周期計測回路部１０２
からの各部の情報を認識し、制御信号Ｓ２によってその
動作を制御するＣＰＵ１００から構成されている。
イマカウントクロックＴ１に基づいて動作するもので、
外部からの入力信号の周期を計測する周期計測回路部１
０２と、外部からの入力信号Ｓ１をトリガ信号として入
力する外部トリガ端子１０１と、周期計測回路部１０２
からの各部の情報を認識し、制御信号Ｓ２によってその
動作を制御するＣＰＵ１００から構成されている。
【０００４】図５は周期計測回路部１０２の構成を詳細
に示す図である。周期計測回路部１０２は、外部からの
パルス信号を入力する外部トリガ端子１０１と、立ち上
がりエッジ、もしくは立ち下がりエッジ、もしくは両方
を検出するためのエッジ検出回路１０９と、あるクロッ
クソース、本従来例の場合にはタイマカウントクロック
Ｔ１に基づいてカウントを行うｎ（ｎ≧１）ビット長の
タイマ１０３と、エッジ検出回路１０９で検出されたエ
ッジ検出信号をトリガ信号に用い、トリガ時のタイマ値
を取り込むためのｍ（ｍ≧１）ビット長のキャプチャレ
ジスタ１０４と、キャプチャレジスタ４によるタイマ値
の前回値を格納するｘ（ｘ≧１）ビットのＲＡＭ１０５
と、キャプチャレジスタ１０４によるタイマ値の最新値
を格納するｙ（ｙ≧１）ビットのＲＡＭ１０６と、ＲＡ
Ｍ１０５の格納内容からＲＡＭ１０６の格納内容を減じ
た結果を格納するためのｚ（ｚ≧１）ビットのＲＡＭ１
０７から構成されている。なお、上記のタイマ１０３
は、タイマカウントクロックＴ１のカウント値が自己の
カウント能力を上回ったときには、オーバーフローが起
こったことを知らせるためのオーバーフロー信号Ｓ３を
出力する。ＣＰＵ１００はオーバーフロー信号Ｓ３、タ
イマ１０２出力を受けて上述したようなＲＡＭ１０５の
格納内容からＲＡＭ１０６の格納内容を減算する処理
や、ＲＡＭ１０７への書き込み動作を行う。
に示す図である。周期計測回路部１０２は、外部からの
パルス信号を入力する外部トリガ端子１０１と、立ち上
がりエッジ、もしくは立ち下がりエッジ、もしくは両方
を検出するためのエッジ検出回路１０９と、あるクロッ
クソース、本従来例の場合にはタイマカウントクロック
Ｔ１に基づいてカウントを行うｎ（ｎ≧１）ビット長の
タイマ１０３と、エッジ検出回路１０９で検出されたエ
ッジ検出信号をトリガ信号に用い、トリガ時のタイマ値
を取り込むためのｍ（ｍ≧１）ビット長のキャプチャレ
ジスタ１０４と、キャプチャレジスタ４によるタイマ値
の前回値を格納するｘ（ｘ≧１）ビットのＲＡＭ１０５
と、キャプチャレジスタ１０４によるタイマ値の最新値
を格納するｙ（ｙ≧１）ビットのＲＡＭ１０６と、ＲＡ
Ｍ１０５の格納内容からＲＡＭ１０６の格納内容を減じ
た結果を格納するためのｚ（ｚ≧１）ビットのＲＡＭ１
０７から構成されている。なお、上記のタイマ１０３
は、タイマカウントクロックＴ１のカウント値が自己の
カウント能力を上回ったときには、オーバーフローが起
こったことを知らせるためのオーバーフロー信号Ｓ３を
出力する。ＣＰＵ１００はオーバーフロー信号Ｓ３、タ
イマ１０２出力を受けて上述したようなＲＡＭ１０５の
格納内容からＲＡＭ１０６の格納内容を減算する処理
や、ＲＡＭ１０７への書き込み動作を行う。
【０００５】図６はＣＰＵ１００の制御を含めた本従来
例の動作を示すフローチャートであり、以下に図６を参
照して本従来例の動作について説明する。
例の動作を示すフローチャートであり、以下に図６を参
照して本従来例の動作について説明する。
【０００６】動作が開始されるとエッジ検出回路１０９
は外部トリガ端子１０１に入力される入力信号Ｓ１を監
視し、予め定められた形状のパルス信号（立ち上がりエ
ッジ、もしくは立ち下がりエッジ、もしくは両方）が入
力されたかを検出する（ステップＳ１０１）。予め定め
られた形状のパルス信号の入力が確認されると、エッジ
検出回路１０９はトリガ信号をキャプチャレジスタ１０
４へ出力し、キャプチャレジスタ１０４はこのときのタ
イマ１０３のカウント値を取り込む。
は外部トリガ端子１０１に入力される入力信号Ｓ１を監
視し、予め定められた形状のパルス信号（立ち上がりエ
ッジ、もしくは立ち下がりエッジ、もしくは両方）が入
力されたかを検出する（ステップＳ１０１）。予め定め
られた形状のパルス信号の入力が確認されると、エッジ
検出回路１０９はトリガ信号をキャプチャレジスタ１０
４へ出力し、キャプチャレジスタ１０４はこのときのタ
イマ１０３のカウント値を取り込む。
【０００７】ＣＰＵ１００はキャプチャレジスタ１０４
に取り込まれた値をＲＡＭ１０５へ転送し(ステップＳ
１０２）、さらに、ＲＡＭ１０５の格納内容（直前値）
からＲＡＭ１０６の格納内容（前回値）を減算する(ス
テップＳ１０３）。続いて、ＣＰＵ１００はタイマ１０
３が出力するオーバーフロー信号Ｓ３の内容を確認し、
タイマ１０３がオーバーフローであるかを確認する（ス
テップＳ１０４）。ここで、タイマ１０３がオーバーフ
ローとなっていることが確認された場合には、周期測定
動作を中止し、タイマオーバーフローに対して予め定め
られている他のルーチンへ移行する（ステップＳ１０
５）。ここで、ステップＳ１０５での移行先のルーチン
が実行する内容は周期計測回路が利用される装置の内容
に応じてそれぞれ異なるものであり、周期計測回路自体
の動作については何ら関係がないために説明は省略す
る。
に取り込まれた値をＲＡＭ１０５へ転送し(ステップＳ
１０２）、さらに、ＲＡＭ１０５の格納内容（直前値）
からＲＡＭ１０６の格納内容（前回値）を減算する(ス
テップＳ１０３）。続いて、ＣＰＵ１００はタイマ１０
３が出力するオーバーフロー信号Ｓ３の内容を確認し、
タイマ１０３がオーバーフローであるかを確認する（ス
テップＳ１０４）。ここで、タイマ１０３がオーバーフ
ローとなっていることが確認された場合には、周期測定
動作を中止し、タイマオーバーフローに対して予め定め
られている他のルーチンへ移行する（ステップＳ１０
５）。ここで、ステップＳ１０５での移行先のルーチン
が実行する内容は周期計測回路が利用される装置の内容
に応じてそれぞれ異なるものであり、周期計測回路自体
の動作については何ら関係がないために説明は省略す
る。
【０００８】ステップＳ１０４にてタイマ１０３がオー
バーフローではないことが確認された場合には、ステッ
プＳ１０３にて求めた値をＲＡＭ１０７に書き込み（ス
テップＳ１０６）、ＲＡＭ１０５の値をＲＡＭ１０６に
書き込む（ステップＳ１０７）。この後、ステップＳ１
０１へ戻り、再び外部トリガ端子１０１に上述したよう
なパルス信号が入力されるかを監視する外部入力信号待
機状態（タイマ動作状態）となる。
バーフローではないことが確認された場合には、ステッ
プＳ１０３にて求めた値をＲＡＭ１０７に書き込み（ス
テップＳ１０６）、ＲＡＭ１０５の値をＲＡＭ１０６に
書き込む（ステップＳ１０７）。この後、ステップＳ１
０１へ戻り、再び外部トリガ端子１０１に上述したよう
なパルス信号が入力されるかを監視する外部入力信号待
機状態（タイマ動作状態）となる。
【０００９】
【発明が解決しようとする課題】上述した従来の周期計
測装置においては、外部トリガ端子１０１にあらかじめ
定められた形状のパルス信号がエッジ検出回路１０９で
検出される毎に周期計測処理が行われ、周期の計測はＣ
ＰＵの演算により求められていた。このため、周期計測
中はＣＰＵが占有されていた。また、周期計測において
は説明しなかったが、ノイズなどによる測定範囲よりも
短い周期の入力信号を除去することが必要であり、この
ような除去処理を行うための演算処理もＣＰＵによりな
されていた。また、タイマのオーバーフローが起こった
ことはキャプチャ値からは判別することができないた
め、ＣＰＵはオーバーフロービットを参照してタイマの
状態を検出することも行っていた。その結果、周期計測
においてＣＰＵにかかる負荷は必要以上に大きなものと
なり、計測する周期のサイクルやシステムの規模によっ
ては実現することが難しくなるという問題点がある。
測装置においては、外部トリガ端子１０１にあらかじめ
定められた形状のパルス信号がエッジ検出回路１０９で
検出される毎に周期計測処理が行われ、周期の計測はＣ
ＰＵの演算により求められていた。このため、周期計測
中はＣＰＵが占有されていた。また、周期計測において
は説明しなかったが、ノイズなどによる測定範囲よりも
短い周期の入力信号を除去することが必要であり、この
ような除去処理を行うための演算処理もＣＰＵによりな
されていた。また、タイマのオーバーフローが起こった
ことはキャプチャ値からは判別することができないた
め、ＣＰＵはオーバーフロービットを参照してタイマの
状態を検出することも行っていた。その結果、周期計測
においてＣＰＵにかかる負荷は必要以上に大きなものと
なり、計測する周期のサイクルやシステムの規模によっ
ては実現することが難しくなるという問題点がある。
【００１０】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、周期計測にお
けるＣＰＵの負荷が低減された、応用範囲の広い周期計
測回路を実現することを目的とする。
る問題点に鑑みてなされたものであって、周期計測にお
けるＣＰＵの負荷が低減された、応用範囲の広い周期計
測回路を実現することを目的とする。
【００１１】
【課題を解決するための手段】本発明の周期計測回路
は、入力信号の周期を計測する周期計測回路において、
クロック信号をカウントするタイマと、前記入力信号を
監視し、予め定められた形状の信号を検出したときに周
期を規定するトリガ信号として出力するエッジ検出回路
と、前記トリガ信号が出力される毎に前記タイマのカウ
ント値を入力信号の周期として入力するとともに該タイ
マをリセットする信号を出力するキャプチャレジスタと
を有し、予め定められた第１の周波数値を格納し、前記
エッジ回路が出力したトリガ信号によって定められる第
２の周波数とを比較し、該第２の周波数が第１の周波数
よりも高いときに前記トリガ信号を無効とするコンペア
レジスタと、前記エッジ検出回路とキャプチャレジスタ
との間に設けられ、前記コンペアレジスタでトリガ信号
が有効と判断されたときにのみ前記トリガ信号をキャプ
チャレジスタに供給するフィルタ回路とを有することを
特徴とする。
は、入力信号の周期を計測する周期計測回路において、
クロック信号をカウントするタイマと、前記入力信号を
監視し、予め定められた形状の信号を検出したときに周
期を規定するトリガ信号として出力するエッジ検出回路
と、前記トリガ信号が出力される毎に前記タイマのカウ
ント値を入力信号の周期として入力するとともに該タイ
マをリセットする信号を出力するキャプチャレジスタと
を有し、予め定められた第１の周波数値を格納し、前記
エッジ回路が出力したトリガ信号によって定められる第
２の周波数とを比較し、該第２の周波数が第１の周波数
よりも高いときに前記トリガ信号を無効とするコンペア
レジスタと、前記エッジ検出回路とキャプチャレジスタ
との間に設けられ、前記コンペアレジスタでトリガ信号
が有効と判断されたときにのみ前記トリガ信号をキャプ
チャレジスタに供給するフィルタ回路とを有することを
特徴とする。
【００１２】
【００１３】この場合、タイマは、カウント値が自己の
カウント能力を上回ったときには、オーバーフローが起
こったことを知らせるためのタイマオーバーフロー信号
を出力し、キャプチャレジスタはトリガされたときのタ
イマのカウント値を取り込んで前回のカウント値ととも
に保存し、前記タイマオーバーフロー信号が出力された
ときには前回のカウント値を入力信号の周期とすること
としてもよい。
カウント能力を上回ったときには、オーバーフローが起
こったことを知らせるためのタイマオーバーフロー信号
を出力し、キャプチャレジスタはトリガされたときのタ
イマのカウント値を取り込んで前回のカウント値ととも
に保存し、前記タイマオーバーフロー信号が出力された
ときには前回のカウント値を入力信号の周期とすること
としてもよい。
【００１４】「作用」外部からパルス信号が入力され、
あらかじめ定めたエッジが検出されると、それをトリガ
信号にタイマの値をキャプチャレジスタに取り込む。そ
れと同時にタイマの値をクリアする。このため、キャプ
チャレジスタに格納された値は周期の即値となり、周期
を求める演算処理は不必要となる。このため演算処理に
関し、ＣＰＵの負荷が低減する。
あらかじめ定めたエッジが検出されると、それをトリガ
信号にタイマの値をキャプチャレジスタに取り込む。そ
れと同時にタイマの値をクリアする。このため、キャプ
チャレジスタに格納された値は周期の即値となり、周期
を求める演算処理は不必要となる。このため演算処理に
関し、ＣＰＵの負荷が低減する。
【００１５】また、ノイズ等により測定範囲よりも短い
パルス入力を除去できるフィルタ回路により、あらかじ
め定めた周期以外の値は測定されない。このため、余分
な演算処理も除去され、ＣＰＵの負荷も低減する。
パルス入力を除去できるフィルタ回路により、あらかじ
め定めた周期以外の値は測定されない。このため、余分
な演算処理も除去され、ＣＰＵの負荷も低減する。
【００１６】また、オーバーフロー信号をキャプチャレ
ジスタの格納制御信号として使用することにより、例え
ばオーバーフロービットを参照するなどの処理がなくな
り、オーバーフローの判定に関し、ＣＰＵの負荷が低減
する。
ジスタの格納制御信号として使用することにより、例え
ばオーバーフロービットを参照するなどの処理がなくな
り、オーバーフローの判定に関し、ＣＰＵの負荷が低減
する。
【００１７】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００１８】図１は本発明の周期計測回路の一実施例の
構成を示す図である。図１に示す周期計測回路２０は、
任意のタイマカウントクロックＴ１１に基づいて動作す
るもので、外部からの入力信号の周期を計測する周期計
測回路部２２０と、外部からの入力信号Ｓ１１をトリガ
信号として入力する外部トリガ端子２１０と、周期計測
回路部２２０からの各部の情報を認識し、制御信号Ｓ１
２によってその動作を制御するＣＰＵ２００から構成さ
れている。
構成を示す図である。図１に示す周期計測回路２０は、
任意のタイマカウントクロックＴ１１に基づいて動作す
るもので、外部からの入力信号の周期を計測する周期計
測回路部２２０と、外部からの入力信号Ｓ１１をトリガ
信号として入力する外部トリガ端子２１０と、周期計測
回路部２２０からの各部の情報を認識し、制御信号Ｓ１
２によってその動作を制御するＣＰＵ２００から構成さ
れている。
【００１９】図２は周期計測回路部２２０の構成を詳細
に示す図である。
に示す図である。
【００２０】周期計測回路部２２０は、外部からのパル
ス信号を入力する外部トリガ端子２１０と、立ち上がり
エッジ、もしくは立ち下がりエッジ、もしくは両方を検
出するためのエッジ検出回路２０９と、あるクロックソ
ース、本実施例の場合にはタイマカウントクロックＴ１
に基づいてカウントを行うｎ（ｎ≧１）ビット長のタイ
マ２０３と、エッジ検出回路２０９にて検出されたエッ
ジ検出信号を受け付け、後述するコンペアレジスタ２５
０またはキャプチャレジスタ２０４からの信号に応じて
有効無効を決定し、有効のときにのみ出力するフィルタ
回路２６０と、エッジ検出回路２６０を介してエッジ検
出回路２０９にて検出されたエッジ検出信号を受け付け
てこれをトリガ信号として用い、トリガされたときのタ
イマ２０３のカウント値を取り込んで前回のカウント値
とともに保存し、同時にタイマ２０３のカウント値をク
リア＆リスタートするとともにエッジ検出回路２６０で
の信号受け付けを有効とする信号Ｓ８１を発生するｍ
（ｍ≧１）ビット長のキャプチャレジスタ２０４と、あ
らかじめ指定された周波数を示す設定値を格納し、トリ
ガ信号の立ち上がり時間または立ち上がり時間により定
まる周波数が該設定値以上となるトリガ信号については
フィルタ回路２６０での信号受け付けを無効とする信号
Ｓ８２を発生するｐ（ｐ≧１）ビット長のコンペアレジ
スタ２５０と、キャプチャレジスタ２０４に取り込まれ
たタイマ２０３のカウント値を保存するＺ（Ｚ≧１）ビ
ットのＲＡＭ２０７から構成されている。なお、タイマ
２０３は図５に示したタイマ１０３と同様にタイマカウ
ントクロックＴ１１のカウント値が自己のカウント能力
を上回ったときには、オーバーフローが起こったことを
知らせるためのタイマオーバーフロー信号Ｓ８０をキャ
プチャレジスタ２０４へ向けて出力する。
ス信号を入力する外部トリガ端子２１０と、立ち上がり
エッジ、もしくは立ち下がりエッジ、もしくは両方を検
出するためのエッジ検出回路２０９と、あるクロックソ
ース、本実施例の場合にはタイマカウントクロックＴ１
に基づいてカウントを行うｎ（ｎ≧１）ビット長のタイ
マ２０３と、エッジ検出回路２０９にて検出されたエッ
ジ検出信号を受け付け、後述するコンペアレジスタ２５
０またはキャプチャレジスタ２０４からの信号に応じて
有効無効を決定し、有効のときにのみ出力するフィルタ
回路２６０と、エッジ検出回路２６０を介してエッジ検
出回路２０９にて検出されたエッジ検出信号を受け付け
てこれをトリガ信号として用い、トリガされたときのタ
イマ２０３のカウント値を取り込んで前回のカウント値
とともに保存し、同時にタイマ２０３のカウント値をク
リア＆リスタートするとともにエッジ検出回路２６０で
の信号受け付けを有効とする信号Ｓ８１を発生するｍ
（ｍ≧１）ビット長のキャプチャレジスタ２０４と、あ
らかじめ指定された周波数を示す設定値を格納し、トリ
ガ信号の立ち上がり時間または立ち上がり時間により定
まる周波数が該設定値以上となるトリガ信号については
フィルタ回路２６０での信号受け付けを無効とする信号
Ｓ８２を発生するｐ（ｐ≧１）ビット長のコンペアレジ
スタ２５０と、キャプチャレジスタ２０４に取り込まれ
たタイマ２０３のカウント値を保存するＺ（Ｚ≧１）ビ
ットのＲＡＭ２０７から構成されている。なお、タイマ
２０３は図５に示したタイマ１０３と同様にタイマカウ
ントクロックＴ１１のカウント値が自己のカウント能力
を上回ったときには、オーバーフローが起こったことを
知らせるためのタイマオーバーフロー信号Ｓ８０をキャ
プチャレジスタ２０４へ向けて出力する。
【００２１】ＣＰＵ２００は、不図示の入力手段に入力
された設定値をコンペアレジスタ２５０に書き込む動作
やキャプチャレジスタ２０４の格納内容をＲＡＭ２０７
へ書き込む動作を行う。
された設定値をコンペアレジスタ２５０に書き込む動作
やキャプチャレジスタ２０４の格納内容をＲＡＭ２０７
へ書き込む動作を行う。
【００２２】図３は上記のように構成された本実施例の
動作を示すフローチャートであり、以下に本実施例の動
作について図３を参照して説明する。
動作を示すフローチャートであり、以下に本実施例の動
作について図３を参照して説明する。
【００２３】周期測定動作が開始されると、ＣＰＵ２０
０はコンペアレジスタ２５０に、フィルタ回路２６０に
入力されたエッジ検出回路２０９出力を有効とする周波
数値を設定する（ステップＳ２０１）。
０はコンペアレジスタ２５０に、フィルタ回路２６０に
入力されたエッジ検出回路２０９出力を有効とする周波
数値を設定する（ステップＳ２０１）。
【００２４】続いて、エッジ検出回路２０９は外部トリ
ガ端子２１０に入力される入力信号Ｓ１１を監視し、予
め定められた形状のパルス信号（立ち上がりエッジ、も
しくは立ち下がりエッジ、もしくは両方）が入力された
かを検出する（ステップＳ２０２）。
ガ端子２１０に入力される入力信号Ｓ１１を監視し、予
め定められた形状のパルス信号（立ち上がりエッジ、も
しくは立ち下がりエッジ、もしくは両方）が入力された
かを検出する（ステップＳ２０２）。
【００２５】ここで、エッジ検出回路２０９は予め定め
られた形状のパルス信号の入力が確認されると、トリガ
信号をフィルタ回路２６０およびコンペアレジスタ２５
０へ出力する。コンペアレジスタ２５０では送られてき
たトリガ信号の周波数を設定値と比較し、トリガ信号の
周波数が設定値よりも高い場合にはトリガ信号が無効で
ある旨を示す信号Ｓ８２を出力する。これにより、外部
トリガ端子２１０にノイズなどにより測定範囲よりも短
いパルス信号が印加されても、周期測定処理は起動しな
い。その結果、ノイズ等により測定範囲よりも短いパル
ス信号が印加されても、キャプチャレジスタ２０４に信
号が出力されることはなく、その後の周期測定処理が行
われないため、ＣＰＵ２００に不要な負荷がかかること
はない。コンペアレジスタ２５０はトリガ信号による周
波数が設定値よりも低い場合には、トリガ信号が有効で
ある旨を示す信号Ｓ８２を出力するとともにタイマ２０
３のカウント値をキャプチャレジスタ２０４へ出力す
る。キャプチャレジスタ２０４にはコンペアレジスタ２
５０からのタイマ２０３のカウント値およびフィルタ回
路２６０からのトリガ信号が入力され、キャプチャレジ
スタ２０４はトリガ信号が入力されたときのタイミング
でタイマ２０３のカウント値を取り込み、また、タイマ
２０３のカウントを動作をリセットするとともにトリガ
信号が有効である旨を示す信号Ｓ８１をタイマ２０３お
よびフィルタ回路２６０へ出力する。なお、キャプチャ
レジスタ２０４はタイマ２０３のカウント値取り込みの
際にタイマオーバーフロー信号Ｓ８０がタイマ２０３が
オーバーフロー状態にあることを示している場合には、
前回取り込んだ値を今回の値として取り込む。
られた形状のパルス信号の入力が確認されると、トリガ
信号をフィルタ回路２６０およびコンペアレジスタ２５
０へ出力する。コンペアレジスタ２５０では送られてき
たトリガ信号の周波数を設定値と比較し、トリガ信号の
周波数が設定値よりも高い場合にはトリガ信号が無効で
ある旨を示す信号Ｓ８２を出力する。これにより、外部
トリガ端子２１０にノイズなどにより測定範囲よりも短
いパルス信号が印加されても、周期測定処理は起動しな
い。その結果、ノイズ等により測定範囲よりも短いパル
ス信号が印加されても、キャプチャレジスタ２０４に信
号が出力されることはなく、その後の周期測定処理が行
われないため、ＣＰＵ２００に不要な負荷がかかること
はない。コンペアレジスタ２５０はトリガ信号による周
波数が設定値よりも低い場合には、トリガ信号が有効で
ある旨を示す信号Ｓ８２を出力するとともにタイマ２０
３のカウント値をキャプチャレジスタ２０４へ出力す
る。キャプチャレジスタ２０４にはコンペアレジスタ２
５０からのタイマ２０３のカウント値およびフィルタ回
路２６０からのトリガ信号が入力され、キャプチャレジ
スタ２０４はトリガ信号が入力されたときのタイミング
でタイマ２０３のカウント値を取り込み、また、タイマ
２０３のカウントを動作をリセットするとともにトリガ
信号が有効である旨を示す信号Ｓ８１をタイマ２０３お
よびフィルタ回路２６０へ出力する。なお、キャプチャ
レジスタ２０４はタイマ２０３のカウント値取り込みの
際にタイマオーバーフロー信号Ｓ８０がタイマ２０３が
オーバーフロー状態にあることを示している場合には、
前回取り込んだ値を今回の値として取り込む。
【００２６】キャプチャレジスタ２０４が取り込み処理
を行ったことを確認したＣＰＵ２００はキャプチャレジ
スタ２０４の値をＲＡＭ２０７に転送し、格納する（ス
テップＳ２０３）。
を行ったことを確認したＣＰＵ２００はキャプチャレジ
スタ２０４の値をＲＡＭ２０７に転送し、格納する（ス
テップＳ２０３）。
【００２７】この後、ステップＳ２０２へ戻り、再び外
部トリガ端子２０１に上述したようなパルス信号が入力
されるかを監視する外部入力信号待機状態（タイマ動作
状態）となる。
部トリガ端子２０１に上述したようなパルス信号が入力
されるかを監視する外部入力信号待機状態（タイマ動作
状態）となる。
【００２８】上記のように構成される本実施例におい
て、周期測定処理についてＣＰＵ２００に必要とされる
動作は、ステップＳ２０１におけるコンペアレジスタ２
５０に周波数値を設定することおよびステップＳ２０３
におけるキャプチャレジスタ２０４の値をＲＡＭ２０７
に転送する処置だけであり、従来例に比較すると負荷が
大幅に低減されたものとなっている。
て、周期測定処理についてＣＰＵ２００に必要とされる
動作は、ステップＳ２０１におけるコンペアレジスタ２
５０に周波数値を設定することおよびステップＳ２０３
におけるキャプチャレジスタ２０４の値をＲＡＭ２０７
に転送する処置だけであり、従来例に比較すると負荷が
大幅に低減されたものとなっている。
【００２９】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００３０】キャプチャトリガ信号に同期して、タイマ
をクリア＆リスタートすることにより、差分演算するこ
となく即値がキャプチャレジスタに格納できるため、周
期測定において差分演算が省略され、ＣＰＵの負荷を低
減することができる効果がある。
をクリア＆リスタートすることにより、差分演算するこ
となく即値がキャプチャレジスタに格納できるため、周
期測定において差分演算が省略され、ＣＰＵの負荷を低
減することができる効果がある。
【００３１】測定対象周波数を任意に特定するためのフ
ィルタ回路を有するため、ノイズ等により測定範囲より
も短いパルス信号が測定されないことにより、ＣＰＵの
負荷が低減することができる効果がある。
ィルタ回路を有するため、ノイズ等により測定範囲より
も短いパルス信号が測定されないことにより、ＣＰＵの
負荷が低減することができる効果がある。
【００３２】タイマーオーバーフロー信号をキャプチャ
トリガ信号として動作を変更する手段を設けたことによ
り、ＣＰＵがオーバーフロー信号を監視する必要がなく
なり、この点からもＣＰＵの負荷が低減することができ
る効果がある。
トリガ信号として動作を変更する手段を設けたことによ
り、ＣＰＵがオーバーフロー信号を監視する必要がなく
なり、この点からもＣＰＵの負荷が低減することができ
る効果がある。
【図１】本発明の一実施例の全体構造を示すブロック図
である。
である。
【図２】図１中の周期測定回路部の詳細ブロック図であ
る。
る。
【図３】本発明の一実施例の動作を示すフローチャート
である。
である。
【図４】従来技術の全体構造を示すブロック図である。
【図５】従来技術中の周期測定回路部の詳細ブロック図
である。
である。
【図６】従来技術の動作を示すフローチャートである。
Ｔ１１ タイマカウントクロック Ｓ１１ 入力信号 Ｓ１２ 制御信号 Ｓ８０ タイマオーバーフロー信号 Ｓ８１，Ｓ８２ 信号 ２０ 周期計測回路 ２００ ＣＰＵ ２０３ タイマ ２０４ キャプチャレジスタ ２０７ ＲＡＭ ２０９ エッジ検出回路 ２５０ コンペアレジスタ ２６０ フィルタ回路 ２１０ 外部トリガ端子 ２２０ 周期計測回路部
Claims (2)
- 【請求項１】 入力信号の周期を計測する周期計測回路
において、 クロック信号をカウントするタイマと、 前記入力信号を監視し、予め定められた形状の信号を検
出したときに周期を規定するトリガ信号として出力する
エッジ検出回路と、 前記トリガ信号が出力される毎に前記タイマのカウント
値を入力信号の周期として入力するとともに該タイマを
リセットする信号を出力するキャプチャレジスタとを有
し、 予め定められた第１の周波数値を格納し、前記エッジ回
路が出力したトリガ信号によって定められる第２の周波
数とを比較し、該第２の周波数が第１の周波数よりも高
いときに前記トリガ信号を無効とするコンペアレジスタ
と、 前記エッジ検出回路とキャプチャレジスタとの間に設け
られ、前記コンペアレジスタでトリガ信号が有効と判断
されたときにのみ前記トリガ信号をキャプチャレジスタ
に供給するフィルタ回路とを有することを特徴とする周
期計測回路。 - 【請求項２】 請求項１記載の周期計測回路において、 タイマは、カウント値が自己のカウント能力を上回った
ときには、オーバーフローが起こったことを知らせるた
めのタイマオーバーフロー信号を出力し、 キャプチャレジスタはトリガされたときのタイマのカウ
ント値を取り込んで前回のカウント値とともに保存し、
前記タイマオーバーフロー信号が出力されたときには前
回のカウント値を入力信号の周期とすることを特徴とす
る周期計測回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9149225A JP2964994B2 (ja) | 1997-06-06 | 1997-06-06 | 周期計測回路 |
| US09/089,665 US6058487A (en) | 1997-06-06 | 1998-06-03 | Period measuring circuit with maximum frequency cutoff |
| DE19825263A DE19825263C2 (de) | 1997-06-06 | 1998-06-05 | Periodenmessschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9149225A JP2964994B2 (ja) | 1997-06-06 | 1997-06-06 | 周期計測回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10339748A JPH10339748A (ja) | 1998-12-22 |
| JP2964994B2 true JP2964994B2 (ja) | 1999-10-18 |
Family
ID=15470606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9149225A Expired - Fee Related JP2964994B2 (ja) | 1997-06-06 | 1997-06-06 | 周期計測回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6058487A (ja) |
| JP (1) | JP2964994B2 (ja) |
| DE (1) | DE19825263C2 (ja) |
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| DE19930458C2 (de) * | 1999-07-02 | 2001-06-21 | Siemens Ag | Tonruf-Frequenzbestimmungsvorrichtung und -verfahren |
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| JPH02165055A (ja) * | 1988-12-19 | 1990-06-26 | Sanyo Electric Co Ltd | 速度検出装置 |
| JPH08210875A (ja) * | 1995-02-03 | 1996-08-20 | Mitsubishi Electric Corp | タイマ装置 |
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1997
- 1997-06-06 JP JP9149225A patent/JP2964994B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-03 US US09/089,665 patent/US6058487A/en not_active Expired - Fee Related
- 1998-06-05 DE DE19825263A patent/DE19825263C2/de not_active Expired - Fee Related
Also Published As
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|---|---|
| DE19825263A1 (de) | 1998-12-10 |
| JPH10339748A (ja) | 1998-12-22 |
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| US6058487A (en) | 2000-05-02 |
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