JP2862137B2

JP2862137B2 - 超電導トランジスタ

Info

Publication number: JP2862137B2
Application number: JP1193102A
Authority: JP
Inventors: 栄基鳴海; 亨柏; 正和松井
Original assignee: Furukawa Electric Co Ltd
Current assignee: Furukawa Electric Co Ltd
Priority date: 1988-08-11
Filing date: 1989-07-26
Publication date: 1999-02-24
Anticipated expiration: 2014-02-24
Also published as: EP0354804A2; CN1040463A; DE68927925D1; KR900004048A; EP0354804B1; KR940001296B1; DE68927925T2; EP0354804A3; JPH02138780A

Description

【発明の詳細な説明】『産業上の利用分野』本発明は電界効果を利用した大電流容量の超電導トラ
ンジスタに関する。

『従来の技術』半導体の技術分野において、大容量の電流を高速にス
イッチングするための素子としては、サイリスタ、GTO
−サイリスタ、パワートランジスタ、パワーMOS・FETな
どが広く用いられている。

サイリスタ、GTO−サイリスタ、パワートランジスタ
などは、1KA級までの素子が作製されているが、これら
の素子は、半導体PN接合での障壁電圧による損失を避け
ることができないため、その導通時に大きな発熱や電力
損失が生じてしまい、また、スイッチング時間も30μse
c程度と遅い。

パワーMOS・FETは、スイッチング時間が0.1μsecと高
速になっているが、導通時の成功が大きく、大容量化す
ることができないため、数Å程度の電流容量のものしか
提供されていない。

しかるに、従前よりも技術の進歩した現状では、大容
量電流、スイッチングの高速性、導通時の電力損失最小
化、電流遮断時の完全電流遮断など、これらの特性のよ
り向上した素子が求められている。

このような要求に答えるべく、第３図〜第６図に例示
の超電導体を用いた素子がすでに提案されている。

第３図の素子は、ｎ−InSb、ｎ−InAsのごときｎ型の
半導体11上に、コヒーレンス長Ｌ（例:0.5μｍ）の間隔
をおいてIn製の超電導体からなるソース電極12、ドレイ
ン電極13が積層され、半導体11の下側にSiO₂、Si₃N₄な
どの絶縁層14を介してAl製のゲート電極15が設けられた
ものであり、さらに、半導体層11と超電導体の両電極1
2、13を電気的に絶縁するため、これらの間に、前記絶
縁層14と同様の材料からなる絶縁層16が配置されてい
る。

第３図の素子構造において、ゲート電極15に電圧が印
加されていないときは、ソース電極12とドレイン電極13
との近接効果により両電極12、13が導通し、ゲート電極
15に電圧が印加されているときは、ソース電極12、ドレ
イン電極13間における半導体11のキャリア濃度を変え、
これにより前記コヒーレンス長Ｌを変化させて、ソース
電極12、ドレイン電極13間を非導通に制御する。

第４図の素子は、超電導体のソース電極12、ドレイン
電極13のある側にゲート電極15が配置されているが、こ
れを除く他の構成は、第３図のものと同じ構成である。

第４図の素子構造も、第３図に示したものと同様に動
作する。

第５図の素子は、半導体11上において膜の薄い部分
（薄膜部17）を有する超電導体層18が積層され、その薄
膜部17の上に絶縁層19を介して上部電極20が設けられ、
半導体層11の下側に下部電極21が設けられている。

第５図の素子構造では、薄膜部（＝超電導体）17への
半導体層の染みこみにより、その部分の超電導体が非超
電導体になるので、第３図〜第４図において述べたと同
様、薄膜部17で切り離された両超電導体22間の近接効果
による導通を、上部電極20、下部電極21への印加電圧に
より制御すべく動作する。

第６図の素子は、MgOからなる膜厚100Åの誘電体層23
上に、In−InO_xからなる40Åの超電導体層24が形成さ
れ、その誘電体層23の下側にAl製のゲート電極25が設け
られたものである。

第６図の素子構造では、ゲート電極25に印加する電圧
Ｅにより、ゲート電極部分における超電導体層のキャリ
ア濃度を変化させ、超電導体層の導電性を制御する。

この第６図の素子は、第３図〜第５図に示したものと
比較し、近接効果を利用しないので、超電導体間をコヒ
ーレンス長程度に設定するという制約を受けない。

『発明が解決しようとする課題』上述した各従来技術は、いずれも、研究段階の発表で
あり、これらには、以下に述べる事項が解決すべき課題
として残されている。

第３図〜第５図に示す素子の場合、オン・オフの高速
性は得られるものの、制御される電流がトンネル電流と
か、ジョセフソン電流であるので、大容量電流の制御が
困難である。

しかも、超電導体間をコヒーレンス長以下に構成する
制約を受けるので、そのための微細加工が必要になる。

ちなみに、酸化物超電導体においては、コヒーレンス
長が金属系超電導体の1/10〜1/100になるので、100Å以
下の微細加工が必要となり、加工難度がきわめて高い。

第６図に示す素子は、半導体の電界効果トランジスタ
の原理に似ており、この原理からすると、超電導層に注
入できる空乏層の量と、超電導体層のキャリア密度と
が、ほぼ同程度であることを要し、使用できる材料は、
In−InO_xのごとき低キャリア密度超電導体でなければな
らない。

これは、超電導体層を使用する際の臨界温度が低くな
ることを意味する。

すなわち、素子として動作することのできる温度が低
下してしまい、たとえば、液体ヘリウム温度（4.2K）を
下回るなど、実用上の範囲から外れてしまう。

しかも、この低キャリア密度性は、超電導体層の臨界
輸送電流の低下をも意味するので、素子としてスイッチ
ングすることのできる電流が小さくなる。

第６図の素子において、空乏層の量を増加させようと
しても、In−InO_xのごとき低キャリア密度超電導体は、
アモルファスInと酸化In結晶との混合相であるので、こ
の上に良質の絶縁層（誘電体層）を積層することが困難
であり、絶縁層のブレイクダウン（break down）、印加
できるゲート電圧の低下、空乏層の注入量の悪化など、
好ましくない事態を惹き起こす。

本発明はこのような技術的課題に鑑み、ジョセンフソ
ン効果、近接効果を利用することなく、電界効果にて超
電導チャンネルの多数キャリアを直接制御することので
きる、しかも、大容量で製作の容易な超電導トランジス
タを提供しようとするものである。

『課題を解決するための手段』本発明に係る超電導トランジスタは、所期の目的を達
成するために下記の課題解決手段を特徴とする。すなわ
ち本発明に係る超電導トランジスタは、基板上にエピタ
キシャル成長された酸化物超電導体層上に、ソース電
極、ドレイン電極が配置されているとともに、当該両電
極間の超電導体層の両面上に、エピタキシャル成長され
た絶縁膜を介して対向して配置されており、上記におけ
る超電導体層の厚さをd_c、超電導体層の誘電率をε、超
電導体層のキャリア濃度をｎ、超電導体層の禁制帯幅に
対応する電圧をv_fとした場合、超電導体層の厚さd_cが、であることを特徴とする。

『作用』一般的な電界効果トランジスタは、電流通路の導電率
を第三電極（ゲート電極）により静電的に変化させて電
流を制御する。

それに対し、本発明の超電導トランジスタは、超電導
体チャンネル上を絶縁物の薄膜で覆い、その上に形成さ
れた金属電極にて超電導体層の導電率を変調する。

そのためには、電界効果により超電導体層に空乏層を
形成するための条件を明らかにする必要があるので、以
下、これについて説明する。

超電導トランジスタに印加すべきゲート電圧は、その
一部が絶縁膜に、その残りが超電導体層に印加される。

この際の印加電圧をＶ、超電導体層の誘電率をε、キ
ャリア濃度をｎとすると、超電導体層の空乏層の厚さｄ
は、下記のＩ式により与えられる。

ここで、Ｖが超電導体層の禁制帯（forbidden band）
幅に対応する電圧v_fを越えると、超電導体層表面には反
転層が形成され、反転チャージ（電子の薄い層）があら
われるため、Ｖはv_f以下でなければならない。

したがって、超電導体チャンネルを完全に空乏化する
ためには、超電導体層の厚さd_cについて下記のII式を満
足させればよく、d_cを厚くするためには、キャリア濃度
の小さい超電導体が望ましことになる。

ちなみに、YBaCuO系の酸化物超電導体では、その禁制
帯幅が3eV程度であり、その誘電率を同類のペロブスカ
イト結晶と同等の20ε_０とし、そのキャリア濃度を10²¹
/cm³とすると、d_cは25Å以下となる。

この値は、下記のIII式を満足させること、たとえ
ば、超電導体層の両面に絶縁膜を介してそれぞれゲート
電極を配置することにより、２倍にすることができる。

本発明に係る超電導トランジスタにおいて、酸化物超
電導層は、高臨界温度をもっているだけでく、低キャリ
ア密度、高臨界電流密度などの特性をも備えている。

本発明の超電導トランジスタにおいて、たとえば、絶
縁層、絶縁膜、超電導体層が、絶縁層−超電導体層−絶
縁膜のごとく積層されたとき、これは三層構造のプレー
ナ型となり、これには、微細加工の必要がない。

これら三層が、エピタキシャル結晶成長法により積層
形成される場合、高臨界電流密度をもつ超電導体層が得
られるが、これよりも、むしろ、良質な絶縁膜が得られ
るため、大きなブレイクダウン電圧をもち、また、空乏
層を効率よく発生させることができる。

その結果、酸化物超電導体層は、大きな電界効果を発
揮する。

本発明の超電導トランジスタを素子として動作させる
ためには、その超電導体層の厚さを上述したII式、III
式のように設定することを要する。

本発明の超電導トランジスタは、超電導体層に流れる
電流が輸送電流であるので、第３図、第４図のごとき従
来例よりも大きな電流にてスイッチングすることができ
る。

『実施例』本発明に係る超電導トランジスタの実施例につき、第
１図を参照して説明する。

ｐ型Si基板１上には、ｎ型Siからなる１μｍ厚以下の
下部ゲート２が、イオン注入により形成されている。

下部ゲート２を含むｐ型Si基板１の上面には、格子整
合をとるため、MgAl₂O₄からなるバッファ絶縁層３が、
エピタキシャル成長により形成されており、バッファ絶
縁層３の上面には、SrTiO₃からなる下部ゲート絶縁膜４
がエピタキシャル成長により形成されている。

下部ゲート絶縁膜４上には、Y₁Ba₂Cu₃O_6.8からなる超
電導膜５がエピタキシャル成長により形成されており、
超電導膜（層）５の上には、SrTiO₃からなる上部ゲート
絶縁膜６が形成されている。

上部ゲート絶縁膜６には、オーミックなAg電極からな
るソース電極7aとドレイン電極7bとが形成されており、
これら電極7a、7b間が所要のチャンネル長（幅）となっ
ている。

さらに、上部ゲート絶縁膜６上には、ゲート電極７が
形成されている。

第１図に例示した超電導トランジスタは、一例とし
て、以下のように作製される。

はじめ、ｐ型（100）Si基板１上に、Ｐ（燐）イオン
注入手段を介して、ｎ型Siからなる0.25μｍ厚の下部ゲ
ート２を形成する。

このとき、Ｐイオンの打ちこみエネルギは200kv、ド
ーズ量は10¹⁵個/cm²であり、アニール条件として800℃
×30分を採用した。

ついで、下部ゲート２を含むｐ型Si基板１の上面に、
CVD法を介して、MgAl₂O₄からなるバッファ絶縁層３を15
Åの厚さにエピタキシャル成長させる。

このとき、600〜700℃の温度で加熱された金属アルミ
ニウム（Al）とHClガスとを反応させてAlCl₃ガスを生成
するが、これに際しては、上記加熱温度を650℃、HClガ
スの供給量を2cc/min、キャリアガスH₂の供給量を0.5
/minとした。

固体MgCl₂を800〜900℃の温度で加熱かつ蒸発させ、
これにより得られたMgCl₂ガスをソースガスにした。

この際の上記加熱温度は840℃、MgCl₂のキャリアガス
H₂の供給量は２/minである。

その後、上記AlCl₃ガスとMgCl₂ガスとを材料ガスと
し、H₂をキャリアガスとして、当該材料ガスを920℃に
加熱されたSi基板上へ給送し、これと同時、その加熱雰
囲気中に２〜10cc/minのCO₂ガスを、より具体的には3cc
/minのCO₂ガスを供給して、Si基板１上に、下記の反応
式に基づくMgAl₂O₄膜をエピタキシャル成長させた。

2AlCl₃（ｇ）＋MgCl₂（ｇ）＋4CO₂（ｇ）＋4H₂（ｇ）→ MgAl₂O₄（ｓ）＋4CO（ｇ）＋8HCl（ｇ）なお、上記成膜前、Si基板上の自然酸化物膜をH₂ガス
により除去した。

さらに、バッファ絶縁層３の上面に、SrTiO₃からなる
200Å厚の下部ゲート絶縁膜４をエピタキシャル成長さ
せる。

かかる成膜は、ガス圧10m Torr、基板温度550℃の条
件下、かつ、Ar:O₂＝4:1の雰囲気下におけるRFマグネト
ロンスパッタリングにより、SrTiO₃焼結体をターゲット
として実施した。

その後、レーザ蒸着法を介して、下部ゲート絶縁膜４
上にY₁Ba₂Cu₃O_6.8からなる超電導膜５を50Åの厚さでエ
ピタキシャル成長させる。

この際の成膜では、Y₁Ba₂Cu₃O_6.8焼結体をターゲッ
ト、KrFマキシマ・レーザ（248mm）をレーザ光源として
おき、かつ、O₂ガス100m Torrの雰囲気化において、上
記レーザ光源からのレーザ光をレーザパルスエネルギ0.
2J/shot、レーザパワー密度4J/cm²、10Hzの繰り返しで
ターゲットに照射し、600〜700℃に加熱された基板上に
所定の超電導膜５を成膜した。

ちなみに、上述した方法を介して、YBCO薄膜をSrTiO₃
単結晶基板上に50Åの厚さで成膜すると、Tco＝81K、Jc
＝10⁵A/cm²（at77K）なる特性が得られる。

さらに、超電導膜５の上に、SrTiO₃からなる厚さ200
Åの上部ゲート絶縁膜６を形成する。

上部ゲート絶縁膜６は、前述した下部ゲート絶縁膜４
の場合と同様の方法で成膜した。

最後に、超電導膜５上に、オーミックなAg電極からな
るソース電極７とドレイン電極7bとを形成してチャンネ
ル長を100μｍとし、上部ゲート絶縁膜６上にゲート電
極８を形成するが、これらは公知ないし周知の手段で形
成した。

上述した具体例において、各積層膜がエピタキシャル
成長していることは、Ｘ線分析、RHEEDパターンにより
確認することができた。

ところで、上述した構成の素子が超電導トランジスタ
として動作するには、超電導体層の厚さに限界をきたす
ことがある。

たとえば、YBaCuO系のものでは、超電導体層５の厚さ
が前述したように25Åときわめて薄く、それゆえ、チャ
ンネルの許容電流（臨界電流）が低くなり、エピタキシ
ャル膜の結晶品質も問題になることがある。

このような場合、関連発明に基づいて、チャンネルを
上下からゲートにより挟むサンドウィッチ構造とすれば
よく、このようにすると、チャンネルの限界厚さが２倍
になる。

たとえば、超電導体層５として前記YBaCuO系のものを
採用すれば、超電導体層５の厚さを50Åにすることがで
きる。

第２図は、このような技術思想に基づいて作製された
素子の、77Kにおけるトランジスタ特性の測定結果であ
る。

第２図には、ソースドレイン電圧V_SDとドレイン電流I
_Dとの関係が、ゲート電圧V_Gをパラメータとして示され
ている。

第２図を参照して明らかなように、V_GがゼロのときI_D
は最大であり、V_Gが負の値で大きくなるとI_Dが減少する
ので、これから、スイッチング特性の得られることがわ
かる。

前述した具体例の素子につき、その応答速度を測定し
たところ、つぎのような結果が得られた。

前段のドライブ用トランジスタにおけるドレイン電流
により、後段の負荷トランジスタを駆動させたとき、そ
のスイッチング速度は、ゲート容量の充電時間と超電導
チャンネルのインダクタンスとで定まり、約30nsecであ
った。

この速度は、パワー半導体よりも十分速い値である。

かかる素子のスイッチング電流は、チャンネル幅あた
り、20A/cmであるが、この値は、半導体のパワーMOS・F
ETデバイスの0.8A/cmよりも、20倍大きいことがわか
る。

したがって、同じ電流をスイッチングするとき、本発
明のものは、上記MOS・FETの1/20の大きさでよいことに
なる。

なお、本発明の実施例においては、超電導体としてYB
aCuO系のものを用いたが、BiSrCaCuO系の超電導体を用
いても、実施例と同様のトランジスタ特性が得られる。

基板としては、Si基板のほか、GaAs基板、InP基板な
どを採用することができ、ゲート絶縁膜としても、SrTi
O₃のほかに、誘電率が大きく高耐圧のZrO₂、MgAl₂O₄な
どを採用することができる。

『発明の効果』以上説明した通り、本発明に係る超電導トランジスタ
は、所定の積層構造、所定の電極を有するものにおい
て、超電導体層の厚さが、超電導体により定まる固有の
厚さ以下になっているから、大容量の制御が可能で製作
が容易となり、ゲート電極を超電導体層の両面に配置す
ることにより、超電導体層を厚くするこも可能となり、
品質が安定する。

【図面の簡単な説明】

第１図は本発明に係る超電導トランジスタの一実施例を
示した断面図、第２図は同実施例における超電導トラン
ジスタの特性図、第３図ないし第６図は、従来例にみら
れる各種の超電導トランジスタを示した断面図である。１……基板２……下部ゲート３……バッファ絶縁層４……下部ゲート絶縁膜５……酸化物超電導体６……上部ゲート絶縁膜 7a……ソース電極 7b……ドレイン電極８……ゲート電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 39/00 H01L 39/22 - 39/24

Claims

(57)【特許請求の範囲】

【請求項１】基板上にエピタキシャル成長された酸化物
超電導体層上に、ソース電極、ドレイン電極が配置され
ているとともに、当該両電極間の超電導体層の両面上
に、エピタキシャル成長された絶縁膜を介して対向して
配置されており、上記における超電導体層の厚さをd_c、
超電導体層の誘電率をε、超電導体層のキャリア濃度を
ｎ、超電導体層の禁制帯幅に対応する電圧をv_fとした場
合、超電導体層の厚さd_cが、であることを特徴とする超電導トランジスタ。