KR101234870B1 - 반도체-초전도체 전이 트랜지스터 - Google Patents

반도체-초전도체 전이 트랜지스터 Download PDF

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Abstract

본 발명에 따른 반도체-초전도체 전이 트랜지스터는 기판 상에 존재하는 제1 전극; 상기 제1 전극과 이격된 제2 전극; 상기 제1 전극으로부터 상기 제2 전극으로 연장되는 반도체-초전도체 전이층; 상기 제1 전극과 상기 제2 전극에 이격된 게이트 전극; 및 상기 게이트 전극과 상기 반도체-초전도체 전이층 사이에 배치된 강유전체층을 포함한다.

Description

반도체-초전도체 전이 트랜지스터{Transistor using semiconductor-superconductor transition materials}
본 발명은 반도체-초전도체 전이 트랜지스터에 관한 것으로서, 보다 상세하게는 반도체-초전도체 전이 현상을 이용한 전계효과 트랜지스터에 관한 것이다.
대부분의 물체는 저항이 존재하여 전류가 흐르면 열이 발생하게 된다. 즉, P=i2R 만큼의 에너지 손실이 발생하게 된다. 그런데, 특정 물질에서 특정 조건을 인가하면 전기 저항이 0이 되며, 자기장을 배척하는 완전반자성 특성을 보이는 데 이를 초전도(superconductivity) 현상이라고 한다.
초전도체는 물질의 종류에 따라 금속 초전도체와 산화물 초전도체 및 유기물 초전도체 등으로 분류될 수 있다. 산화물 초전도체는 금속 초전도체 및 유기물 초전도체에 비해 월등히 높은 임계 온도를 갖기 때문에, 통상적으로 '고온 초전도체'라고 불린다. 산화물 초전도체는 1986년 스위스의 IBM 연구소의 베드노르츠(A. Bednortz)와 뮐러(Karl A. Muller)에 의해 La-Ba-Cu-O가 절대온도 35K에서 초전도 성질을 갖는 것을 발견한 이래, 액체 질소의 비등점보다 높은 임계온도들을 갖는 초전도체들이 합성되었다.
저렴한 액체 질소를 냉매로 사용하는 산화물 고온 초전도체는 고온 초전도체를 다양한 산업 분야에서 이용할 수 있는 길을 열어 주었으며, 이에 대한 연구가 현재 활발하게 진행되고 있다. 그러나 반도체-초전도체 전이 현상을 이용하여 새로운 전자 소자 개발 등은 거의 이루어지지 않고 있다.
본 발명의 목적은 반도체-초전도체 전이 현상을 이용한 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 반도체-초전도체 전이층을 다수 적층하여 고전류를 구현할 수 있는 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은 산소함량이 적은 반도체 상태에 있는 123-큐프레이트를 이용하여 발열량이 극히 적은 트랜지스터를 제공하는 것이다.
본 발명의 일 관점에 따른 반도체-초전도체 전이 트랜지스터는 기판 상에 존재하는 제1 전극; 상기 제1 전극과 이격된 제2 전극; 상기 제1 전극으로부터 상기 제2 전극으로 연장되는 반도체-초전도체 전이층; 상기 제1 전극과 상기 제2 전극에 이격된 게이트 전극; 및 상기 게이트 전극과 상기 반도체-초전도체 전이층 사이에 배치된 강유전체층을 포함한다.
상기 반도체-초전도체 전이층과 상기 강유전체층으로 이루어진 다층막이 2층 이상 적층될 수 있다.
상기 반도체-초전도체 전이층과 상기 강유전체층 사이에 존재하는 버퍼층을 포함할 수 있다.
상기 버퍼층은 YSZ 또는 란타늄망간산화물인 반도체-초전도체 전이 트랜지스터.
상기 제1 전극과 상기 제2 전극은 상기 기판으로부터 2층 이상으로 적층된 상기 다층막의 두께 방향을 따라 관통할 수 있다.
상기 기판은 란타늄알루미늄산화물을 포함하고, 상기 반도체-초전도체 전이층은 SmBCO이며, 상기 강유전체층은 KTN이며, 상기 버퍼층은 YSZ 또는 란타늄망간산화물일 수 있다.
상기 강유전체층은 산화물 강유전체, 불화물 강유전체 또는 고분자 강유전체를 포함할 수 있다.
상기 강유전체층은 리튬니오븀산화물, 리튬탄탈륨산화물 또는 KTN을 포함할 수 있다.
상기 반도체-초전도체 전이층은 Re1Ba2Cu3O6 +δ(Re는 희토류 원소, 0<δ≤0.6)일 수 있다.
상기 강유전체층은 자발분극이 20μC/㎝2 이상인 물질을 포함할 수 있다.
본 발명에 따르면 본 발명의 목적은 반도체-초전도체 전이 현상을 이용한 트랜지스터를 구현할 수 있다. 구체적으로, 산소함량이 적은 반도체 상태에 있는 123-큐프레이트 물질에 전압을 인가하여 초전도체로 전이시킴으로써 발열량이 극히 적은 전계효과 트랜지스터를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체-초전도체 전이 트랜지스터의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체-초전도체 전이 트랜지스터의 단면도이다.
도 3 내지 도 5는 본 발명의 또 다른 실시예에 따른 반도체-초전도체 전이 트랜지스터의 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 막(층) 및 영역들의 두께는 명확성을 기하기 위하여 과장될 수 있다. 한편, 막(층)이 다른 막(층) 또는 기판 '상', '상부', '하', '하부'에 있다고 언급되는 경우에 그것은 다른 막(층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 다른 막(층)이 개재될 수도 있다. 아울러, 공간적으로 상대적인 용어인 '상', '상부', '하', '하부' 등은 도시된 도면을 기준으로 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용된 것이며, 실제 사용시의 상부, 하부를 의미하는 용어로 사용된 것은 아니다. 즉, 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 실제 사용시의 배향에 따라 해석될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체-초전도체 전이 트랜지스터의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 트랜지스터는 기판(100) 상에 적층된 반도체-초전도체 전이층(110), 제1 전극(120), 제2 전극(130), 강유전체층(140) 및 게이트 전극(150)을 포함한다.
기판(100)의 재질에 제한이 있는 것은 아니다. 예를 들어, 금속, 플라스틱, 세라믹, 고무 중 어느 하나 이상을 포함할 수 있다. 구체적으로, 실리콘(Si), 갈륨아세나이드(GaAs), 유리, 수정, 란타늄알루미늄산화물(LaAlO3), 리튬탄탄륨산화물(LiTaO3), 리튬니오븀산화물(LiNbO3) 등으로 이루어진 기판을 사용할 수 있다.
기판(100)과 그 상부에 적층되는 반도체-초전도체 전이층(110) 등과 격자 매칭이 되지 않는 경우에는 격자 매칭을 위한 별도의 버퍼층을 형성할 수 있으나, 반도체-초전도체 전이층(110)과 격자 매칭이 되는 기판을 사용하는 것이 바람직하다. 예를 들어, 란타늄알루미늄산화물을 기판(100)으로, 반도체-초전도체 전이층(110)으로 후술할 SmBCO를 사용하는 경우 격자 매칭이 양호하다.
반도체-초전도체 전이층(110)은 반도체-초전도체 전이 현상을 보이는 물질이면 제한없이 이용할 수 있다. 예를 들어, 구리 산화물에 다른 원소를 도핑한 큐프레이트(cuprate)일 수 있다. 구체적으로 123-큐프레이트(123-cuprate)일 수 있다. 즉, Re1Ba2Cu3O6 +δ(Re는 희토류 원소, 0<δ≤0.6)일 수 있다. 상기 희토류 원소로는 스칸듐(Sc), 이트륨(Y), 란타늄(La), 세륨(Ce), 플라세오디뮴(Pr), 네오듐(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 루테튬(Lu) 등을 들 수 있다.
본 발명에서 상기 Re1Ba2Cu3O6 +δ를 'ReBCO'로 표시할 수 있으며, 상기 희토류 원소가 이트륨인 경우 'YBCO', 상기 희토류 원소가 사마륨인 경우 'SmBCO'로 표시하며, 다른 원소의 경우도 마찬가지로 표시할 수 있다. 상기 ReBCO는 산소함량이 적은 경우0(<δ≤0.6)에는 반도체 상태이나 점차 산소함량을 늘리면 금속 상태로 변화되며, 임계온도 이하에서는 초전도 특성을 보인다.
상기 ReBCO와 같은 123-큐프레이트 물질은 고온초전도 현상을 보이며, 이러한 물질은 층상구조를 이루고 있다. 고온초전도 성질은 이차원적인 CuO2-plane에서 모트 전이(Mott-transition)를 일으키는 전자들의 특성에 기인하는 것으로 알려져 있다. CuO2-plane에 전자 원자가(valence)를 완전히 채우면 반강자성(antiferromagnetic) 부도체가 된다. 이때 Cu2 + 이온의 3d 전자들은 로컬 자기 모멘트(local magnetic momnet)를 갖는다.
이러한 큐프레이트 물질은 전하를 저장할 수 있는 또 다른 층(예를 들어, ReBCO에서 CuO-chain을 이루는 층)을 갖고 있으며, 이러한 층의 산소 함유량을 조절함으로써 전하량을 변화시킬 수 있다. 이때 증가된 함량의 전하는 CuO2-plane으로부터 전자를 가져감(charge transfer)으로써 이루어지며, CuO2-plane은 홀 도핑(hall doping)이 된 2차원적인 반도체 상태가 된다. 홀이 있는 위치의 Cu2 + 이온들은 로컬 자기 모멘트를 상실하게 된다. 이때 홀 도핑을 증가시키면 이러한 로컬 자기 모멘트를 상실하는 갯수가 많아지고 점차 반강자성 오더링(ordering)이 불안정해지며 홀 도핑이 특정 값보다 커지면 결국 반강자성 상(phase)이 상실된다. 이때 전자 시스템의 구조가 반도체 상태에서 금속 상태로 변한다(Mott-transition). 이러한 상태는 상온에서도 특수한 금속상태를 보이며, 특히 짧은 상관길이(correlation length)를 갖는 스핀 쌍(spin pairing) 형성은 에너지의 유사 갭(do-gap)을 보인다. ReBCO는 산소 함량이 약 6.4보다 작은 값에서 큰 값으로 변할 때 반도체 상태에서 금속상태로 전이한다. 금속 상태는 임계온도 이하에서는 초전도 상태를 이루므로 결국 임계온도 이하에서 이러한 홀 도핑이 이루어진다면 반도체-초전도체 전이로 나타나게 된다.
전술한 것과 같이, 123-큐프레이트 물질은 산소 함량이 적을 경우 반도체 상태이다. 산소 함량을 높여 CuO2-plane을 홀 도핑하면 금속상태로 전이하고 임계온도 이하에서는 초전도 상태가 된다. 그런데, 산소 함량을 증가시키지 않고 전압을 가해 플러스(+) 전하를 유도하고 홀 도핑이 되게 함으로써 반도체-초전도체 전이를 일으킬 수 있다. 구체적으로, CuO2-plane의 1개 Cu 이온당 도핑량이 0.2e이면 77K에서 반도체-초전도체 전이를 일으킬 수 있다.
강유전체층(140)은 반도체-초전도체 전이층(110)에 전하 유도를 일으키기 위한 층이며, 게이트 전극(150)을 통해 전압을 인가하게 된다. 강유전체층(140)의 종류에 제한이 있는 것은 아니다. 예를 들어, BaTiO3, PbTiO3, PZT, KNbO3 등 의 페로브스카이트(perovskite) 구조를 갖는 산화물 강유전체를 들 수가 있다. 특히, PZT는 Zr과 Ti의 비율을 1:1 정도로 잡으면 큰 자발분극(20-30μC/㎠)이 얻어진다. 다른 예를 들어, BaMgF4 등의 불화물 강유전체를 들 수 있다. 그 밖에 고분자 강유전체를 사용할 수도 있다.
낮은 전압으로 반도체-초전도체 전이층(110)에 반도체-초전도체 전이를 일으키기 위해서는 강유전체층(140)은 자발분극(Ps: Spontaneous polarization)이 20μC/㎝2 이상인 물질을 사용하는 것이 좋다. 30μC/㎝2 이상인 물질이 바람직하며, 40μC/㎝2 이상인 물질이 보다 바람직하다. 예를 들어, 리튬니오븀산화물(LiNbO3), 리튬탄탈륨산화물(LiTaO3), KTN(KTa1 - xNbxO3, 0<x<1)과 같은 강유전체를 사용할 수 있다. 리튬니오븀산화물과 리튬탄탈륨산화물은 결정구조가 육방정계이고 c축으로 자발분극이 약 50μC/㎝2이며 거의 사각형 모양의 이력곡선을 보인다. ReBCO처럼 페로브스카이트(perovskite) 구조를 갖는 KTN도 약 40μC/㎝2의 자발분극을 나타낸다.
게이트 전극(150)에 전압을 인가할 경우 자발분극과 같은 양의 전하가 표면에 유도된다. 액체질소 온도에서 스위칭을 일으키기 위한 전기장은 약 10V/㎛이다. 임계온도가 90K인 초전도 상태로 스윗칭한다면 77K에서 1개 CuO2-plane에 흐를 수 있는 초전도 전류량은 0.1 A/cm 이다.
커런트 바이어스(current bias) 방식의 경우 소스 전극과 드레인 사이에 임계전류를 넘으면 매우 큰 열이 발생한다. 그러나, 볼티지 바이어스(voltage bias)로 하면 낮은 전압을 유지하므로 초전도체에서 반도체로 전이될 때 전류가 급격히 감소한다. 특히 저온에서 반도체의 저항이 크므로 전류는 매우 작고 발열량은 극히 적어지게 된다.
강유전체층(140)을 게이트 전극(150)과 반도체-초전도체 전이층(110) 사이에 위치시킨 후 게이트 전극(150)에 전압을 인가하면 필요한 전하보다 10배 이상의 표면전하가 유도될 수 있고 표면의 CuO2-plane이 반도체-초전도체 전이 현상을 일으켜 채널 영역이 된다.
제1 전극(120)과 제2 전극(130)은 소스 전극 내지 드레인 전극을 형성하게 된다. 즉, 게이트 전극(150)에 전압을 인가하여 채널이 형성되면 제1 전극(120)에서 제2 전극(130)으로 또는 제2 전극(130)에서 제1 전극(120)으로 전류가 흐를 수 있게 된다.
제1 전극(120), 제2 전극(130) 및 게이트 전극(150)은 전기전도성을 보이는 금속, 유기물, 금속질화물, 금속산화물 또는 폴리실리콘 중 어느 하나 이상을 포함하는 단층막 또는 다층막일 수 있다. 구체적으로, 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr), 몰리브덴(Mo) 및 루테늄(Ru) 중 어느 하나 이상을 포함하는 금속, 상기 금속의 질화막, 폴리실리콘 또는 도핑된 폴리실리콘 중 어느 하나 이상을 포함하는 단층막 또는 다층막일 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체-초전도체 전이 트랜지스터의 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 트랜지스터는 기판(100) 상에 적층된 반도체-초전도체 전이층(110), 제1 전극(120), 제2 전극(130), 강유전체층(140) 및 게이트 전극(150)을 포함하며 이에 대해서는 전술하였으므로 그 자세한 설명을 생략하도록 한다.
본 실시예에서, 반도체-초전도체 전이층(110)과 강유전체층(140) 사이에는 버퍼층(160)이 포함될 수 있다.
버퍼층(160)은 강유전체층(140)을 반도체-초전도체 전이층(110) 상에 에픽택셜(epitaxial)하게 성장시키기 위한 버퍼로서의 기능을 하는 층일 수 있다. 이러한 버퍼 기능을 수행하는 층이면 제한없이 이용할 수 있다. 예를 들어, 이트리아 안정화 지르코니아(Yttria Stabilized Zirconia, 이하 'YSZ'라 함) 또는 란타늄망간산화물(LaMnO3)을 이용할 수 있다. 상기 YSZ 또는 란타늄망간산화물은 반도체-초전도체 전이층(110)이 SmBCO인 경우에 특히 유효할 수 있다.
구체적 예를 들어, KTN과 SmBCO는 같은 페로브스카이트 구조를 가지며, KTN의 격자상수(a)는 0.399nm로 SmBCO의 격자상수(a) 0.389nm와 매우 유사하므로 SmBCO 위에 성장시키기 용이하다. 이때 고온에서 에피택셜 성장을을 위해서는 YSZ 또는 란타늄망간산화물과 같은 버퍼층이 존재하는 것이 바람직하다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체-초전도체 전이 트랜지스터의 단면도이다.
도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 트랜지스터는 기판(100) 상에 적층된 제1 전극(120), 제2 전극(130) 및 게이트 전극(150) 등을 포함하며 이에 대해서는 전술하였으므로 그 자세한 설명을 생략하도록 한다.
본 실시예에서, 게이트 전극(150)과 기판(100) 사이에는 반도체-초전도체 전이층, 버퍼층 및 강유전체층으로 이루어진 다층막이 2층 이상 적층될 수 있다. 이때, 상기 버퍼층은 생략될 수도 있다.
구체적으로 살펴보면, 제1 반도체-초전도체 전이층(110a), 제1 버퍼층(160a), 제1 강유전체층(140a)으로 이루어진 제1 다층막(202), 제2 반도체-초전도체 전이층(110b), 제2 버퍼층(160b), 제2 강유전체층(140b)으로 이루어진 제2 다층막(204), 제3 반도체-초전도체 전이층(110c), 제3 버퍼층(160c), 제3 강유전체층(140c)으로 이루어진 제3 다층막(206)으로 이루어질 수 있다. 물론 도시된 예는 다층막이 3층으로 적층된 예이나 2층으로 적층될 수도 있고, 4층 이상으로 적층될 수도 있다.
게이트 전극(150)에 전압을 인가할 경우, 반도체-초전도체 전이층(110a, 110b, 110c)의 표면층(강유전체층 또는 버퍼층과의 계면)에 채널이 형성되며 벌크 전체에 채널이 형성되지 않을 수 있다. 이와 같이 제1반도체-초전도체 전이층을 다층으로 구성함으로써 전류가 흐르는 채널의 단면적을 늘려 제1 전극(120)에서 제2 전극(130)으로 흐르는 전류의 양을 증가시킬 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체-초전도체 전이 트랜지스터의 단면도이다. 이하 도 4를 참조하여 설명하되, 전술한 부분과 중복되는 내용은 그 설명을 생략하거나 간단히 설명하도록 한다.
본 실시예에서 소스 전극과 드레인 전극으로 사용되는 제1 전극(120)과 제2 전극(130)은 반도체-초전도체 전이층, 버퍼층 및 강유전체층으로 이루어진 다층막(202, 204, 206)을 관통하여 형성될 수 있다. 반도체-초전도체 전이층, 버퍼층 및 강유전체층으로 이루어진 다층막(202, 204, 206)에서 상기 버퍼층을 생략될 수 있음은 전술한 것과 같다.
도시된 도면에는 제3 반도체-초전도체 전이층(110c) 상에 제1 전극(120)과 제2 전극(130)의 상단부가 존재하는 것으로 표시하였으나 제3 버퍼층(160c) 또는 제3 강유전체층(140c) 상에 존재할 수도 있다.
이와 같은 전극 구조는 반도체-초전도체 전이층, 버퍼층 및 강유전체층으로 이루어진 다층막(202, 204, 206)의 전부 또는 일부를 형성한 후 상기 다층막(202, 204, 206)을 관통하는 관통홀을 형성한 후 상기 관통홀을 도전성 물질로 매립하여 형성할 수 있다.
관통홀의 형성 방법에 제한이 있는 것은 아니다 예를 들어, 반응성 이온 식각(RIE: Reactive Ion Etch) 또는 레이저 식각에 의해 형성될 수 있다. 반응성 이온 식각은 일반적인 DRIE(Deep Reactive Ion Etching) 방법은 물론 보쉬 공정(Bosch process)을 사용할 수도 있다. 보쉬공정은 SF6 플라즈마 이후 C4F8 플라즈마를 이용하여 폴리머 코팅을 추가하여 이방성 식각을 유도하는 공정이다. 레이저 식각은 ND: YAG 레이저, CO2 레이저 등을 사용할 수 있으며, 자외선(UV) 영역의 레이저를 사용할 수 있다. 레이저 식각은 금속층의 가공이 가능하며 고속 가공공정이며 대면적에 용이하다. 또한 리소그래피가 없으며, 독성가스를 사용하지 않는 장점이 있다.
관통홀 형성 후 도전성 물질로 관통홀을 매립하여 제1 전극(120)과 제2 전극(130)을 형성할 수 있다. 전술한 것과 같이, 도전성 물질로는 금, 은, 구리, 알루미늄, 니켈, 텅스텐, 티타늄, 백금, 팔라듐, 주석, 납, 아연, 인듐, 카드뮴, 크롬, 몰리브덴 및 루테늄 중 어느 하나 이상을 포함하는 금속, 상기 금속의 질화막, 폴리실리콘 또는 도핑된 폴리실리콘 중 어느 하나 이상을 포함하는 물질을 이용할 수 있다.
상기와 같은 물질을 진공증착, 스퍼터링, 화학기상증착(CVD) 등의 통상의 박막제조공정은 물론 무전해도금, 전해도금, 디스펜스(dispense), 스크린프린팅(screen printing) 등에 의해 관통홀을 매립할 수 있다. 예를 들어, 구리 전해도금에 의해 개구부를 매립할 수 있으며 구리 전해도금 이전에 시드 금속층을 형성하는 단계가 추가될 수 있다. 구리 전해도금의 일 예를 들면, 전해도금 수용액은 구리이온 소스, 전기전도성을 조절하는 황산(H2SO4), 환원반응을 조절하는 염산(HCl) 등을 포함할 수 있으며, 그 밖의 첨가제를 더 포함할 수 있다. 구리 전해도금 후 전기적 특성 향상을 위해 전해 금도금을 더 수행할 수 있으며, 전해 금도금 이전에 니켈 전해도금을 수행할 수 있다. 또한, 금의 부착을 돕기 위해 니켈 표면의 활성화 처리를 먼저 수행할 수 있다.
다른 예를 들어, 스크린 프린팅에 의해 은 페이스트, 알루미늄 페이스트 등의 금속 페이스트를 매립하고 건조, 소성을 거쳐 제1 전극(120)과 제2 전극(130)을 형성할 수 있다. 또 다른 예를 들어, 통상의 화학기상증착 방법으로 텅스텐 등의 금속물질을 매립한 후 패터닝 공정을 거쳐 제1 전극(120)과 제2 전극(130)을 형성할 수도 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체-초전도체 전이 트랜지스터의 단면도이다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 트랜지스터는 기판(100) 상에 적층된 반도체-초전도체 전이층(110), 제1 전극(120), 제2 전극(130), 강유전체층(140) 및 게이트 전극(150)을 포함한다.
본 실시예에서는 게이트 전극(150)이 제1 전극(120)과 제2 전극(130)의 하부에 위치하는 등 그 배치가 다른 것을 제외하고는 전술한 것과 동일하다.
예를 들어, 반도체-초전도체 전이층(110)과 강유전체층(140) 사이에 버퍼층(도시하지 않음)이 존재할 수 있다. 또한, 강유전체층(140)과 반도체-초전도체 전이층(110)으로 이루어진 다층막 또는 강유전체층(140), 버퍼층(도시하지 않음), 반도체-초전도체 전이층(110)으로 이루어진 다층막이 다시 2층 이상으로 구성될 수도 있다. 이에 대해서는 전술하였으므로 그 자세한 설명을 생략하도록 한다.
이상에서 설명한 것과 같이, 본 발명은 반도체-초전도체 전이 현상을 이용한 트랜지스터를 구현하여 다양한 분야에 응용할 수 있다. 또한, 반도체-초전도체 전이층, 버퍼층 및 강유전체층으로 이루어진 다층막을 다시 2층 이상으로 적층하여 고전류 특성을 구현할 수 있다. 특히, 산소함량이 적은 반도체 상태에 있는 123-큐프레이트 물질에 전압을 인가하여 초전도체로 전이시킴으로써 발열량이 극히 적은 전계효과 트랜지스터를 제공할 수 있다. 최근 발달한 소형저온냉동기를 사용하고 단열을 효과적으로 하면 액체질소 온도 이하에서 작용하는 초전도체 경제적이고 간편하게 활용할 수 있으며, 기존의 금속-산화물 전계효과 트랜지스터 냉각장치보다 전력소모가 훨씬 적어 전력제어 장치의 효율적인 운용이 가능하다.
이상과 같이, 본 발명의 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.
100 : 기판 110 : 반도체-초전도체 전이층
120 : 제1 전극 130 : 제2 전극
140 : 강유전체층 150 : 게이트 전극
160 : 버퍼층 202 : 제1 다층막
204 : 제2 다층막 206 : 제3 다층막

Claims (10)

  1. 기판 상에 존재하는 제1 전극;
    상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극으로부터 상기 제2 전극으로 연장되어 배치되는 반도체-초전도체 전이층 및 상기 반도체-초전도체 전이층 상에 배치되는 강유전체층이 적층되어 구성되는 다층막; 및
    상기 제1 전극과 상기 제2 전극에 이격된 게이트 전극을 포함하되,
    상기 다층막은 복수 개로 구성되며,
    상기 제1 전극과 상기 제2 전극은 상기 다층막의 두께 방향을 따라 관통하도록 배치되어, 상기 제1 전극과 상기 제2 전극이 상기 복수의 반도체-초전도체 전이층의 측면과 전기적으로 연결되는
    반도체-초전도체 전이 트랜지스터.
  2. 삭제
  3. 제1항에 있어서,
    상기 반도체-초전도체 전이층과 상기 강유전체층 사이에 존재하는 버퍼층을 포함하는 반도체-초전도체 전이 트랜지스터.
  4. 제3항에 있어서,
    상기 버퍼층은 YSZ 또는 란타늄망간산화물인 반도체-초전도체 전이 트랜지스터.
  5. 삭제
  6. 제3항에 있어서
    상기 기판은 란타늄알루미늄산화물을 포함하고, 상기 반도체-초전도체 전이층은 SmBCO이며, 상기 강유전체층은 KTN이며, 상기 버퍼층은 YSZ 또는 란타늄망간산화물인 반도체-초전도체 전이 트랜지스터.
  7. 제1항에 있어서,
    상기 강유전체층은 산화물 강유전체, 불화물 강유전체 또는 고분자 강유전체를 포함하는 반도체-초전도체 전이 트랜지스터.
  8. 제1항에 있어서,
    상기 강유전체층은 리튬니오븀산화물, 리튬탄탈륨산화물 또는 KTN을 포함하는 반도체-초전도체 전이 트랜지스터.
  9. 제1항에 있어서,
    상기 반도체-초전도체 전이층은 Re1Ba2Cu3O6 +δ(Re는 희토류 원소, 0<δ≤0.6)인 반도체-초전도체 전이 트랜지스터.
  10. 제1항에 있어서,
    상기 강유전체층은 자발분극이 20μC/㎝2 이상인 물질을 포함하는 반도체-초전도체 전이 트랜지스터.
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* Cited by examiner, † Cited by third party
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FR3116947B1 (fr) * 2020-11-27 2022-11-18 Commissariat Energie Atomique Dispositif quantique et son procédé de réalisation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940001296B1 (ko) * 1988-08-11 1994-02-18 후루까와 덴끼 고오교오 가부시끼가이샤 초전도 트랜지스터
JPH06216419A (ja) * 1993-01-20 1994-08-05 Fuji Electric Co Ltd 電界効果型超電導トランジスタ
JPH0722661A (ja) * 1993-06-21 1995-01-24 Dornier Gmbh 制御可能な超電導体製構造素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940001296B1 (ko) * 1988-08-11 1994-02-18 후루까와 덴끼 고오교오 가부시끼가이샤 초전도 트랜지스터
JPH06216419A (ja) * 1993-01-20 1994-08-05 Fuji Electric Co Ltd 電界効果型超電導トランジスタ
JPH0722661A (ja) * 1993-06-21 1995-01-24 Dornier Gmbh 制御可能な超電導体製構造素子

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