JP2841563B2 - 可変インピーダンス回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電気的に抵抗値や容量値等のインピーダン
スを増減させることのできる可変インピーダンス回路に
関するものである。

従来の技術 近年、半導体集積回路の機能は飛躍的に向上し、フィ
ルター回路も、集積回路として半導体チップ内に組込ま
れるようになってきた。一般にフィルター回路は抵抗素
子と容量素子で構成される。このフィルター回路のフィ
ルター特性を変更させるためには、フィルター回路の構
成要素である容量素子又は抵抗素子の値を変化させる必
要がある。そこで、従来より半導体チップ内に組込まれ
た容量素子や抵抗素子の値を変化させることのできる可
変インピーダンス回路が用いられている。

第12図はこのような目的に用いられる従来の可変容量
回路をAC回路のみで表わしたものである。また第13図は
第12図の可変容量回路をAC回路とDC回路の両方で表わし
たものである。

第12図，第13図において、差動増幅回路15はトランジ
スタQ₅,Q₆とそれらのエミッタ間に接続された抵抗素子1
0とで構成されている。差動増幅回路16はトランジスタQ
₇,Q₈とそれらのエミッタ間に接続された抵抗素子11とで
構成されている。差動増幅回路17はトランジスタQ₁,Q₂
とそれらのエミッタ間に接続された抵抗素子12とで構成
されている。差動増幅回路18はトランジスタQ₃,Q₄とそ
れらのエミッタ間に接続された抵抗素子13とで構成され
ている。第12図，第13図から明らかなように、差動増幅
回路15,16は、一方の差動増幅回路の入力端子が他方の
差動増幅回路の出力端子に接続されている。差動増幅回
路17,18も同様の関係で接続されている。これらの差動
増幅回路15,16,17,18が第12図，第13図に図示するよう
に接続され、かつ差動増幅回路17の２つの出力端子間に
容量素子14が接続されている。差動増幅回路15,16,17,1
8を構成する各トランジスタQ₁,Q₈には、第13図に示す電
圧源V₀,V₁および定電流源I₀からバイアスが供給され
る。

なお、各差動増幅回路15,16,17,18の電圧電流交換率
は、それぞれ抵抗素子10,11,12,13の特性により決定さ
れる。

次に動作を説明する。

差動増幅回路17の入力端子間電圧v₁と出力電流i₂の間
には i₂＝g₁・v₁ ……（１） が成立する。ここでg₁は差動増幅回路17の電圧電流変換
率を示し、トランジスタQ₁,Q₂の各エミッタ抵抗値をr_e1
とし、エミッタ間の抵抗素子12の値をR₁とすると、 で表わされる。

次に容量値C₀の容量素子14の両端に生じる電圧v₂,電
流i₂の特性を求めると、 i₂＝ｊωC₀・v₂ ……（３） で表わされる。

次にトランジスタQ₃,Q₄で構成される差動増幅回路18
の入力端子間電圧v₂と入力電流i₁の特性を求めると、 i₁＝−g₂・v₂ ……（４） で表わされる。ここでg₂は差動増幅回路18の電圧電流変
換率を示し、トランジスタQ₃,Q₄の各エミッタ抵抗値をr
_e2とし、エミッタ間の抵抗素子13の値をR₂とすると、 で表わされる。

（１），（３），（５）式からv₁とi₁について解く
と、 （１），（３）式から、 （４），（６）式から、 が与えられる。つまり、 となる。ここで、インダクタンスＬは、 として与えられる。さらに、（２），（５）式から、 Ｌ＝（R₁＋2r_e1）（R₂＋2r_e2）C₀ ……（10） となる。

通常、R₁≫r_e1,R₂≫r_e2の関係となるように抵抗値を
設定できるので、インダクタンスＬは、 Ｌ＝R₁・R₂・C₀ として近似計算が可能となる。

次に、トランジスタQ₅とQ₆とによって構成される差動
増幅回路15の入力端子間電圧v₃と出力電流i₄の特性は差
動増幅回路15の電圧電流変換率をg₃として、 i₄＝g₃・v₃ ……（11） となる。

トランジスタQ₇とQ₈によって構成される差動増幅回路
16の入力端子間電圧v₄と出力電流i₄の特性は差動増幅回
路16の電圧電流変換率をg₄として、 i₃＝−g₄・v₄ ……（12） となる。

差動増幅回路15,16および差動増幅回路17,18でそれぞ
れ構成される回路系は従来から用いられている位相変換
回路を示している。差動増幅回路17,18で構成される回
路系は回路的に容量特性からインダクタンス特性までを
与えるものである。

次に第12図，第13図において、電圧v₁,v₄および電流i
₄,i₁の間にはそれぞれ、 v₄＝v₁ ……（13） i₄＝−i₁ ……（14） の関係が成立する。これによって、（８）式は、 となり、さらに（11）式からi₄を消去すると、 となり、（16）式と（12）式から、 が成立する。

ここで、電圧v₃と電流i₃の間に与えられる容量値Ｃ
は、 として与えられる。つまり、電圧電流変換率g₁,g₂,g₃,g
₄の値を適当に選ぶことによって、新たに容量値Ｃを電
気的に作り出している。

発明が解決しようとする課題 しかしながら、第12図、第13図に示す従来の可変容量
回路においては、容量を電気的に増減して新たな容量値
を得ようとすると、少なくとも４つの差動増幅回路が必
要である。このため回路構成が複雑になり、素子数も増
加し、チップ面積が増大するという問題がある。

次に、半導体チップ内に組込まれる従来の可変容量回
路について、第14図とともに説明する。

第14図において、定電圧源40と接地電位間にはトラン
ジスタ41,42が接続されている。トランジスタ41のベー
スには定電圧源43が接続されている。トランジスタ42の
ベースには可変電圧源44が接続されている。トランジス
タ41,42の接続点には出力端子45が接続されている。

第14図の構成において、出力端子45からみた抵抗値
は、トランジスタ41の微分エミッタ抵抗（すなわち、エ
ミッタからみたトランジスタ41のインピーダンス）に等
しく、次の式で与えられる。

ここでｋはボルツマン定数、Ｔは絶対温度、ｑは電子
の電荷量、I₀はトランジスタ41に流れるエミッタ電流で
ある。可変電圧源44の電圧値を変化させると電流I₀が変
化し、その結果、出力端子45からみた抵抗値が変化す
る。したがって、可変電圧源44の電圧値を制御すること
により可変抵抗を得ることができる。

ところが、第14図に示す従来の可変抵抗回路では、ト
ランジスタ41の微分エミッタ抵抗そのものを可変抵抗成
分として使用するため、抵抗値の可変範囲が狭いという
問題がある。

本発明はこのような従来の問題を解決する可変インピ
ーダンス回路を提供するものである。

本発明の第１の目的は、２つの差動増幅回路で、容量
値，抵抗値等のインピーダンスを変化させることのでき
る可変インピーダンス回路を提供することにある。

本発明の第２の目的は、容量値あるいは抵抗値等のイ
ンピーダンスの可変範囲を広くすることのできる可変イ
ンピーダンス回路を提供することにある。

課題を解決するための手段 本発明は、要約すると、第１の差動増幅回路の出力端
子対を第２の差動増幅回路の入力端子対に接続し、第２
の差動増幅回路の出力端子対を第１の差動増幅回路の入
力端子対に接続し、第１の差動増幅回路を構成するトラ
ンジスタ対のエミッタ間に容量素子あるいは抵抗素子等
のインピーダンス素子を接続し、第１の差動増幅回路若
しくは第２の差動増幅回路の入力端子間に生起する電圧
と電流特性から、新たなインピーダンスを得ようとする
ものである。

作用 このようにすれば、可変インピーダンス回路を、２つ
の差動増幅回路で構成することができるから、回路構成
が簡素化でき、素子数も少なくて済む。したがってこの
可変インピーダンス回路を半導体チップ上に集積化した
場合、チップ面積も小さくて済む。また従来のトランジ
スタの微分エミッタ抵抗をそのまま可変抵抗成分として
用いる場合等に比べ、インピーダンスの可変範囲を広く
することができる。

実施例 本発明の第１の実施例について、第１図、第２図とと
もに説明する。

第１図、第２図において、差動増幅回路１はトランジ
スタQ₁,Q₂とそれらのエミッタ間に接続された容量素子
３で構成されている。差動増幅回路２はトランジスタ
Q₃,Q₄とそれらのエミッタ間に接続された抵抗素子５と
で構成されている。差動増幅回路１のトランジスタQ₁の
コレクタが差動増幅回路２のトランジスタQ₃のベースに
接続され差動増幅回路１のトランジスタQ₂のコレクタが
差動増幅回路２のトランジスタQ₄のベースに接続されて
いる。また、差動増幅回路２のトランジスタQ₃のコレク
タが差動増幅回路１のトランジスタQ₂のベースに接続さ
れ差動増幅回路２のトランジスタQ₄のコレクタが差動増
幅回路１のトランジスタQ₁のベースに接続されている。
各トランジスタQ₁〜Q₄には電圧源V₁,定電流源I₀,I₁から
バイアスが供給される。

次に動作を説明する。

差動増幅回路１の入力端子間交流電圧をv₁、差動増幅
回路１の電圧電流変換率をg_m1とすると、出力交流電流i
₂は、 i₂＝g_m1・v₁ ……（19） で与えられる。

次に抵抗値がR₃である抵抗素子６に生じる電圧v₂は、 v₂＝−i₂・R₃ ……（20） で与えられる。

次に、差動増幅回路２の電圧電流変換率g_m2とする
と、差動増幅回路２の入力端子間に印加される電圧v₂に
よって流れる出力電流i₁は、 i₁＝−g_m2・v₂ ……（21） で与えられる。

（19），（20）式から、 v₂＝−g_m1・R₃・v₁ ……（22） が得られる。（22）式と（21）式とから i₁＝g_m1・g_m2・R₃・v₁ ……（23） が与えられる。

ここで差動増幅回路２の電圧電流変換率g_m2は抵抗特
性で与えられる。つまり電圧電流変換率g_m2はトランジ
スタQ₃,Q₄の各エミッタ抵抗値r_e2と抵抗素子５の抵抗値
R₂により決まり、 となる。

ここでr_e2≪R₂とすると、 次に差動増幅回路１の電圧電流変換率g_m1は容量素子
３の特性により与えられる。ここで電圧電流変換率g_m1
は、容量素子３のインピーダンス と、トランジスタQ₁,Q₂の各エミッタ抵抗値r_e1とで与え
られ、 となる。ここで2r_e1≪|Z|を選ぶと、 となる。

（23）式へ（24），（26）式を代入すると、 つまり、電圧v₁と電流i₁の間には、新しい容量値Ｃ
が、 として与えられる。抵抗値R₃とR₂の比を選択することに
より、元の容量値C₁から別の新しい容量値Ｃを得ること
ができる。

また、（23）式からわかるように、電圧電流変換率g
_m1とg_m2のうちのどちらか一方に容量特性が与えられれ
ば良い。

第３図，第４図は本発明の第２の実施例を示すもので
ある。第３図，第４図に示す可変インピーダンス回路
は、差動増幅回路8,9を備え、差動増幅回路８を構成す
るトランジスタQ₁,Q₂のエミッタ間に抵抗素子７を接続
し、差動増幅回路９を構成するトランジスタQ₃,Q₄のエ
ミッタ間に容量素子４を接続したものである。その他の
構成は第１図，第２図に示した第１の実施例と同一であ
る。

ここで、容量素子４の容量値をC₂、抵抗素子７の抵抗
値をR₁とすると、第１の実施例における（26）式，（2
4）式がそれぞれ となり、電流i₁は、 となる。すなわち、第１の実施例と同様に、電圧v₁と電
流i₁の間には新しい容量値Ｃが、 として与えられる。したがって抵抗値R₃とR₁の比を選択
することにより、元の容量値C₂から新しい容量値Ｃを得
ることができる。

第５図，第６図は本発明の第３の実施例を示すもので
ある。この実施例は、第５図から判るように、差動増幅
回路２の出力端子対を電流電流変換回路20を介して差動
増幅回路１の入力端子対に接続したものである。電流電
流変換回路20は、たとえば第６図に示すように、トラン
ジスタQ₅〜Q₈,電流源2I₂とで構成される周知のギルバー
ト掛算回路で実現できる。なお、電流電流変換回路20の
トランジスタQ₇〜Q₈へは、電圧源V₂からベースバイアス
が与えられる。その他の構成は第２図，第４図と実質的
に同一である。

このような電流電流変換回路20を用いると、差動増幅
回路２の電流値を差動増幅回路２の構成とは独立に変え
ることができる。すなわち、電流i₁を別の電流i₁′に変
換する係数をｋとすると、 i₁′＝ｋ・i₁ ……（32） となる。（32）式を（27）式に代入すると、変換された
電流i₁′は となる。したがって変換された後の容量値Ｃ′は、 となる。

（34）式から判るように、新たな容量値Ｃ′は、ｋと
R₃/R₂の積で与えられる量だけ増減できる。そしてｋはI
₂/I₀で決まるから、結局（34）式は となる。すなわち、第６図の実施例によれば、抵抗成分
の比（R₃/R₂）のみならず電流成分の比（I₂/I₀）によっ
ても容量値を変えることができる。このため、より大き
な容量値が得られるようになる。

第７図は、第３図の実施例に電流電流変換回路20を追
加した本発明の第４の実施例を示すものである。第７図
においても、差動増幅回路９の電流値を差動増幅回路９
の構成とは独立に変えることができる。第７図において
は、変換された後の容量値Ｃ′が で与えられる。

第５図〜第７図の実施例のように電流電流変換回路20
を用いると次のような利点がある。本発明の可変インピ
ーダンス回路の抵抗素子や容量素子は半導体チップ内に
形成されるため、それらの値は固定されたものとなる。
ところが、実際にこの可変インピーダンス回路を用いて
フィルタ回路を構成する場合、フィルタの周波数特性を
わずかに変えたい場合がある。このような場合、電流電
流変換回路20を用いると、フィルタ回路に一種のボリュ
ーム機能をもたせることができ、きわめて容易に希望す
る周波数特性を実現することができる。

第８図は第２図の実施例を改良した本発明の第５の実
施例を示すものである。すなわち、第２図における線形
抵抗素子6,6に代えて、トランジスタQ₉,Q₁₀で構成され
る非線形特性抵抗21,21を用い、これらのトランジスタQ
₉,Q₁₀に電圧源V₂からベースバイアスを与えるようにし
たものである。なお、第８図の構成においては、差動増
幅回路22を構成するトランジスタQ₃,Q₄のエミッタ間に
は抵抗素子を接続しない。

第８図の実施例においては、トランジスタQ₉,Q₁₀と、
差動増幅回路22を構成するトランジスタQ₃,Q₄と、電流
源2I₀とが、第６図に示したギルバート掛算回路20と実
質的に等価な電流電流変換機能を果たす。このため、簡
単な回路構成で電流電流変換機能が実現できる。しか
も、第８図のように構成すると、トランジスタQ₉,Q₁₀の
ベース電位が電圧源V₂の電位によって固定されるため、
差動増幅回路22を構成するトランジスタQ₃,Q₄のエミッ
タ電位もほぼ一定の電位に固定される。このため、特に
電源電圧が小さい場合の回路設計が容易になり、また差
動増幅回路１を構成するトランジスタQ₁,Q₂のダイナミ
ックレンジを広くとることができる。

第９図は、第２図の実施例を改良した本発明の第６の
実施例を示すものであり、第２図に示すトランジスタQ₁
に代えてオペレーションアンプ24を用い、第２図に示す
トランジスタQ₂に代えてオペレーションアンプ25を用い
たものである。オペレーションアンプ24はトランジスタ
Q₁₁〜Q₁₄,Q₁₉と電流源I₃で構成されている。具体的に
は、トランジスタQ₁₁及びQ₁₂のエミッタと接地間に電流
源I₃が接続されて差動増幅回路が形成されており、この
トランジスタQ₁₁のコレクタにはトランジスタQ₁₃のコレ
クタ、ベース及びトランジスタQ₁₄のベースが接続さ
れ、トランジスタQ₁₂のコレクタにはトランジスタQ₁₄の
コレクタが接続されている。さらに、トランジスタQ₁₉
のベースがトランジスタQ₁₂,Q₁₄のコレクタに接続さ
れ、トランジスタQ₁₉のエミッタがトランジスタQ₁₂のベ
ースに接続されている。このベース、エミッタ間の電圧
差に応じてトランジスタQ₁₉のコレクタから電流が取り
出される。このオペレーションアンプ24において、トラ
ンジスタQ₁₁のベースが正転入力端子、トランジスタQ₁₂
のベースが反転入力端子、トランジスタQ₁₂及びQ₁₄のコ
レクタが電圧出力端子、トランジスタQ₁₉のコレクタが
電流出力端子である。同様に、オペレーションアンプ25
はトランジスタQ₁₅〜Q₁₈,Q₂₀と電流源I₃で構成されてい
る。このオペレーションアンプの構成において、トラン
ジスタQ₁₆のベースが正転入力端子、トランジスタQ₁₅の
ベースが正転入力端子、トランジスタQ₁₅及びQ₁₇のコレ
クタが電圧出力端子、トランジスタQ₂₀のコレクタが電
流出力端子である。

このように構成すると、トランジスタQ₁₉,Q₂₀のエミ
ッタ抵抗はオペレーションアンプ24,25のオープンゲイ
ンに反比例して小さくなる。このため容量素子３に直列
に付加される抵抗成分が減少されるという利点がある。

第10図は本発明を可変抵抗回路に応用した実施例を示
すものである。

第10図の実施例は第８図の構成を変形したものであ
り、第８図と同一部分には同一符号を付して説明を省略
する。トランジスタQ₂₁と可変電圧源V₃は電流源を構成
しており、電流I_xを差動増幅回路21に供給する。一方、
差動増幅回路１を構成するトランジスタQ₁,Q₂のエミッ
タ間には抵抗素子26,27が直列に接続され、それらの接
続点と基準電位間に定電流源28が接続されている。

定電流源28に流れる電流がI₀であるとき、トランジス
タQ₁およびQ₂,トランジスタQ₉およびQ₁₀の微分エミッタ
抵抗をr_eNとすると、r_eNは次式で与えられる。

r_eN＝（kT/q）／（I₀/2） ……（37） ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷
量である。入力端子29および30に印加される電位をV₄お
よびV₅とする。電位V₄およびV₅に変化が生じると、トラ
ンジスタQ₁およびQ₂に流れるエミッタ電流が変化する。
これと同時にトランジスタQ₉およびQ₁₀に流れるエミッ
タ電流も変化し、それに応じてトランジスタQ₉およびQ
₁₀のエミッタ電位V₆およびV₇も変化する。このとき電圧
（V₄−V₅）に対して電圧（V₇−V₆）が変化する率、すな
わち電圧増幅率G_Nは次式で与えられる。

G_N＝ｄ（V₆−V₇）/d（V₄−V₅） ＝r_eN/（r_eN＋Ｒ） ……（38） ここで、Ｒは抵抗素子26および27の抵抗値であり、ト
ランジスタQ₉およびQ₁₀のエミッタ直列抵抗を大きくす
る働きをしている。トランジスタQ₂₁のコレクタ電流をI
_Xとすると、トランジスタQ₃およびQ₄の各エミッタ電流
および各コレクタ電流はI_X/2である。したがってトラン
ジスタQ₃およびQ₄の微分エミッタ抵抗r_epは次式で与え
られる。

r_ep＝（kT/q）／（I_x/2） ……（39） なお、このとき定電流源31および32に流れる電流値を
I_x/2に設定しておくと、入力端子29および30から流入す
る電流が零となり都合がよい。トランジスタQ₃およびQ₄
のベース間に発生する電圧（V₇−V₆）の変化によってト
ランジスタQ₃およびQ₄のコレクタ電流が変化する率、す
なわち相互コンダクタンスg_mpは次式で与えられる。

g_mp＝1/r_ep ……（40） トランジスタQ₃およびQ₄のコレクタ電流の変化は入力
端子29および30から流入する電流I₁およびI₂の変化に等
しい。従って、電位V₄およびV₅の変化によって電流I₁お
よびI₂が変化する率ｄ（I₁−I₂）/d（V₄−V₅）は次式で
与えられる。

ｄ（I₁−I₂）/d（V₄−V₅） ＝g_mpGN ＝r_eN/｛（r_eN＋Ｒ）・r_ep｝ ……（41） さらに、電流I₁の変化と電流I₂の変化は等しいので、
入力端子29および30から見た抵抗値ｄ（V₄−V₅）/dI₁は
次式で表わされる。

すなわち、トランジスタQ₃およびQ₄の微分エミッタ抵
抗r_epに関数｛２（r_eN＋Ｒ）/r_eN｝を掛けた大きさの抵
抗値を有する。ここで、抵抗26および27の抵抗値Ｒは正
の値であるので、係数｛２（r_eN＋Ｒ）/r_eN｝は２より
大きな値を有する。また、入力端子29および30から見た
抵抗値を変化させるためには、可変電圧源V₃の電圧値を
変化させたトランジスタQ₂₁のコレクタ電流I_xを変える
ことにより、微分エミッタ抵抗r_epが変化することを利
用して行う。

第10図の実施例によれば、微分エミッタ抵抗r_epの変
化幅に比べ２倍以上の幅で抵抗値を変化させることがで
きる。

なお、第10図の実施例ではトランジスタQ₃のコレクタ
をトランジスタQ₂のベースへ、トランジスタQ₄のコレク
タをトランジスタQ₁のベースへそれぞれ接続したが、ト
ランジスタQ₃およびQ₄のコレクタを互いに入れ換えて接
続してもよい。この場合は、入力端子29および30から見
た抵抗値として負性抵抗を実現することができる。さら
に、第10図の実施例では差動増幅回路１のトランジスタ
Q₁およびQ₂の抵抗性負荷としてトランジスタQ₉およびQ
₁₀を使用しているが、第２図に示したような通常の抵抗
素子を使用することは勿論可能である。

このように第10図の実施例によれば、トランジスタの
微分エミッタ抵抗の変化より広い幅で抵抗値を変化させ
ることができ、さらに抵抗値の可変幅は差動増幅回路の
トランジスタ対に接続される電流源の電流値を変えるこ
とにより自由に変化させることができる可変抵抗回路を
実現できる。

第11図は本発明の第８の実施例を示す。第11図におい
ては、第２図に示したものと実質的に等価な可変容量回
路100と極性の異なる可変容量回路101が縦続接続されて
いる。この可変容量可能101において、差動増幅回路51
のトランジスタQ₁のコレクタが差動増幅回路52のトラン
ジスタQ₃のベースに接続され、差動増幅回路51のトラン
ジスタQ₂のコレクタが差動増幅回路52のトランジスタQ₄
のベースに接続されており、差動増幅回路52のトランジ
スタQ₃のコレクタが差動増幅回路51のトランジスタQ₁の
ベースに接続され、差動増幅回路52のトランジスタQ₄の
コレクタが差動増幅回路51のトランジスタQ₂のベースに
接続されている。可変容量回路101の差動増幅回路51を
構成するトランジスタ51,Q₂のエミッタ間には容量素子3
3が接続されている。この容量素子33の容量値をC₂とす
る。また可変容量回路100のトランジスタQ₁のベースに
接続された抵抗素子34の抵抗値をR₃₄,可変容量回路100
のトランジスタQ₂のベースと基準電位間に接続された抵
抗素子35の抵抗値をR₃₅とする。その他の構成は第２図
と同一である。

この実施例は、次のような原理に基づいて大容量の
（理論的には無限大の）容量値を得ようとするものであ
る。

いま、２つの容量素子の容量値を−C_A,C_Bとし、これ
らを直列接続したときの合成容量値をＣとすれば、 となる。したがって となり、C_A＝C_BのときＣは無限大となる。一般に半導体
集積回路内では各素子の相対精度はきわめて高いため、
例えばC_A＝1.01C_Bとなるように回路を設計すれば、 となり、簡単に100倍以上の容量値を得ることができ
る。同様の原理によって負容量を実現することもでき
る。

次に、第11図の構成にしたがって、その動作を説明す
る。

可変容量回路100のトランジスタQ₁のベース交流電圧
をV₀、トランジスタQ₂のベース交流電圧をV_bとすれば、 ここで、２つの可変容量回路100,101は対称であると
し、R₂＝R₃とすれば、（46）式，（47）式より となる。そこで（48）式を（46）式に代入すれば、 となる。（49）式より となる。したがってC₁＝C₂のときＱが無限大となり、極
めて選択性の高い二次のローパスフィルタを実現するこ
とができる。

一方、抵抗値R₃₅を極めて大きな値にすると、 となる。したがって、C₁＝C₂のとき、等価的に極めて大
きな容量値 をもつ一次のローパスフィルタを実現することができ
る。

半導体集積回路の集積度の向上とともに、外部部品、
とりわけ大容量の容量素子を半導体チップ内に組込むこ
とが要求される。一般に半導体集積回路内では、容量，
抵抗，トランジスタ等の各素子の相対精度は極めて良い
ため、第11図における２つの容量素子３と33の容量値
C₁,C₂をほぼ等しい値（たとえばC₁＝1.01C₂）にするこ
とは極めて容易である。したがって、従来半導体チップ
内では100pF程度の容量値でしか実現できなかったのに
対し、第11図の構成によれば、半導体集積回路内で極め
て大きな値の容量を実現することができる。

発明の効果 本発明は、トランジスタ対のエミッタ間にインピーダ
ンス素子を接続した第１の差動増幅回路と、第２の差動
増幅回路とを備え、第１の差動増幅回路の出力端子対を
第２の差動増幅回路の入力端子対に接続し、第２の差動
増幅回路の出力端子対を第１の差動増幅回路の入力端子
対に接続したものである。このようにすれば、２つの差
動増幅回路で可変インピーダンス回路が実現でき、半導
体チップ内に可変容量や可変抵抗を組込む場合にきわめ
て有利になる。また容量値や抵抗値の可変範囲を広くす
ることもできる。

【図面の簡単な説明】

第１図は本発明の第１の実施例における可変インピーダ
ンス回路をAC回路のみで表わした回路図、第２図は第１
の実施例をAC回路とDC回路の両方で表わした回路図、第
３図は本発明の第２の実施例における可変インピーダン
ス回路をAC回路のみで表わした回路図、第４図は第２の
実施例をAC回路とDC回路の両方で表わした回路図、第５
図は本発明の第３の実施例における可変インピーダンス
回路をAC回路のみで表わした回路図、第６図は第３の実
施例をAC回路とDC回路の両方で表わした回路図、第７図
は本発明の第４の実施例における可変インピーダンス回
路をAC回路のみで表わした回路図、第８図は第２図の実
施例を改良し本発明の第５の実施例における可変インピ
ーダンス回路をAC回路とDC回路の両方で表わした回路
図、第９図は第２図の実施例を改良した本発明の第６の
実施例における可変インピーダンス回路をAC回路,DC回
路の両方で表わした回路図、第10図は本発明の第７の実
施例における可変インピーダンス回路をAC回路とDC回路
の両方で表わした回路図、第11図は本発明の第８の実施
例における可変インピーダンス回路をAC回路とDC回路の
両方で表わした回路図、第12図は従来の可変容量回路を
AC回路のみで表わした回路図、第13図は第12図に示す従
来の可変容量回路をAC回路とDC回路の両方で表わした回
路図、第14図は従来の可変抵抗回路を示す回路図であ
る。 1,9……第１の差動増幅回路、2,8,22……第２の差動増
幅回路、3,4……容量素子、20……電流電流変換回路、2
1……非直線特性抵抗、24,25……オペレーションアン
プ、26,27……抵抗素子、51……第３の差動増幅回路、5
2……第４の差動増幅回路、55,56……抵抗素子、100,10
1……可変容量回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−208011（ＪＰ，Ａ) 特開 昭55−64419（ＪＰ，Ａ) 特開 昭49−73953（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03H 11/46 H03F 3/45

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】入力端子をベースに接続し、出力端子をコ
   レクタに接続した第１及び第２のトランジスタのエミッ
   タ間に容量素子を接続した第１の差動増幅回路、 入力端子をベースに接続し、出力端子をコレクタに接続
   した第１及び第２のトランジスタのエミッタ間に抵抗素
   子を接続した第２の差動増幅回路、 上記第１の差動増幅回路の第１のトランジスタの出力端
   子を上記第２の差動増幅回路の第１のトランジスタの入
   力端子に接続し上記第１の差動増幅回路の第２のトラン
   ジスタの出力端子を上記第２の差動増幅回路の第２のト
   ランジスタの入力端子に接続する手段、 上記第２の差動増幅回路の第１のトランジスタの出力端
   子を上記第１の差動増幅回路の第２のトランジスタの入
   力端子に接続し上記第２の差動増幅回路の第２のトラン
   ジスタの出力端子を上記第１の差動増幅回路の第１のト
   ランジスタの入力端子に接続する手段、 上記第２の差動増幅回路の入力端子間に接続された抵抗
   素子、 を備えた可変インピーダンス回路。
2. 【請求項２】入力端子をベースに接続し、出力端子をコ
   レクタに接続した第１及び第２のトランジスタのエミッ
   タ間に容量素子を接続した第１の差動増幅回路、 入力端子をベースに接続し、出力端子をコレクタに接続
   した第１及び第２のトランジスタのエミッタ間に抵抗素
   子を接続した第２の差動増幅回路、 上記第１の差動増幅回路の第１のトランジスタの出力端
   子を上記第２の差動増幅回路の第１のトランジスタの入
   力端子に接続し上記第１の差動増幅回路の第２のトラン
   ジスタの出力端子を上記第２の差動増幅回路の第２のト
   ランジスタの入力端子に接続する手段、 上記第２の差動増幅回路の第１のトランジスタの出力端
   子を上記第１の差動増幅回路の第２のトランジスタの入
   力端子に接続し上記第２の差動増幅回路の第２のトラン
   ジスタの出力端子を上記第１の差動増幅回路の第１のト
   ランジスタの入力端子に接続する手段、 上記第１の差動増幅回路の入力端子間に接続された抵抗
   素子、 を備えた可変インピーダンス回路。
3. 【請求項３】入力端子をベースに接続し、出力端子をコ
   レクタに接続した第１及び第２のトランジスタのエミッ
   タ間に容量素子を接続した第１の差動増幅回路、 入力端子をベースに接続し、出力端子をコレクタに接続
   した第１及び第２のトランジスタのエミッタ間に抵抗素
   子を接続した第２の差動増幅回路、 上記第１の差動増幅回路の第１のトランジスタの出力端
   子を上記第２の差動増幅回路の第１のトランジスタの入
   力端子に接続し上記第１の差動増幅回路の第２のトラン
   ジスタの出力端子を上記第２の差動増幅回路の第２のト
   ランジスタの入力端子に接続する第１の接続手段、 上記第２の差動増幅回路の第１のトランジスタの出力端
   子を上記第１の差動増幅回路の第２のトランジスタの入
   力端子に接続し上記第２の差動増幅回路の第２のトラン
   ジスタの出力端子を上記第１の差動増幅回路の第１のト
   ランジスタの入力端子に接続する第２の接続手段、 上記第２の差動増幅回路の入力端子間に接続された抵抗
   素子、 上記第１または第２の接続手段のうちいずれか一方に含
   まれた電流電流変換回路、 を備えた可変インピーダンス回路。
4. 【請求項４】電流電流変換回路を、 入力端子がベースに接続され出力端子がコレクタに接続
   され、エミッタが共通接続された第１及び第２のトラン
   ジスタを備えており、この第１のトランジスタの出力端
   子を上記第１の差動増幅回路の第１のトランジスタの入
   力端子に接続し、この第２のトランジスタの出力端子を
   上記第１の差動増幅回路の第２の第２のトランジスタの
   入力端子に接続し、この第１のトランジスタの入力端子
   を上記第２の差動増幅回路の第１のトランジスタの出力
   端子に接続し、この第２のトランジスタの入力端子を上
   記第２の差動増幅回路の第２のトランジスタの出力端子
   に接続した第３の差動増幅回路、 上記第３の差動増幅回路の共通エミッタに接続された定
   電流源、 上記第２の差動増幅回路の出力端子対とエミッタが個々
   に接続され、各ベースが電圧源に共通接続されたトラン
   ジスタ対、 で構成したことを特徴とする請求の範囲第３項記載の可
   変インピーダンス回路。
5. 【請求項５】入力端子をベースに接続し、出力端子をコ
   レクタに接続した第１及び第２のトランジスタのエミッ
   タ間に容量素子を接続した第１の差動増幅回路、 入力端子をベースに接続し、出力端子をコレクタに接続
   した第１及び第２のトランジスタのエミッタ間に抵抗素
   子を接続した第２の差動増幅回路、 上記第１の差動増幅回路の第１のトランジスタの出力端
   子を上記第２の差動増幅回路の第１のトランジスタの入
   力端子に接続し上記第１の差動増幅回路の第２のトラン
   ジスタの出力端子を上記第２の差動増幅回路の第２のト
   ランジスタの入力端子に接続する第１の接続手段、 上記第２の差動増幅回路の第１のトランジスタの出力端
   子を上記第１の差動増幅回路の第２のトランジスタの入
   力端子に接続し上記第２の差動増幅回路の第２のトラン
   ジスタの出力端子を上記第１の差動増幅回路の第１のト
   ランジスタの入力端子に接続する第２の接続手段、 上記第１の差動増幅回路の入力端子間に接続された抵抗
   素子、 上記第１または第２の接続手段のうちいずれか一方に含
   まれた電流電流変換回路、 を備えた可変インピーダンス回路。
6. 【請求項６】入力端子をベースに接続し、出力端子をコ
   レクタに接続した第１及び第２のトランジスタのエミッ
   タ間に容量素子を接続した第１の差動増幅回路、 入力端子をベースに接続し、出力端子をコレクタに接続
   した第１及び第２のトランジスタのエミッタを共通接続
   した第２の差動増幅回路、 上記第１の差動増幅回路の第１のトランジスタの出力端
   子を上記第２の差動増幅回路の第１のトランジスタの入
   力端子に接続し上記第１の差動増幅回路の第２のトラン
   ジスタの出力端子を上記第２の差動増幅回路の第２のト
   ランジスタの入力端子に接続する手段、 上記第２の差動増幅回路の第１のトランジスタの出力端
   子を上記第１の差動増幅回路の第２のトランジスタの入
   力端子に接続し上記第２の差動増幅回路の第２のトラン
   ジスタの出力端子を上記第１の差動増幅回路の第１のト
   ランジスタの入力端子に接続する手段、 上記第２の差動増幅回路を構成するトランジスタ対の共
   通エミッタと電源電位間に接続された定電流源、 上記第２の差動増幅回路の入力端子対の各々と上記電源
   電位間に接続されたトランジスタ対、 これらのトランジスタ対にベースバイアスを供給する電
   圧源、 を備えた可変インピーダンス回路。
7. 【請求項７】正転入力端子、反転入力端子及び電圧出力
   端子を有し、前記電圧出力端子の電圧を前記反転入力端
   子に与え、前記反転入力端子と前記電圧出力端子の差電
   圧に応じた電流を出力端子から取り出す第１及び第２の
   オペレーションアンプとこの第１及び第２のオペレーシ
   ョンアンプの前記反転入力端子間に接続された容量素子
   とで構成された第１の差動増幅回路、 入力端子をベースに接続し、出力端子をコレクタに接続
   した第１及び第２のトランジスタのエミッタ間に抵抗素
   子を接続した第２の差動増幅回路、 上記第１の差動増幅回路の第１のオペレーションアンプ
   の出力端子を上記第２の差動増幅回路の第１のトランジ
   スタの入力端子に接続し上記第１の差動増幅回路の第２
   のオペレーションアンプの出力端子を上記第２の差動増
   幅回路の第２のトランジスタの入力端子に接続する手
   段、 上記第２の差動増幅回路の第１のトランジスタの出力端
   子を上記第１の差動増幅回路の第２のオペレーションア
   ンプの正転入力端子に接続し上記第２の差動増幅回路の
   第２のトランジスタの出力端子を上記第１の差動増幅回
   路の第１のオペレーションアンプの正転入力端子に接続
   する手段、 を備えた可変インピーダンス回路。
8. 【請求項８】入力端子をベースに接続し、出力端子をコ
   レクタに接続した第１及び第２のトランジスタのエミッ
   タ間に第１の容量素子を接続した第１の差動増幅回路、 入力端子をベースに接続し、出力端子をコレクタに接続
   した第１及び第２のトランジスタのエミッタ間に抵抗素
   子を接続した第２の差動増幅回路、 上記第１の差動増幅回路の第１のトランジスタの出力端
   子を上記第２の差動増幅回路の第１のトランジスタの入
   力端子に接続し上記第１の差動増幅回路の第２のトラン
   ジスタの出力端子を上記第２の差動増幅回路の第２のト
   ランジスタの入力端子に接続する手段、 上記第２の差動増幅回路の第１のトランジスタの出力端
   子を上記第１の差動増幅回路の第２のトランジスタの入
   力端子に接続し上記第２の差動増幅回路の第２のトラン
   ジスタの出力端子を上記第１の差動増幅回路の第１のト
   ランジスタの入力端子に接続する手段、 上記第２の差動増幅回路の入力端子間に接続された抵抗
   素子、 入力端子をベースに接続し、出力端子をコレクタに接続
   した第１及び第２のトランジスタのエミッタ間に第２の
   容量素子を接続した第３の差動増幅回路、 入力端子をベースに接続し、出力端子をコレクタに接続
   した第１及び第２のトランジスタのエミッタ間に抵抗素
   子を接続した第４の差動増幅回路、 上記第３の差動増幅回路の第１のトランジスタの出力端
   子を上記第４の差動増幅回路の第１のトランジスタの入
   力端子に接続し上記第３の差動増幅回路の第２のトラン
   ジスタの出力端子を上記第４の差動増幅回路の第２のト
   ランジスタの入力端子に接続する手段、 上記第４の差動増幅回路の第１のトランジスタの出力端
   子を上記第３の差動増幅回路の第１のトランジスタの入
   力端子に接続し上記第４の差動増幅回路の第２のトラン
   ジスタの出力端子を上記第３の差動増幅回路の第２のト
   ランジスタの入力端子に接続する手段、 上記第４の差動増幅回路の入力端子間に接続された抵抗
   素子、 上記第１の差動増幅回路の一方の入力端子を上記第３の
   差動増幅回路の一方の入力端子に接続する手段、 を備えた可変インピーダンス回路。