JP2827001B2 - キャパシタの製造方法 - Google Patents
キャパシタの製造方法Info
- Publication number
- JP2827001B2 JP2827001B2 JP9042821A JP4282197A JP2827001B2 JP 2827001 B2 JP2827001 B2 JP 2827001B2 JP 9042821 A JP9042821 A JP 9042821A JP 4282197 A JP4282197 A JP 4282197A JP 2827001 B2 JP2827001 B2 JP 2827001B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- insulating
- polysilicon
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003990 capacitor Substances 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 33
- 229920005591 polysilicon Polymers 0.000 claims description 33
- 239000011810 insulating material Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims 6
- 239000011248 coating agent Substances 0.000 claims 2
- 238000000576 coating method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/43—Electric condenser making
- Y10T29/435—Solid dielectric type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
特にキャパシタの構造及び製造方法に関する。
及び製造方法を説明する。図1は従来の技術によるキャ
パシタのレイアウト図で、図2は図1A−A’線による
構造断面図である。一方向に延びているワードライン1
が複数本ほぼ並行に配置され、そのワードライン1に垂
直の方向に活性領域2が形成され、各ワードライン1間
の各活性領域2にノードコンタクト3が形成されてい
る。キャパシタ4は各ノードコンタクト3に連結されて
活性領域2と同一方向に形成されている。
には一定間隔で活性領域2が形成されている。その上に
第1絶縁膜6が所定の厚さに形成され、活性領域2を露
出するようにコンタクト孔が形成されている。この第1
絶縁膜6上には第2絶縁膜7が形成されており、コンタ
クト孔は第2絶縁膜7ともつながっている。それぞれの
コンタクト孔の底面から壁に沿って第2絶縁膜7上面の
領域まで延び、その先端部から一定の高さに立ち上がる
ようにストレージノード8が形成されている。そのスト
レージノード8の表面には誘電膜9が設けられており、
誘電膜9の上にプレート電極10が形成されている。
程を示す工程断面図である。図3(a)に図示されたよ
うに、活性領域2が形成された基板5上に第1絶縁膜
6、第2絶縁膜7、第1感光膜11を順次に形成し、第
1感光膜11をパターニングする。そしてパターニング
された第1感光膜11をマスクに第2絶縁膜7と第1絶
縁膜6を選択的に除去して一定の間隙を有する複数のノ
ードコンタクト孔12を形成する。
光膜11を除去してノードコンタクト孔12を含んだ第
2絶縁膜7全面に第1ポリシリコン13、第3絶縁膜1
4、第2感光膜15を順次に形成する。そして第2感光
膜15をパターニングし、パターニングされた第2感光
膜15をマスクに第3絶縁膜14と第1ポリシリコン1
3を選択的に除去して第2絶縁膜7の一領域を露出させ
る。
に図示されたように、第3絶縁膜14を含めて露出され
た第2絶縁膜7全面に第2ポリシリコン16を形成す
る。そして第2ポリシリコン16をエッチバック工程で
エッチングして第3絶縁膜14側面に第2ポリシリコン
16の側壁スペーサーを形成する。
たように、残っている第3絶縁膜14を除去して複数の
ストレージノードを形成する。
ジノード全面に誘電膜9を形成し、誘電膜9上にプレー
ト電極10を形成してキャパシタを完成する。
来の技術によるキャパシタの構造及び製造方法は下記の
ような問題点がある。キャパシタの面積が小さく形成さ
れてキャパシタの容量が少ないので高容量デバイスに不
利である。本発明はこのような問題点を解決するために
案出したものとして、キャパシタの面積を大きく拡張さ
せることにその目的がある。
ための本発明によるキャパシタは、第1コンタクト孔と
第2コンタクト孔を有する基板と、第1コンタクト孔の
底面に沿って基板上の一定の高さまで延長されて形成さ
れる第1ボディーと第1ボディーから一定の長さに延長
されて形成される第1フランジを有する第1ストレージ
ノードと、第2コンタクト孔の底面に沿って第1ボディ
ーよりもっと高く延長されて形成される第2ボディーと
第2ボディーから一定の長さに延長されて形成される第
2フランジを有する第2ストレージノードと、第1、第
2ストレージノード全面に形成される誘電体膜と、そし
て誘電体膜上に形成されるプレート電極とから成る。
形態に形成される。そして第2フランジは第1フランジ
の上部に位置され、第1フランジの一定領域が重なるよ
うに形成される。
シタの構造及び製造方法を添付図面を参照してより詳細
に説明すれば次の通りである。図6は本発明の第1、第
2実施形態によるキャパシタのレイアウト図である。図
6に図示されたように、ワードライン20は一方向に複
数本ほぼ並行に並べて形成されている。図示のようにこ
の実施形態では、ワードラインは縦方向に並べられてい
る。縦横いずれかは単なる説明上の問題にすぎない。こ
のワードライン20と垂直の方向に活性領域21が形成
されており、各ワードライン20の間の活性領域21に
形成されるノードコンタクト22が配置されている。第
1、第2キャパシタ23、24がノードコンタクト22
に連結されて形成されている。図示のように、鎖線領域
は第1キャパシタ23であり、実線領域は第2キャパシ
タ24である。第1、第2キャパシタ23、24は一部
互いにオーバーラップされたフローティング構造を有す
る。
上の構造断面図である。図7に図示されたように、半導
体基板25の表面部に活性領域21が形成されていて、
その上に第1絶縁膜26が所定の厚さに形成されてい
る。その第1絶縁膜26には第1コンタクト孔と第2コ
ンタクト孔が形成されている。第1絶縁膜26の上には
さらに第2絶縁膜27が形成されている。前記二つのコ
ンタクト孔とも第2絶縁膜27にもつながっている。第
1コンタクト孔の底面から側面に沿い、さらに第2絶縁
膜27の上まで延びた第1ボディー28aとその先端部
にほぼ水平に広がるように形成された第1フランジ28
bとからなる第1ストレージノード28が第1コンタク
ト孔に設けられている。同様に、第2コンタクト孔の底
面から側面に沿い、前記第1ボディー28aの先端部よ
り上側にまで延びた第2ボディー29aとその先端から
一定の長さ屈曲部29cを介して水平方向に広がってい
る第2フランジ29bとからなる第2ストレージノード
29が第2コンタクト孔に設けられている。これらの第
1、第2ストレージノード28、29には、活性領域2
1との接触部、第1絶縁膜26との接触部、並びに第2
絶縁膜27との接触部を除く全面に誘電体膜30が形成
され、これらのストレージノード28、29の絶縁膜2
7から突出している部分全体を被うようにプレート電極
31が形成されている。第1、第2フランジ28b、2
9bは8角形の形態に形成される。そして第2フランジ
29bは第1フランジ28bの上側にあって第1フラン
ジ28bの一定領域に重なるように形成される。
B’線の製造工程を示す工程断面図である。図6(a)
に図示されたように、活性領域21が形成された半導体
基板25上に第1絶縁膜26、第2絶縁膜27、第3絶
縁膜32、そして第1ポリシリコン33を順次に形成
し、第1ポリシリコン33をパターニングして第1スト
レージノード領域を定める。このとき、第1絶縁膜26
はILD(Inter Layer Dielectric)膜を、第2絶縁
膜27は窒化膜を、第3絶縁膜32は酸化膜を使用す
る。
ングされた第1ポリシリコン33及び第3絶縁膜32の
全面に第4絶縁膜34を形成し、第4絶縁膜34上に第
1感光膜35を塗布する。第4絶縁膜34は酸化膜とす
る。そして第1感光膜35をパターニングして第1ポリ
シリコン33の上側に第1ノードコンタクト領域を決
め、第1ポリシリコン33を除去した部分の上に第2ノ
ードコンタクト領域を定める。
膜35をマスクに基板25の活性領域21が露出される
ように第4絶縁膜34、第1ポリシリコン33、第3、
第2、第1絶縁膜32、27、26を順次除去して第1
ノードコンタクト36を形成し、同様にして第2ノード
コンタクト37を形成する。
図示されたように、第1、第2ノードコンタクト36、
37及び第4絶縁膜34全面に第2ポリシリコン38を
形成する。そしてSOG工程で第1、第2ノードコンタ
クト36、37内に絶縁物質39を埋める。この際、絶
縁物質39はSOG物質を使用する。
シリコン38及び絶縁物質39の上に第2感光膜40を
塗布し、第2感光膜40をパターニングして第2ストレ
ージノード領域を決める。そしてパターニングされた第
2感光膜40をマスクに第2ポリシリコン38、第4絶
縁膜34、絶縁物質39の一部を除去して第1ポリシリ
コン38の一部分を露出させる。
光膜40を除去して、残っている絶縁物質39、第4、
第3絶縁膜34、32を除去して第1、第2ストレージ
ノードを形成する。第4絶縁膜34と第3絶縁膜32が
ともに除去されるので、ストレージノードはともにフラ
ンジ部を含むその先端部分が第2絶縁膜27から突出し
ている。
第2ストレージノードの全面に誘電膜30を形成し、誘
電体膜30上にプレート電極31を形成して第1、第2
キャパシタを完成する。
線上の構造断面図である。半導体基板55の表面部に一
定の間隔で活性領域51が形成されている。その基板の
上には第1絶縁膜56が形成され、その活性領域51の
部分にそれぞれ第1コンタクト孔と第2コンタクト孔と
が形成されている。第1コンタクト孔の底面と側面とに
沿うとともに、さらに第1絶縁膜56上側の一定の高さ
まで延び出している第1ボディー58aとその先端部か
ら屈曲領域58cを介してほぼ水平に広がっている第1
フランジ58bとからなる第1ストレージノード58が
第1コンタクト孔に形成されている。一方、第2コンタ
クト孔には、その底面と側面とに沿うとともに、さらに
第1絶縁膜56上側の一定の高さまで延び出している第
2ボディー59aとその先端部からほぼ水平に広がって
いる第2フランジ59bとからなる第2ストレージノー
ド59が形成されている。これらの第1、第2ストレー
ジノードの表面には誘電体膜60が形成され、その上に
プレート電極61が形成されている。第1、第2フラン
ジ58b、59bは8角形の形態に形成される。第1フ
ランジ58bは第2フランジ59bの上側になるように
形成され、第2フランジ59bの一定領域と重なるよう
に形成される。又、第2フランジ59bは第1ストレー
ジノード58の第1ボディー58a上面とほぼ同一の高
さに形成される。
B−B’線の製造工程を示す工程断面図である。図12
(a)に図示されたように、活性領域51が形成された
半導体基板55上に第1絶縁膜56、第2絶縁膜57、
第3絶縁膜62を順次に形成し、第3絶縁膜62をパタ
ーニングして第2ストレージノード領域を定める。第1
絶縁膜56はILD(Inter Layer Dielectric)膜
を、第2絶縁膜56は窒化膜を、第3絶縁膜62は酸化
膜を使用する。
ニングされた第3絶縁膜62及び第2絶縁膜57全面に
第4絶縁膜64を形成する。第4絶縁膜64は窒化膜で
形成する。そして第4絶縁膜64上に第1感光膜65を
塗布してパターニングして、パターニングされた第3絶
縁膜62上に第2ノードコンタクト領域を、除去された
第3絶縁膜の部分に第1ノードコンタクト領域を定め
る。
光膜65をマスクに第4、第3、第2、第1絶縁膜6
4、62、57、56を順次に除去して第2ノードコン
タクト67を形成し、第4、第2、第1絶縁膜64、5
7、56を順次に除去して第1ノードコンタクト66を
形成する。
光膜65を除去して、第1、第2ノードコンタクト6
6、67及び第4絶縁膜64全面にポリシリコン63を
形成する。そしてSOG工程で第1、第2ノードコンタ
クト66、67内に絶縁物質69を埋める。絶縁物質6
9はSOG物質を使用する。
質69及びポリシリコン63上に第2感光膜70を塗布
してパターニングして第1ストレージノード領域を定め
る。そしてパターニングされた第2感光膜70をマスク
にポリシリコン63及び絶縁物質69の一部を除去して
第4絶縁膜64の一部分を露出させる。
光膜70を除去し、さらに絶縁物質69、第4、第2絶
縁膜64、57を除去して第1、第2ストレージノード
を形成する。
第2ストレージノードの露出している全面に誘電体膜6
0を形成し、誘電体膜60上にプレート電極61を形成
して第1、第2キャパシタを完成する。
ャパシタの構造及び製造方法においては次のような効果
がある。第1、第2ストレージノードをオーバーラップ
されるように形成することによりキャパシタの面積を大
きく拡張することができるので高容量デバイスに適合で
ある。
ある。
面図である。
面図である。
面図である。
のレイアウト図である。
断面図である。
程を示す断面図である。
程を示す断面図である。
工程を示す断面図である。
造断面図である。
工程を示す工程断面図である。
工程を示す工程断面図である。
工程を示す工程断面図である。
Claims (2)
- 【請求項1】 半導体基板上に第1絶縁膜、第2絶縁
膜、第3絶縁膜、そして第1ポリシリコンを順次に形成
するステップと、 前記第1ポリシリコンをパターニングして第1ストレー
ジノード領域を定めるステップと、 前記パターニングされた第1ポリシリコン及び第3絶縁
膜全面に第4絶縁膜を形成するステップと、 前記第4絶縁膜上に第1感光膜を塗布してパターニング
して前記パターニングされた第1ポリシリコン上に第1
ノードコンタクト領域を、前記第3絶縁膜上に第2ノー
ドコンタクト領域を定めるステップと、 前記第1感光膜をマスクに前記第4絶縁膜、第1ポリシ
リコン、第3、第2、第1絶縁膜を順次に除去して第1
ノードコンタクトを形成し、第4、第3、第2、第1絶
縁膜を順次に除去して第2ノードコンタクトを形成する
ステップと、 前記第1感光膜を除去して前記第1、第2ノードコンタ
クト及び第4絶縁膜全面に第2ポリシリコンを形成する
ステップと、 前記第1、第2ノードコンタクト内に絶縁物質を埋める
ステップと、 前記絶縁物質及び第2ポリシリコン上に第2感光膜を塗
布してパターニングして第2ストレージノード領域を定
めるステップと、 前記パターニングされた第2感光膜をマスクに第2ポリ
シリコン、第4絶縁膜、絶縁物質の一部を除去して前記
第1ポリシリコンの一部分を露出させるステップと、 前記第2感光膜を除去して前記残っている絶縁物質、第
4、第3絶縁膜を除去して第1、第2ストレージノード
を形成するステップと、 前記第1、第2ストレージノード露出された表面に誘電
体膜を形成するステップと、 前記誘電体膜上にプレート電極を形成するステップと、 を具備することを特徴とするキャパシタ製造方法。 - 【請求項2】 半導体基板上に第1絶縁膜、第2絶縁
膜、そして第3絶縁膜を順次に形成するステップと、 前記第3絶縁膜をパターニングして第2ストレージノー
ド領域を定めるステップと、 前記パターニングされた第3絶縁膜及び第2絶縁膜全面
に第4絶縁膜を形成するステップと、 前記第4絶縁膜上に第1感光膜を塗布してパターニング
して前記パターニングされた第3絶縁膜上に第2ノード
コンタクト領域を、前記第2絶縁膜上に第1ノードコン
タクト領域を定めるステップと、 前記第1感光膜をマスクに前記第4、第3、第2、第1
絶縁膜を順次に除去して第2ノードコンタクトを形成
し、第4、第2、第1絶縁膜を順次に除去して第1ノー
ドコンタクトを形成するステップと、 前記第1感光膜を除去して第1、第2ノードコンタクト
及び第4絶縁膜全面にポリシリコンを形成するステップ
と、 前記第1、第2ノードコンタクト内に絶縁物質を埋める
ステップと、 前記絶縁物質及びポリシリコン上に第2感光膜を塗布し
てパターニングして第1ストレージノード領域を定める
ステップと、 前記パターニングされた第1感光膜をマスクにポリシリ
コン及絶縁物質の一部を除去して前記第4絶縁膜の一部
分を露出させるステップと、 前記第2感光膜を除去して前記残っている絶縁物質、第
4、第2絶縁膜を除去して第1、第2ストレージノード
を形成するステップと、 前記第1、第2ストレージノード全面に誘電膜を形成す
るステップと、 前記誘電膜上にプレート電極を形成するステップと、 を具備することを特徴とするキャパシタ製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20639/1996 | 1996-06-10 | ||
KR1019960020639A KR100223865B1 (ko) | 1996-06-10 | 1996-06-10 | 커패시터의 구조 및 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1012848A JPH1012848A (ja) | 1998-01-16 |
JP2827001B2 true JP2827001B2 (ja) | 1998-11-18 |
Family
ID=19461338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9042821A Expired - Fee Related JP2827001B2 (ja) | 1996-06-10 | 1997-02-13 | キャパシタの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5731949A (ja) |
JP (1) | JP2827001B2 (ja) |
KR (1) | KR100223865B1 (ja) |
DE (1) | DE19703221C2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001077327A (ja) * | 1999-09-02 | 2001-03-23 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
US7084449B2 (en) * | 2004-06-22 | 2006-08-01 | International Business Machines Corporation | Microelectronic element having trench capacitors with different capacitance values |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2742271B2 (ja) * | 1988-09-30 | 1998-04-22 | 株式会社日立製作所 | 半導体記憶装置及びその製造方法 |
JPH02285669A (ja) * | 1989-04-26 | 1990-11-22 | Sony Corp | メモリ装置 |
KR920001760A (ko) * | 1990-06-29 | 1992-01-30 | 김광호 | 디램셀의 적층형 캐패시터 제조방법 |
JPH04326571A (ja) * | 1991-04-26 | 1992-11-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH04340763A (ja) * | 1991-05-17 | 1992-11-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH0555507A (ja) * | 1991-08-22 | 1993-03-05 | Fujitsu Ltd | 半導体記憶装置 |
KR940006681B1 (ko) * | 1991-10-12 | 1994-07-25 | 금성일렉트론 주식회사 | 스택트렌치 셀 및 그 제조방법 |
US5442584A (en) * | 1993-09-14 | 1995-08-15 | Goldstar Electron Co., Ltd. | Semiconductor memory device and method for fabricating the same dynamic random access memory device construction |
-
1996
- 1996-06-10 KR KR1019960020639A patent/KR100223865B1/ko not_active IP Right Cessation
- 1996-11-01 US US08/742,905 patent/US5731949A/en not_active Expired - Lifetime
-
1997
- 1997-01-29 DE DE19703221A patent/DE19703221C2/de not_active Expired - Fee Related
- 1997-02-13 JP JP9042821A patent/JP2827001B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5731949A (en) | 1998-03-24 |
JPH1012848A (ja) | 1998-01-16 |
KR100223865B1 (ko) | 1999-10-15 |
DE19703221C2 (de) | 1999-09-09 |
DE19703221A1 (de) | 1997-12-11 |
KR980006308A (ko) | 1998-03-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2591930B2 (ja) | 半導体素子のキャパシター製造方法 | |
JPH01282855A (ja) | 半導体基板上にキャパシタを形成する方法 | |
JPH05198771A (ja) | 二重リング形スタック型セル構造体の製造方法 | |
JPH0724283B2 (ja) | Dramセルとdramセルの積層型キャパシタ及びその製造方法 | |
CN113097146B (zh) | 半导体结构的制备方法及半导体结构 | |
US5571742A (en) | Method of fabricating stacked capacitor of DRAM cell | |
US5744389A (en) | Method for fabricating a semiconductor device having a capacitor | |
JP2502935B2 (ja) | 高集積半導体素子の製造方法 | |
KR100309614B1 (ko) | Dram셀용저장캐패시터제조방법 | |
JP2827001B2 (ja) | キャパシタの製造方法 | |
JP3125187B2 (ja) | 半導体素子のキャパシタの製造方法 | |
JPH0831577B2 (ja) | 高集積半導体素子の製造方法 | |
KR100382536B1 (ko) | 커패시터의구조및제조방법 | |
US5698375A (en) | Process for formation of capacitor electrode for semiconductor device | |
KR100305191B1 (ko) | 반도체소자용캐패시터제조방법 | |
KR950000655B1 (ko) | 반도체 소자의 전하저장전극 제조방법 | |
KR100236072B1 (ko) | 반도체 소자의 커패시터 구조 및 제조방법 | |
KR100382537B1 (ko) | 반도체소자의커패시터제조방법 | |
KR0175005B1 (ko) | 자기정렬을 이용한 캐패시터의 제조방법 | |
KR100294696B1 (ko) | 반도체 소자 및 그 제조방법 | |
KR970010773B1 (ko) | 디램(dram) 제조 방법 | |
KR100252852B1 (ko) | 반도체 소자의 커패시터 제조방법 | |
KR960013634B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
KR100243258B1 (ko) | 반도체메모리장치 및 그 제조방법 | |
JPH0621383A (ja) | 半導体記憶装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080918 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080918 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090918 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100918 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110918 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130918 Year of fee payment: 15 |
|
LAPS | Cancellation because of no payment of annual fees |