JP2825299B2 - 目的階指定を即座に割り当てるエレベータ用群制御装置 - Google Patents
目的階指定を即座に割り当てるエレベータ用群制御装置Info
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Description
【発明の詳細な説明】 本発明は、目的階指定を即座に割り当てるエレベータ
用の群制御装置に係わり、この装置は各階に配置され
た、所望の目的階を指す指定の入力に用いられ得る指定
登録装置と、群を成すエレベータに関連し、かつ前記指
定登録装置と接続されており、階で指定が入力されると
該指定を入力階を明示するものとして、及び目的階を明
示するものとして記憶する指定メモリと、エレベータ群
のケージ内に設置され、かつ将来の停止の際にケージ内
に存在する人間に対応する荷重値を記憶した荷重メモリ
と機能接続された荷重測定装置と、エレベータ群の各エ
レベータに関連し、その時々の停止可能階を指示するセ
レクタと、入力された指定を登録直後にエレベータ群の
ケージに割り当てる装置とを有し、その際上記指定割り
当て装置は各エレベータ毎に１つの計算デバイス及び１
つの比較装置を有し、計算デバイスはエレベータ固有の
データから乗客の待ち時間に対応する応答コストを算出
し、また指定メモリに割り当てメモリが関連付けられて
おり、全ケージの応答コストは比較装置によって互いに
比較され、最小の応答コストを有するケージに当該指定
が、関連する割り当てメモリに割り当て指示を書き込む
ことによって固定的に割り当てられる。
用の群制御装置に係わり、この装置は各階に配置され
た、所望の目的階を指す指定の入力に用いられ得る指定
登録装置と、群を成すエレベータに関連し、かつ前記指
定登録装置と接続されており、階で指定が入力されると
該指定を入力階を明示するものとして、及び目的階を明
示するものとして記憶する指定メモリと、エレベータ群
のケージ内に設置され、かつ将来の停止の際にケージ内
に存在する人間に対応する荷重値を記憶した荷重メモリ
と機能接続された荷重測定装置と、エレベータ群の各エ
レベータに関連し、その時々の停止可能階を指示するセ
レクタと、入力された指定を登録直後にエレベータ群の
ケージに割り当てる装置とを有し、その際上記指定割り
当て装置は各エレベータ毎に１つの計算デバイス及び１
つの比較装置を有し、計算デバイスはエレベータ固有の
データから乗客の待ち時間に対応する応答コストを算出
し、また指定メモリに割り当てメモリが関連付けられて
おり、全ケージの応答コストは比較装置によって互いに
比較され、最小の応答コストを有するケージに当該指定
が、関連する割り当てメモリに割り当て指示を書き込む
ことによって固定的に割り当てられる。
例えばヨーロッパ特許第0 032 213号から公知である
ような群制御装置では、エレベータ固有のデータから乗
客の待ち時間に対応する応答コストが算出され、これら
の応答コストは、或る階に都合良く向かわせることがで
きるエレベータを確定するべく互いに比較される。この
装置の場合、応答コストの重要な決定要素の１つはケー
ジ指定であるが、ケージ指定はこのような制御装置で
は、ケージが現在行ないつつある１回の往復運行に関し
てしか把握されない。従って、例えば目下の運行方向に
おいてケージの後方で入力される階指定を割り当てよう
とするのはあまり意味が有ることとは考えられず、なぜ
なら現在の往復運行において求められる応答コストは、
次の（即ち第３の）片道運行の時には不正確となるかも
しれないからである。従って、上記のような指定は常に
待ち行列に送られ得、その際入力階で待つ乗客には彼の
指定がまだ割り当てられておらず、長さの一定しない待
ち時間が甘受けされなければならないことが適当な告知
手段によって知らされるべきである。待ち行列が、例え
ば過負荷となるので割り当てられ得ないような指定で既
に一杯であると、対応してより長い待ち時間が見込まれ
なければならない。
ような群制御装置では、エレベータ固有のデータから乗
客の待ち時間に対応する応答コストが算出され、これら
の応答コストは、或る階に都合良く向かわせることがで
きるエレベータを確定するべく互いに比較される。この
装置の場合、応答コストの重要な決定要素の１つはケー
ジ指定であるが、ケージ指定はこのような制御装置で
は、ケージが現在行ないつつある１回の往復運行に関し
てしか把握されない。従って、例えば目下の運行方向に
おいてケージの後方で入力される階指定を割り当てよう
とするのはあまり意味が有ることとは考えられず、なぜ
なら現在の往復運行において求められる応答コストは、
次の（即ち第３の）片道運行の時には不正確となるかも
しれないからである。従って、上記のような指定は常に
待ち行列に送られ得、その際入力階で待つ乗客には彼の
指定がまだ割り当てられておらず、長さの一定しない待
ち時間が甘受けされなければならないことが適当な告知
手段によって知らされるべきである。待ち行列が、例え
ば過負荷となるので割り当てられ得ないような指定で既
に一杯であると、対応してより長い待ち時間が見込まれ
なければならない。
ヨーロッパ特許公開第0 246 395号によって、冒頭に
述べた群制御装置に類似の群制御装置が公知であり、こ
の装置の場合運行目的階は既に階で入力され得る。その
際、制御装置は入力された指定を、入力階を明示するも
のとして登録すると同時に目的階を明示するものとして
も登録し、それによって上段に述べた群制御装置の場合
に異なり、ケージの第３の片道運行で応答される指定に
関してより有効な応答コストを得ることが可能となる。
しかし、応答コストの計算にとって重要である乗降者数
が専ら過去の経験から導き出される推測値であるため、
新しい指定への応答の際にケージ内に恐らく存在する乗
客の損失時間に対応する応答コストは不正確にしか把握
され得ない。ケージ内の予想乗客数が十分正確に決定さ
れ得ないと、新しい指定の割り当てに際し過負荷に関し
て判断を下すこともできない。そのうえ、目下の運行方
向においてケージの後方に位置する階から入力された目
的階がケージの前方に位置する場合は第３の片道運行に
関連する指定の割り当ては不可能であり、従ってこの制
御装置の場合も、そのような指定は待ち行列に送られな
ければならない。
述べた群制御装置に類似の群制御装置が公知であり、こ
の装置の場合運行目的階は既に階で入力され得る。その
際、制御装置は入力された指定を、入力階を明示するも
のとして登録すると同時に目的階を明示するものとして
も登録し、それによって上段に述べた群制御装置の場合
に異なり、ケージの第３の片道運行で応答される指定に
関してより有効な応答コストを得ることが可能となる。
しかし、応答コストの計算にとって重要である乗降者数
が専ら過去の経験から導き出される推測値であるため、
新しい指定への応答の際にケージ内に恐らく存在する乗
客の損失時間に対応する応答コストは不正確にしか把握
され得ない。ケージ内の予想乗客数が十分正確に決定さ
れ得ないと、新しい指定の割り当てに際し過負荷に関し
て判断を下すこともできない。そのうえ、目下の運行方
向においてケージの後方に位置する階から入力された目
的階がケージの前方に位置する場合は第３の片道運行に
関連する指定の割り当ては不可能であり、従ってこの制
御装置の場合も、そのような指定は待ち行列に送られな
ければならない。
割り当て基準の改善のために、特に割り当てられるべ
き指定の入力階での過負荷の回避に関して、推測乗降者
数を実際に予期される乗降者数によって置き換えること
がヨーロッパ特許出願第88106273.1号により提案されて
いる。この例によれば、或る階で入力された指定の数、
及び当該階を運行目的階として指す指定の数から和が求
められ、この和は荷重値として荷重メモリに記憶され、
記憶された荷重値は計算時、当該階からの出発の際にケ
ージ内に存在するであろう乗客の数と解釈される。
き指定の入力階での過負荷の回避に関して、推測乗降者
数を実際に予期される乗降者数によって置き換えること
がヨーロッパ特許出願第88106273.1号により提案されて
いる。この例によれば、或る階で入力された指定の数、
及び当該階を運行目的階として指す指定の数から和が求
められ、この和は荷重値として荷重メモリに記憶され、
記憶された荷重値は計算時、当該階からの出発の際にケ
ージ内に存在するであろう乗客の数と解釈される。
本発明は、冒頭に述べたような群制御装置を改良し
て、目下の運行方向においてケージの後方に位置する階
で入力された、当該運行方向への運行を求める目的階指
定も入力直後に割り当てられ得、従って待ち行列に送ら
れずに済む群制御装置を提供することを目的とする。
て、目下の運行方向においてケージの後方に位置する階
で入力された、当該運行方向への運行を求める目的階指
定も入力直後に割り当てられ得、従って待ち行列に送ら
れずに済む群制御装置を提供することを目的とする。
この目的は、特許請求の範囲第１項にその特徴を記し
た本発明により達成される。本発明によれば、指定メモ
リは、目下の運行方向においてケージの前方で入力され
た、当該運行方向への運行を求める指定のための第１の
メモリと、反対方向への運行を求める指定のための第２
のメモリと、目下の運行方向においてケージの後方で入
力された、当該運行方向への運行を求める指定のための
第３のメモリとから成り、その際専ら第１のメモリに記
憶された割り当て済み指定がセレクタによって検出され
る。指定メモリ及び荷重メモリと機能接続された制御回
路は指定が入力される度に、ケージの位置及び目下の運
行方向に応じて当該運行方向への運行を求める指定が指
定メモリの第１または第３のメモリに書き込まれ、かつ
荷重値補正のため荷重メモリの、ケージの前方または後
方で入力された目的階指定に関連するメモリセルのみが
アクセスされるように能動化される。この制御回路は指
定メモリと、指定メモリの第３のメモリに記憶された割
り当て済み指定が第１の運行方向転換の際に第２のメモ
リに転送され、更に第２の運行方向転換の際に第１のメ
モリに転送されるようにして機能接続されている。
た本発明により達成される。本発明によれば、指定メモ
リは、目下の運行方向においてケージの前方で入力され
た、当該運行方向への運行を求める指定のための第１の
メモリと、反対方向への運行を求める指定のための第２
のメモリと、目下の運行方向においてケージの後方で入
力された、当該運行方向への運行を求める指定のための
第３のメモリとから成り、その際専ら第１のメモリに記
憶された割り当て済み指定がセレクタによって検出され
る。指定メモリ及び荷重メモリと機能接続された制御回
路は指定が入力される度に、ケージの位置及び目下の運
行方向に応じて当該運行方向への運行を求める指定が指
定メモリの第１または第３のメモリに書き込まれ、かつ
荷重値補正のため荷重メモリの、ケージの前方または後
方で入力された目的階指定に関連するメモリセルのみが
アクセスされるように能動化される。この制御回路は指
定メモリと、指定メモリの第３のメモリに記憶された割
り当て済み指定が第１の運行方向転換の際に第２のメモ
リに転送され、更に第２の運行方向転換の際に第１のメ
モリに転送されるようにして機能接続されている。
本発明によって得られる長所は特に、エレベータ群の
指定受容能力が著しく高められることである。目下の運
行方向においてケージの後方で入力された、当該運行方
向への運行を求める目的階指定が本発明により即座に割
り当てられることによって、新しい指定を待ち行列に送
ることは交通が激しい時でさえ必要でなくなる。
指定受容能力が著しく高められることである。目下の運
行方向においてケージの後方で入力された、当該運行方
向への運行を求める目的階指定が本発明により即座に割
り当てられることによって、新しい指定を待ち行列に送
ることは交通が激しい時でさえ必要でなくなる。
本発明を、添付図面に示した例に基づき以下に詳述す
る。
る。
第１図に、エレベータ群の２つのエレベータを記号Ａ
及びＢを付して示す。各エレベータＡ、Ｂにおいて、エ
レベータシャフト１内を案内させるケージ２は巻き上げ
機３により巻き綱４を介して駆動され、このケージ２に
は15の階E0〜E14において乗降が行なわれる。巻き上げ
機３はヨーロッパ特許第0 026 406号から公知である駆
動制御装置によって制御され、その際目標値の発生、調
整、及び停止の開始は、駆動制御装置の測定及び最終調
整要素６と接続されたマイクロコンピュータシステム５
によって実現される。マイクロコンピュータシステム５
はまたエレベータ固有の諸データから全乗客の待ち時間
に対応する和を計算し、この和は応答コストとも呼称さ
れ、指定の割り当ての基礎となる。ケージ２は、やはり
マイクロコンピュータシステム５と接続された荷重測定
装置７を有する。各階には、例えばヨーロッパ特許公開
第0 246 395号から公知であるテンキーの形態の指定登
録装置８が設置されており、この装置８によって所望の
目的階までの運行を求める指定が入力され得る。指定登
録装置８はアドレスバスAB及びデータ入力ラインCRUIN
を介してマイクロコンピュータシステム５、及びヨーロ
ッパ特許第0 062 141号による装置に類似の入力装置９
に接続されている。指定登録装置８はエレベータ群の２
つ以上のエレベータに関連し得、その場合は例えばエレ
ベータＡの指定登録装置８がマルチプレクサ10の形態の
接続要素を介してエレベータＢのマイクロコンピュータ
システム５及び入力装置９と接続される。エレベータ群
の個々のエレベータのマイクロコンピュータシステム５
は、ヨーロッパ特許第0 050 304号から公知である比較
装置11及びヨーロッパ特許第0 050 305号から公知であ
るバーティライン転送システム12を介して互いに接続さ
れて、指定登録装置８及び入力装置９並びに後述する諸
構成要素と共に本発明による群制御装置を構成する。符
号13で示した荷重メモリ、及び符号14で示した制御回路
はマイクロコンピュータシステム５のバスSBと接続され
ており、これらの構成要素については後述する。
及びＢを付して示す。各エレベータＡ、Ｂにおいて、エ
レベータシャフト１内を案内させるケージ２は巻き上げ
機３により巻き綱４を介して駆動され、このケージ２に
は15の階E0〜E14において乗降が行なわれる。巻き上げ
機３はヨーロッパ特許第0 026 406号から公知である駆
動制御装置によって制御され、その際目標値の発生、調
整、及び停止の開始は、駆動制御装置の測定及び最終調
整要素６と接続されたマイクロコンピュータシステム５
によって実現される。マイクロコンピュータシステム５
はまたエレベータ固有の諸データから全乗客の待ち時間
に対応する和を計算し、この和は応答コストとも呼称さ
れ、指定の割り当ての基礎となる。ケージ２は、やはり
マイクロコンピュータシステム５と接続された荷重測定
装置７を有する。各階には、例えばヨーロッパ特許公開
第0 246 395号から公知であるテンキーの形態の指定登
録装置８が設置されており、この装置８によって所望の
目的階までの運行を求める指定が入力され得る。指定登
録装置８はアドレスバスAB及びデータ入力ラインCRUIN
を介してマイクロコンピュータシステム５、及びヨーロ
ッパ特許第0 062 141号による装置に類似の入力装置９
に接続されている。指定登録装置８はエレベータ群の２
つ以上のエレベータに関連し得、その場合は例えばエレ
ベータＡの指定登録装置８がマルチプレクサ10の形態の
接続要素を介してエレベータＢのマイクロコンピュータ
システム５及び入力装置９と接続される。エレベータ群
の個々のエレベータのマイクロコンピュータシステム５
は、ヨーロッパ特許第0 050 304号から公知である比較
装置11及びヨーロッパ特許第0 050 305号から公知であ
るバーティライン転送システム12を介して互いに接続さ
れて、指定登録装置８及び入力装置９並びに後述する諸
構成要素と共に本発明による群制御装置を構成する。符
号13で示した荷重メモリ、及び符号14で示した制御回路
はマイクロコンピュータシステム５のバスSBと接続され
ており、これらの構成要素については後述する。
例えばエレベータＡに関連するマイクロコンピュータ
システム５の、第２図に概略的に示した部分は指定メモ
リRAM1を有し、指定メモリRAM1は第１のメモリRAM1.1
と、第２のメモリRAM1.2と、第３のメモリRAM1.3とから
成り、その際第１のメモリRAM1.1には目下の運行方向に
おいてケージの前方に存在する、当該運行方向への運行
を求める指定（第１の片道運行に関連）が記憶され、第
２のメモリRAM1.2には反対方向への運行を求める指定
（第２の片道運行に関連）が記憶され、第３のメモリRA
M1.3には目下の運行方向においてケージの後方に存在す
る、当該運行方向への運行を求める指定（第３の片道運
行に関連）が記憶される。メモリRAM1.1、RAM1.2及びRA
M1.3は各々２つの記憶部Ｅ及びＺから成り、これらの記
憶部Ｅ、Ｚは階１つにつき１つのメモリセルを有する。
入力された指定はその都度、一方の記憶部Ｅには入力階
を明示するものとして記憶され、他方の記憶部Ｚには目
的階を明示するものとして記憶される。メモリRAM1.1、
RAM1.2及びRAM1.3にはここに図示しない割り当てメモリ
が関連し、割り当てメモリには、例えばヨーロッパ特許
公開第0 246 395号から公知であるように、割り当てら
れた指定を明示する割り当て指示が記憶される。応答コ
スト記憶用と規定されたコストレジスタを記憶R1によっ
て示し、またやはりレジスタの形態であるセレクタを記
号R2によって示す。セレクタR2は階番号に応答するアド
レスを与え、このアドレスによって第１のメモリRAM1.1
及び関連する割り当てメモリの記憶場所がアドレスされ
得る。第１、第２及び第３のメモリRAM1.1、RAM1.2及び
RAM1.3並びに関連する図示しない割り当てメモリは書き
込み／読み出しメモリであり、マイクロコンピュータシ
ステム５のバスSBと接続されている。第２図に示した例
で指定メモリRAM1に記憶された指定、及び割り当てメモ
リRAM2、RAM3に記憶された割り当て指示は数字“1"で象
徴的に表してあり、その際階E8、E10及びE12に関する指
定は割り当て済みであり、また階E4及びE7に関する指定
は未だ割り当てられていない新しい指定である（升目に
陰影線を付す）。
システム５の、第２図に概略的に示した部分は指定メモ
リRAM1を有し、指定メモリRAM1は第１のメモリRAM1.1
と、第２のメモリRAM1.2と、第３のメモリRAM1.3とから
成り、その際第１のメモリRAM1.1には目下の運行方向に
おいてケージの前方に存在する、当該運行方向への運行
を求める指定（第１の片道運行に関連）が記憶され、第
２のメモリRAM1.2には反対方向への運行を求める指定
（第２の片道運行に関連）が記憶され、第３のメモリRA
M1.3には目下の運行方向においてケージの後方に存在す
る、当該運行方向への運行を求める指定（第３の片道運
行に関連）が記憶される。メモリRAM1.1、RAM1.2及びRA
M1.3は各々２つの記憶部Ｅ及びＺから成り、これらの記
憶部Ｅ、Ｚは階１つにつき１つのメモリセルを有する。
入力された指定はその都度、一方の記憶部Ｅには入力階
を明示するものとして記憶され、他方の記憶部Ｚには目
的階を明示するものとして記憶される。メモリRAM1.1、
RAM1.2及びRAM1.3にはここに図示しない割り当てメモリ
が関連し、割り当てメモリには、例えばヨーロッパ特許
公開第0 246 395号から公知であるように、割り当てら
れた指定を明示する割り当て指示が記憶される。応答コ
スト記憶用と規定されたコストレジスタを記憶R1によっ
て示し、またやはりレジスタの形態であるセレクタを記
号R2によって示す。セレクタR2は階番号に応答するアド
レスを与え、このアドレスによって第１のメモリRAM1.1
及び関連する割り当てメモリの記憶場所がアドレスされ
得る。第１、第２及び第３のメモリRAM1.1、RAM1.2及び
RAM1.3並びに関連する図示しない割り当てメモリは書き
込み／読み出しメモリであり、マイクロコンピュータシ
ステム５のバスSBと接続されている。第２図に示した例
で指定メモリRAM1に記憶された指定、及び割り当てメモ
リRAM2、RAM3に記憶された割り当て指示は数字“1"で象
徴的に表してあり、その際階E8、E10及びE12に関する指
定は割り当て済みであり、また階E4及びE7に関する指定
は未だ割り当てられていない新しい指定である（升目に
陰影線を付す）。
第２図によれば、荷重メモリ13は階と同数の行と３つ
の列S1、S2、S3とを有するマトリクスの形態の書き込み
／読み出しメモリから成る。マトリクスの第１の列S1は
目下の運行方向においてケージ２の前方に存在する、当
該運行方向への運行を求める指定に関連し、第２の列S2
は反対方向への運行を求める指定に関連し、第３の列S3
は目下の運行方向においてケージ２の後方に存在する、
当該運行方向への運行を求める指定に関連する。荷重メ
モリ13の記憶場所には荷重値が、階を出発または通過す
る際にケージ２内に存在する人の数の形態で記憶され
る。詳しく説明すれば、第２図で例えばケージ２が上昇
運行中で階E5の領域に位置しており、かつ階E4及びE8で
上昇運行を求める指定が入力されたと仮定する。指定が
第１及び第３のメモリRAM1.1及びRAM1.3に転送された
後、階で入力された指定（乗り込む者）の数及びその階
を目的地として指す指定（降りる者）の数から和が算出
されて、荷重値として荷重メモリ13に記憶される。従っ
て、荷重メモリ13の第１及び第３の列S1及びS3は選択さ
れた乗降者数に基づき、第２図から知見されるような荷
重値を保有する。そこで、例えば階E8で２人乗り込み、
階E10及び階E12で１人ずつ降りるので、第１の列S1の荷
重値は階E8から階E12まで“２、２、１、１、0"とな
る。計算デバイスは応答コスト計算時荷重メモリ13か
ら、将来の停止の際にケージ２内に存在する乗客の人数
を呼び出し得る。そのうえ、記憶された荷重値に基づい
て、或る階に関する指定がケージ２に割り当てられるこ
とによって過負荷が起こるかどうかが確認され得る。
の列S1、S2、S3とを有するマトリクスの形態の書き込み
／読み出しメモリから成る。マトリクスの第１の列S1は
目下の運行方向においてケージ２の前方に存在する、当
該運行方向への運行を求める指定に関連し、第２の列S2
は反対方向への運行を求める指定に関連し、第３の列S3
は目下の運行方向においてケージ２の後方に存在する、
当該運行方向への運行を求める指定に関連する。荷重メ
モリ13の記憶場所には荷重値が、階を出発または通過す
る際にケージ２内に存在する人の数の形態で記憶され
る。詳しく説明すれば、第２図で例えばケージ２が上昇
運行中で階E5の領域に位置しており、かつ階E4及びE8で
上昇運行を求める指定が入力されたと仮定する。指定が
第１及び第３のメモリRAM1.1及びRAM1.3に転送された
後、階で入力された指定（乗り込む者）の数及びその階
を目的地として指す指定（降りる者）の数から和が算出
されて、荷重値として荷重メモリ13に記憶される。従っ
て、荷重メモリ13の第１及び第３の列S1及びS3は選択さ
れた乗降者数に基づき、第２図から知見されるような荷
重値を保有する。そこで、例えば階E8で２人乗り込み、
階E10及び階E12で１人ずつ降りるので、第１の列S1の荷
重値は階E8から階E12まで“２、２、１、１、0"とな
る。計算デバイスは応答コスト計算時荷重メモリ13か
ら、将来の停止の際にケージ２内に存在する乗客の人数
を呼び出し得る。そのうえ、記憶された荷重値に基づい
て、或る階に関する指定がケージ２に割り当てられるこ
とによって過負荷が起こるかどうかが確認され得る。
上述のように、荷重メモリ13のマトリクス作成によっ
て、入力された指定から将来の乗降者と該乗降者によっ
てケージ２内に発生する荷重とが推定される。しかし、
乗客が自身の指定を２回以上入力したり、指定を入力し
ていない乗客が乗り込んだりすることもあり得よう。そ
のような場合、記憶された荷重値は補正されなければな
らない。そのために、荷重メモリ13はマイクロコンピュ
ータシステム５を介して、ケージ２に設置された荷重測
定装置７と接続されている（第１図）。上記第１の場合
は、同じ階で入力された同じ目的階を指す指定のうち、
記憶された荷重値と実際に測定されたケージ荷重との差
に対応する個数の指定が消去される。その後、２回以上
入力された指定の入力階と該指定の指す目的階との間の
各階に関して記憶された荷重値が総て補正される。第２
の場合には記憶された荷重値が増大されなければならな
いが、その際指定を入力しなかった乗客は他の乗客が既
に入力した指定の指す目的階まで乗るつもりであること
が前提とされる。複数の指定が入力された場合は、指定
を入力しなかった乗客は最も遠い目的階まで乗るつもり
であるものとする。
て、入力された指定から将来の乗降者と該乗降者によっ
てケージ２内に発生する荷重とが推定される。しかし、
乗客が自身の指定を２回以上入力したり、指定を入力し
ていない乗客が乗り込んだりすることもあり得よう。そ
のような場合、記憶された荷重値は補正されなければな
らない。そのために、荷重メモリ13はマイクロコンピュ
ータシステム５を介して、ケージ２に設置された荷重測
定装置７と接続されている（第１図）。上記第１の場合
は、同じ階で入力された同じ目的階を指す指定のうち、
記憶された荷重値と実際に測定されたケージ荷重との差
に対応する個数の指定が消去される。その後、２回以上
入力された指定の入力階と該指定の指す目的階との間の
各階に関して記憶された荷重値が総て補正される。第２
の場合には記憶された荷重値が増大されなければならな
いが、その際指定を入力しなかった乗客は他の乗客が既
に入力した指定の指す目的階まで乗るつもりであること
が前提とされる。複数の指定が入力された場合は、指定
を入力しなかった乗客は最も遠い目的階まで乗るつもり
であるものとする。
制御回路14はケージ位置レジスタ15と、指定レジスタ
16と、３つの出力a1、a2、a3を有する比較器17と、各々
２つの入力を有する１つの第１のOR素子18、２つの第２
のOR素子19及び２つの第３のOR素子20と、各々２つの入
力を有する１つの第１のAND素子21、１つの第２のAND素
子22、２つの第３のAND素子23、２つの第４のAND素子24
及び２つの第５のAND素子25と、各１つの第１及び第２
のNOT素子26及び27と、１つのXOR素子28とから成る。比
較器17は入力側で、バスSBと接続されたケージ位置レジ
スタ15及び指定レジスタ16と接続されている。比較器17
の第１及び第２の出力a1及びa2は第１のOR素子18の２つ
の入力に接続されており、その際上昇運行方向では第１
の出力a1が関係“位置＞指定”に関連し、第２の出力a2
が関係“位置＝指定”に関連する。比較器17はマイクロ
コンピュータシステム５のマイクロプロセッサによって
構成され得、その際運行方向が転換すると、関係“位置
＜指定”に関連する第３の出力a3が出力a1の替わりに第
１のOR素子18の一方の入力に接続される（点線）。第１
のOR素子18の出力は第１のAND素21の一方の入力に接続
されており、第１のAND素子21の他方の入力は第２のNOT
素子27を介してXOR素子28の出力と接続され、かつ第２
のAND素子22の他方の入力とも接続されている。第１のO
R素子18の出力は第１のNOT素子26を介して第２のAND素
子22の一方の入力にも接続されており、第２のAND素子2
2の出力は２つの第３のAND素子23の各一方の入力に接続
されている。２つの第４のAND素子24の各一方の入力はX
OR素子28の出力と接続されており、また２つの第５のAN
D素子25の各一方の入力は第１のAND素子21の出力と接続
されている。XOR素子28の入力は、運行方向信号を伝送
するラインFR及び指定方向信号を伝送するラインRRと接
続されている。第４のAND素子24の出力は第２のOR素子1
9の一方の入力に接続されており、第５のAND素子25の出
力は第３のOR素子20の一方の入力に接続されている。第
３のAND素子23の他方の入力は図示しないアドレスデコ
ーダと、構成要素解放信号CS1、CS2の供給のために接続
されており、その際一方の記憶部Ｅにそれぞれ関連する
第３、第４及び第５のAND素子23、24及び25の他方の入
力は互いに接続されており、また他方の記憶部Ｚにそれ
ぞれ関連する第３、第４及び第５のAND素子23、24及び2
5の他方の入力も互いに接続されている。第３のAND素子
23の出力は第１のメモリRAM1.1の記憶部Ｅ、Ｚの解放端
子に接続されており、第２のOR素子19の出力は第２のメ
モリRAM1.2の記憶部Ｅ、Ｚの解放端子に接続されてお
り、第３のOR素子20の出力は第３のメモリRAM1.3の記憶
部Ｅ、Ｚの解放端子に接続されている。第２及び第３の
OR素子19及び20の他方の入力並びに荷重メモリ13の列S1
〜S3の解放端子も、別の構成要素解放信号の供給のため
に図示しないアドレスデコーダと接続されている。制御
回路14は、ケージ位置と、階番号に対応する新しい指定
のアドレスとがレジスタ15、16に転送される度に能動化
され、ケージ位置、指定の位置及び方向並びに目下の運
行方向に従属する信号の発生によって目的階指定の第１
のメモリRAM1.1、第２のメモリRAM1.2または第３のメモ
リRAM1.3への書き込みを制御し、かつ荷重メモリ13のそ
の都度関連する列S1、S2、S3へのアクセスを可能にする
べく機能する。
16と、３つの出力a1、a2、a3を有する比較器17と、各々
２つの入力を有する１つの第１のOR素子18、２つの第２
のOR素子19及び２つの第３のOR素子20と、各々２つの入
力を有する１つの第１のAND素子21、１つの第２のAND素
子22、２つの第３のAND素子23、２つの第４のAND素子24
及び２つの第５のAND素子25と、各１つの第１及び第２
のNOT素子26及び27と、１つのXOR素子28とから成る。比
較器17は入力側で、バスSBと接続されたケージ位置レジ
スタ15及び指定レジスタ16と接続されている。比較器17
の第１及び第２の出力a1及びa2は第１のOR素子18の２つ
の入力に接続されており、その際上昇運行方向では第１
の出力a1が関係“位置＞指定”に関連し、第２の出力a2
が関係“位置＝指定”に関連する。比較器17はマイクロ
コンピュータシステム５のマイクロプロセッサによって
構成され得、その際運行方向が転換すると、関係“位置
＜指定”に関連する第３の出力a3が出力a1の替わりに第
１のOR素子18の一方の入力に接続される（点線）。第１
のOR素子18の出力は第１のAND素21の一方の入力に接続
されており、第１のAND素子21の他方の入力は第２のNOT
素子27を介してXOR素子28の出力と接続され、かつ第２
のAND素子22の他方の入力とも接続されている。第１のO
R素子18の出力は第１のNOT素子26を介して第２のAND素
子22の一方の入力にも接続されており、第２のAND素子2
2の出力は２つの第３のAND素子23の各一方の入力に接続
されている。２つの第４のAND素子24の各一方の入力はX
OR素子28の出力と接続されており、また２つの第５のAN
D素子25の各一方の入力は第１のAND素子21の出力と接続
されている。XOR素子28の入力は、運行方向信号を伝送
するラインFR及び指定方向信号を伝送するラインRRと接
続されている。第４のAND素子24の出力は第２のOR素子1
9の一方の入力に接続されており、第５のAND素子25の出
力は第３のOR素子20の一方の入力に接続されている。第
３のAND素子23の他方の入力は図示しないアドレスデコ
ーダと、構成要素解放信号CS1、CS2の供給のために接続
されており、その際一方の記憶部Ｅにそれぞれ関連する
第３、第４及び第５のAND素子23、24及び25の他方の入
力は互いに接続されており、また他方の記憶部Ｚにそれ
ぞれ関連する第３、第４及び第５のAND素子23、24及び2
5の他方の入力も互いに接続されている。第３のAND素子
23の出力は第１のメモリRAM1.1の記憶部Ｅ、Ｚの解放端
子に接続されており、第２のOR素子19の出力は第２のメ
モリRAM1.2の記憶部Ｅ、Ｚの解放端子に接続されてお
り、第３のOR素子20の出力は第３のメモリRAM1.3の記憶
部Ｅ、Ｚの解放端子に接続されている。第２及び第３の
OR素子19及び20の他方の入力並びに荷重メモリ13の列S1
〜S3の解放端子も、別の構成要素解放信号の供給のため
に図示しないアドレスデコーダと接続されている。制御
回路14は、ケージ位置と、階番号に対応する新しい指定
のアドレスとがレジスタ15、16に転送される度に能動化
され、ケージ位置、指定の位置及び方向並びに目下の運
行方向に従属する信号の発生によって目的階指定の第１
のメモリRAM1.1、第２のメモリRAM1.2または第３のメモ
リRAM1.3への書き込みを制御し、かつ荷重メモリ13のそ
の都度関連する列S1、S2、S3へのアクセスを可能にする
べく機能する。
第３図において、第２のメモリRAM1.2の記憶部Ｅ、Ｚ
に関連する各１つの割り当てメモリに記号RAM2.2を付
し、第３のメモリRAM1.3の記憶部Ｅ、Ｚに関連する各１
つの割り当てメモリに記号RAM2.3を付す。回路30は、新
しい指定と同じ階から入力された、新しい指定が求める
のと反対の方向への運行を求める指定が該回路30の関連
するエレベータに既に割り当てられていたら上記新しい
指定の割り当てを抑止するべく設置されている。こうし
て、新しい指定を入力した乗客が誤った方向へ運ばれる
ことが回避され得る。回路30は、応答コストの最大値K
maxを保有するレジスタ31と、第１及び第２のトライス
テートバッファ32及び33と、NOT素子34と、２つの入力
を有するOR素子35と、各々３つの入力を有する第１及び
第２のAND素子36及び37とから成る。第１のAND素子36は
入力側で、第３のメモリRAM1.3の記憶部Ｅ及び関連する
割り当てメモリRAM2.3のメモリセルの出力と接続され、
かつコストレジスタR1と接続されている。第２のAND素
子37は入力側で、第２のメモリRAM1.2の記憶部Ｅ及び関
連する割り当てメモリRAM2.2のメモリセルと接続され、
かつやはりコストレジスタR1と接続されている。AND素
子36、37の出力はOR素子35の入力に接続されており、OR
素子35の出力は第１のトライステートバッファ32の能動
化端子に接続され、またNOT素子34を介して第２のトラ
イステートバッファ33の能動化端子にも接続されてい
る。レジスタ31は第１のトライステートバッファ32を介
して比較装置11の複数のデータ入力に接続されており、
これらのデータ入力は第２のトライステートバッファ33
を介してコストレジスタR1と接続されている。例えばプ
ログラムに基づきマイクロコンピュータシステム５によ
って構成された回路30は、応答コストがコストレジスタ
R1に転送される度に当該階に関して能動化される。
に関連する各１つの割り当てメモリに記号RAM2.2を付
し、第３のメモリRAM1.3の記憶部Ｅ、Ｚに関連する各１
つの割り当てメモリに記号RAM2.3を付す。回路30は、新
しい指定と同じ階から入力された、新しい指定が求める
のと反対の方向への運行を求める指定が該回路30の関連
するエレベータに既に割り当てられていたら上記新しい
指定の割り当てを抑止するべく設置されている。こうし
て、新しい指定を入力した乗客が誤った方向へ運ばれる
ことが回避され得る。回路30は、応答コストの最大値K
maxを保有するレジスタ31と、第１及び第２のトライス
テートバッファ32及び33と、NOT素子34と、２つの入力
を有するOR素子35と、各々３つの入力を有する第１及び
第２のAND素子36及び37とから成る。第１のAND素子36は
入力側で、第３のメモリRAM1.3の記憶部Ｅ及び関連する
割り当てメモリRAM2.3のメモリセルの出力と接続され、
かつコストレジスタR1と接続されている。第２のAND素
子37は入力側で、第２のメモリRAM1.2の記憶部Ｅ及び関
連する割り当てメモリRAM2.2のメモリセルと接続され、
かつやはりコストレジスタR1と接続されている。AND素
子36、37の出力はOR素子35の入力に接続されており、OR
素子35の出力は第１のトライステートバッファ32の能動
化端子に接続され、またNOT素子34を介して第２のトラ
イステートバッファ33の能動化端子にも接続されてい
る。レジスタ31は第１のトライステートバッファ32を介
して比較装置11の複数のデータ入力に接続されており、
これらのデータ入力は第２のトライステートバッファ33
を介してコストレジスタR1と接続されている。例えばプ
ログラムに基づきマイクロコンピュータシステム５によ
って構成された回路30は、応答コストがコストレジスタ
R1に転送される度に当該階に関して能動化される。
上述の群制御装置は次のように機能する。
例えば第２図により階E4で、目的階として階E7を指す
指定が入力されたものとし、またエレベータＡのケージ
２が割り当てられた、目的階として階E8、E10及びE12を
指す指定に応答するべく上昇運行中で、階E5の領域に有
るものとする。新しい指定が入力された後、指定登録装
置８（第１図）の走査においてまずケージ位置が求めら
れ、ケージ位置レジスタ15に転送される。ケージ位置の
二進符号化には、この場合は例えば西独特許第28 32 97
3号から公知である装置が用いられ得る。入力階E4を明
示する指定が見いだされた後、この指定のアドレスが全
エレベータの指定レジスタ16に転送される。一例として
選択された論理によって、指定方向信号と、運行方向信
号と、更には条件“位置＞指定”が満たされれば比較器
17の関連出力a1も論理状態“1"となり得る。従って、第
２のAND素子22が第１のNOT素子26を介して非能動化され
るため、新し指定はCS1＝１において第３のメモリRAM1.
3の記憶部Ｅに入力階E4を明示するものとして書き込ま
れ、かつCS2＝１が出現すると該メモリRAM1.3の記憶部
Ｚに目的階E7を明示するものとして書き込まれる。ここ
で、他のエレベータでも上記新しい指定が第３の片道運
行に関連付けられ、従ってそれらのエレベータの同じく
第３のメモリRAM1.3に書き込まれるものとする。新しい
指定E4/E7の書き込み後、全エレベータの荷重メモリ13
の記憶内容が補正され、その際マイクロコンピュータシ
ステム５のプロセッサは第１のAND素子21の出力の論理
状態“1"を、新しい指定が第３の列S3に関連付けられて
おり、荷重値補正の際には対応する構成要素解放信号
“1"が発生されなければならないことを意味すると解釈
する。その後、２つの比較器出力a1、a2はレジスタ15、
16の適当な負荷によって論理状態“0"とされ、その結果
第２のAND素子22の非能動化が終了する。それによっ
て、次の応答コスト計算に必要な、CS1＝１及びCS2＝１
による第１のメモリRAM1.1への自由なアクセスが保証さ
れる。その際、第２及び第３のOR素子19及び20の他方の
入力を介して関連する構成要素解放信号が供給されるこ
とによって、第２及び第３のメモリRAM1.2及びRAM1.3も
計算のために解放され得る。例えばヨーロッパ特許公開
第0 246 395号から公知である関係と類似の関係に従っ
て実施され得る計算の直後に応答コストがコストレジス
タR1に転送され、例えばヨーロッパ特許第0 050 304号
に開示された比較装置11によって他のエレベータの応答
コストと比較される。
指定が入力されたものとし、またエレベータＡのケージ
２が割り当てられた、目的階として階E8、E10及びE12を
指す指定に応答するべく上昇運行中で、階E5の領域に有
るものとする。新しい指定が入力された後、指定登録装
置８（第１図）の走査においてまずケージ位置が求めら
れ、ケージ位置レジスタ15に転送される。ケージ位置の
二進符号化には、この場合は例えば西独特許第28 32 97
3号から公知である装置が用いられ得る。入力階E4を明
示する指定が見いだされた後、この指定のアドレスが全
エレベータの指定レジスタ16に転送される。一例として
選択された論理によって、指定方向信号と、運行方向信
号と、更には条件“位置＞指定”が満たされれば比較器
17の関連出力a1も論理状態“1"となり得る。従って、第
２のAND素子22が第１のNOT素子26を介して非能動化され
るため、新し指定はCS1＝１において第３のメモリRAM1.
3の記憶部Ｅに入力階E4を明示するものとして書き込ま
れ、かつCS2＝１が出現すると該メモリRAM1.3の記憶部
Ｚに目的階E7を明示するものとして書き込まれる。ここ
で、他のエレベータでも上記新しい指定が第３の片道運
行に関連付けられ、従ってそれらのエレベータの同じく
第３のメモリRAM1.3に書き込まれるものとする。新しい
指定E4/E7の書き込み後、全エレベータの荷重メモリ13
の記憶内容が補正され、その際マイクロコンピュータシ
ステム５のプロセッサは第１のAND素子21の出力の論理
状態“1"を、新しい指定が第３の列S3に関連付けられて
おり、荷重値補正の際には対応する構成要素解放信号
“1"が発生されなければならないことを意味すると解釈
する。その後、２つの比較器出力a1、a2はレジスタ15、
16の適当な負荷によって論理状態“0"とされ、その結果
第２のAND素子22の非能動化が終了する。それによっ
て、次の応答コスト計算に必要な、CS1＝１及びCS2＝１
による第１のメモリRAM1.1への自由なアクセスが保証さ
れる。その際、第２及び第３のOR素子19及び20の他方の
入力を介して関連する構成要素解放信号が供給されるこ
とによって、第２及び第３のメモリRAM1.2及びRAM1.3も
計算のために解放され得る。例えばヨーロッパ特許公開
第0 246 395号から公知である関係と類似の関係に従っ
て実施され得る計算の直後に応答コストがコストレジス
タR1に転送され、例えばヨーロッパ特許第0 050 304号
に開示された比較装置11によって他のエレベータの応答
コストと比較される。
エレベータＡが最も小さい応答コストを有し、その結
果第２図に示さない関連する割り当てメモリに階E4及び
E7に関する割り当て指示が書き込まれ、この割り当ては
決定的であると仮定する。今、仮定された上昇運行が続
くうちにセレクタR2が階E7に切り替わると、新たに割り
当てられた指定は無視され、なぜならCS1＝１及びCS2＝
１によってその都度第１のメモリRAM1.1しか、セレクタ
R2による走査のために解放されないからである。目的階
として階E8、E10及びE12を指す指定への応答の後に、ラ
インFR上の運行方向信号がケージ２の運行方向を転換さ
せ、それによって割り当てられた指定を第２のメモリRA
M1.2から第１のメモリRAM1.1に転送し、かつ第３のメモ
リRAM1.3から第２のメモリRAM1.2に転送するプログラム
が開始される。従ってケージ２は、下降運行（第２の片
道運行）とそれによって再び開始された、第２のメモリ
（RAM1.2）から第１のメモリ（RAM1.1）への指定の転送
との終了後、続く上昇運行（第３の片道運行）の間に階
E4及びE7に関する指定に応答し得る。
果第２図に示さない関連する割り当てメモリに階E4及び
E7に関する割り当て指示が書き込まれ、この割り当ては
決定的であると仮定する。今、仮定された上昇運行が続
くうちにセレクタR2が階E7に切り替わると、新たに割り
当てられた指定は無視され、なぜならCS1＝１及びCS2＝
１によってその都度第１のメモリRAM1.1しか、セレクタ
R2による走査のために解放されないからである。目的階
として階E8、E10及びE12を指す指定への応答の後に、ラ
インFR上の運行方向信号がケージ２の運行方向を転換さ
せ、それによって割り当てられた指定を第２のメモリRA
M1.2から第１のメモリRAM1.1に転送し、かつ第３のメモ
リRAM1.3から第２のメモリRAM1.2に転送するプログラム
が開始される。従ってケージ２は、下降運行（第２の片
道運行）とそれによって再び開始された、第２のメモリ
（RAM1.2）から第１のメモリ（RAM1.1）への指定の転送
との終了後、続く上昇運行（第３の片道運行）の間に階
E4及びE7に関する指定に応答し得る。
反対方向指定の入力の際には、XOR素子28の２入力の
状態が“1"及び“0"であることによって第１及び第２の
AND素子21及び22が非能動化され、かつ第四のAND素子24
は能動化され、その結果反対方向指定はCS1＝１及びCS2
＝１によって第２のメモリRAM1.2に書き込まれ得る。
状態が“1"及び“0"であることによって第１及び第２の
AND素子21及び22が非能動化され、かつ第四のAND素子24
は能動化され、その結果反対方向指定はCS1＝１及びCS2
＝１によって第２のメモリRAM1.2に書き込まれ得る。
第２図に示した例によって新しい指定の入力階が階E4
である場合に、目的階として例えば階E2を指す、既に割
り当てられた反対方向指定が同じ階E4から入力されてい
るとすると、応答コストのコストレジシスタR1への転送
の際に回路30（第３図）の第２のAND素子37の出力が高
レベルとされ、それによって第１のトライステートバッ
ファ32が能動化され、反対に第２のトライステートバッ
ファ33はロックされる。その結果、比較装置11にはコス
トレジスタR1内に存在する応答コストではなくレジスタ
31の保有する最大値Kmaxがもたらされ、従ってこの場合
エレベータＡには、階E4から入力された、目的階として
階E7を指す新しい指定は割り当てられ得ない。
である場合に、目的階として例えば階E2を指す、既に割
り当てられた反対方向指定が同じ階E4から入力されてい
るとすると、応答コストのコストレジシスタR1への転送
の際に回路30（第３図）の第２のAND素子37の出力が高
レベルとされ、それによって第１のトライステートバッ
ファ32が能動化され、反対に第２のトライステートバッ
ファ33はロックされる。その結果、比較装置11にはコス
トレジスタR1内に存在する応答コストではなくレジスタ
31の保有する最大値Kmaxがもたらされ、従ってこの場合
エレベータＡには、階E4から入力された、目的階として
階E7を指す新しい指定は割り当てられ得ない。
指定が、例えば初めに仮定したようにエレベータＡに
割り当てられた後、全エレベータのコストレジスタR1は
クリアされ、次の新しい指定に基づく応答コストを受け
取れる状態となる。同じ階から入力された新しい指定の
割り当ての際にエレベータＡが最小の応答コストを有し
ないことが確認された場合、エレベータＡの関連する割
り当てメモリに書き込まれた割り当て指示の消去は阻止
され、この阻止は例えばヨーロッパ特許出願第8811000
6.9号から公知である装置によって実施され得る。
割り当てられた後、全エレベータのコストレジスタR1は
クリアされ、次の新しい指定に基づく応答コストを受け
取れる状態となる。同じ階から入力された新しい指定の
割り当ての際にエレベータＡが最小の応答コストを有し
ないことが確認された場合、エレベータＡの関連する割
り当てメモリに書き込まれた割り当て指示の消去は阻止
され、この阻止は例えばヨーロッパ特許出願第8811000
6.9号から公知である装置によって実施され得る。
第１図は本発明による群制御装置の、エレベータ群の２
つのエレベータに関連する部分の概略的説明図、第２図
は制御回路を具備した本発明の群制御装置の、１つのエ
レベータに関連する部分の概略的説明図、第３図は本発
明の群制御装置が有する、１つのエレベータ及び各階に
関連する回路の概略的説明図である。 ２……ケージ、７……荷重測定装置、８……指定登録装
置、11……比較装置、13……荷重メモリ、14……制御回
路。
つのエレベータに関連する部分の概略的説明図、第２図
は制御回路を具備した本発明の群制御装置の、１つのエ
レベータに関連する部分の概略的説明図、第３図は本発
明の群制御装置が有する、１つのエレベータ及び各階に
関連する回路の概略的説明図である。 ２……ケージ、７……荷重測定装置、８……指定登録装
置、11……比較装置、13……荷重メモリ、14……制御回
路。
Claims (3)
- 【請求項１】目的階指定を即座に割り当てるエレベータ
用の群制御装置であって、各階に配置さた、所望の目的
階を指す指定の入力に用いられ得る指定登録装置（８）
と、群を成すエレベータに関連し、かつ前記指定登録装
置と接続されており、階で指定が入力されると入力階を
明示する指定と目的階を明示する指定とが記憶される指
定メモリ（RAM 1）と、ケージ（２）内に設置され、か
つ将来の停止の際にケージ内に存在する人間に対応する
荷重値が記憶された荷重メモリ（13）と機能接続された
荷重測定装置（７）と、エレベータ群の各エレベータに
関連し、その時々の停止可能階を指示するセレクタ（R
2）と、入力された指定を登録直後にケージに割り当て
る装置とを有し、前記指定割り当て装置は各エレベータ
毎に１つの計算デバイス及び１つの比較装置（11）を有
し、計算デバイスはエレベータ固有のデータから応答コ
ストを算出し、また指定メモリに割り当てメモリが関連
付けられており、全ケージの応答コストは比較装置によ
って互いに比較され、最小の応答コストを示すケージに
当該指定が、関連する割り当てメモリに割り当て指示を
入力することによって固定的に割り当てられ、 指定が入力される度に能動化される制御回路（14）が設
置されており、この制御回路は指定メモリ（RAM 1）、
ケージ位置発振信及び荷重メモリと接続されており、指
定メモリは、ケージの前方で入力された運行と同方向の
指定を記憶するための第１のメモリ（RAM 1.1）と、運
行と逆方向の指定を記憶するための第２のメモリ（RAM
1.2）と、ケージの後方で入力された運行と同方向の指
定を記憶するための第３のメモリ（RAM 1.3）とから構
成され、荷重メモリ（13）は、入力された指定から導か
れる荷重値から構成され、指定は、ケージの位置と運行
方向とに応じて、第１乃至第３のメモリ（RAM 1.1:1.2:
1.3）に書き込まれ、荷重メモリへのアクセスが可能と
され、１回目の運行方向転換の際に、第３のメモリ（RA
M 1.3）の指定が第２のメモリ（RAM 1.2）が転送され、
２回目の運行方向転換の際に、第１のメモリ（RAM 1.
1）へ転送されることを特徴とする、目的階指定を即座
に割り当てるエレベータ用群制御装置。 - 【請求項２】セレクタ（R2）が、走査動作ごとに、第１
のメモリ（RAM 1.1）及び関連する割り当てメモリのメ
モリ・セルとのみ接続されることを特徴とする請求項１
に記載の装置。 - 【請求項３】第１のメモリ（RAM 1.1）、第２のメモリ
（RAM 1.2）および第３のメモリ（RAM 1.3）の各々が、
二つのそれぞれのメモリ部分（E,Z）から構成され、入
力階を明示する指定は、一方のメモリ部分（Ｅ）へ記憶
され、目的階を明示する指定は、他方のメモリ部分
（Ｚ）へ記憶されることを特徴とする請求項１又は２に
記載の装置。
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