JP2548604B2 - 目的階指定を即座に割り当てるエレベータ用群制御装置 - Google Patents

目的階指定を即座に割り当てるエレベータ用群制御装置

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JP2548604B2 JP63224364A JP22436488A JP2548604B2 JP 2548604 B2 JP2548604 B2 JP 2548604B2 JP 63224364 A JP63224364 A JP 63224364A JP 22436488 A JP22436488 A JP 22436488A JP 2548604 B2 JP2548604 B2 JP 2548604B2
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Description

【発明の詳細な説明】 本発明は、目的階指定を即座に割り当てるエレベータ
用の群制御装置に係わり、この装置は各階に配置され
た、所望の目的階を指す指定の入力に用いられ得る指定
登録装置と、群を成す複数基のエレベータに関連し、か
つ前記指定登録装置と接続された２種の指定メモリで、
階で指定が入力されると該指定を入力階に明示するもの
として記憶する階指定メモリ並びに階で指定が入力され
ると該指定を目的階を明示するものとして記憶するケー
ジ指定メモリと、エレベータ群のケージ内に設置された
荷重測定装置と、エレベータ群の各エレベータに関連
し、その時々の停止可能階を指示するセレクタと、エレ
ベータ群の各エレベータに関連し、各階につき少なくと
も１個の位置を有する第一及び第二のスキャナと、入力
された指定をエレベータ群のケージに割り当てる装置と
を有する。
上記のような群制御装置でヨーロッパ特許公開第0 24
6 395号から公知であるものでは、ケージの入力された
指定に対する配分が時間的に最適化され得る。この群制
御装置の１基のエレベータに関連するケージ指定メモリ
は、割り当て済みのケージ指定を保有する第一のメモリ
と各階に関連するその他のメモリとから成り、各階に関
連するメモリには当該階で入力された所望の目的階を指
す指定であって、未だケージに割り当てられていないも
のが記憶されている。入力された指定をエレベータ群の
ケージに割り当てる装置は、マイクロプロセッサの形態
の計算デバイスと比較装置とを有する。計算デバイスは
走査装置の第一のスキャナの１走査周期の間に各階に関
して、少なくとも当該階とセレクタが指示するケージ位
置との間の距離、この距離内で予期される中途停止並び
に瞬間的なケージ荷重から、階で待つ乗客並びにケージ
内の乗客の時間損失に比例する和を計算する。その際、
計算時点に存在するケージ荷重は過去の乗降者数から推
定された、将来の中途停止の際に予想される乗降者数に
対応する係数で補正される。第一のスキャナが未だ割り
当てられていない階指定を見いだした場合、当該階で入
力され、かつケージ指定メモリの階に関連するメモリに
記憶された所望の目的階の指す指定が考慮に入れられな
ければならない。従って、上記係数によってケージ内の
乗客の時間損失に比例する付加的な和が求められて、総
和が算出される。応答コストとも呼称されるこの総和が
コストメモリに記憶される。走査装置の第二のスキャナ
の走査周期の間に全エレベータの応答コストが比較装置
によって互いに比較され、その際その時々の最小応答コ
ストを有するエレベータの割り当てメモリに割り当て指
示が記憶され、この指示は当該ケージが時間的に最も好
ましく配分される階を指示する。
上述の制御装置では、所望の目的階を指す指定が入力
された直後に応答コストが計算され、続いて行なわれる
比較によって、指定は最も好ましい応答コストを有する
ケージに即座に割り当てられる。しかし、往来の状況が
変化し、対応して応答コストが計算し直されると別の比
較結果が現れ得るので、最初に或るケージに割り当てら
れた指定は、当該エレベータの駆動制御装置に未だ転送
されていなければ別のケージに割り当てられ得る。その
場合、階でケージを待つ乗客にとって問題が生じる恐れ
が有り、なぜなら指定が最終的に割り当てられたケージ
を十分時宜に適って知らせることは不可能だからであ
る。
従って本発明は、冒頭に述べたような群制御装置であ
って、指定を割り当てられたケージが適時に指示される
ことを可能にする指定割り当てが実施される群制御装置
の提供を目的とする。
上記目的は、特許請求の範囲第１項にその特徴を記し
た本発明によって達成される。本発明の群制御装置では
各エレベータにつき１個の自動保持回路が設置されてお
り、この回路は、最初に割り当てられた指定はエレベー
タの駆動制御装置によって受け取られるまで当該ケージ
に割り当てられたままであるように機能する。
本発明によって得られる長所は、指定の最初の割り当
て後直ちに当該ケージが知らされ得、その結果階で待つ
乗客に、エレベータを識別し、指示されたエレベータま
で適時に赴くのに十分な時間が残されることである。
本発明は、添付図面に示した具体例に基づき以下に詳
述する。
第１図に、エレベータ群の２基のエレベータを記号Ａ
及びＢを付して示す。各エレベータＡ乃至Ｂにおいて、
エレベータシャフト１内を案内されるケージ２は巻き合
げ機械３により巻き網４を介して駆動され、このケージ
２には13個の階E0〜E12において乗降が行なわれる。巻
き合げ機械３はヨーロッパ特許第0 026 406号か（特公
昭63−19423号）ら公知である駆動制御装置によって制
御され、その際目標値の発生、調整、並びに停止の開始
は、駆動制御装置の測定及び最終調整要素６と接続され
たマイクロコンピュータシステム５によって実現され
る。マイクロコンピュータシステム５はまたエレベータ
固有の諸パラメータから全乗客の平均待ち時間に対応す
る和を計算し、この和は応答コストとも呼称され、指定
の割り当ての基礎となる。ケージ２は、やはりマイクロ
コンピュータシステム５と接続された荷重測定装置７を
有する。各階にはテンキーの形態の指定登録装置８が設
定されており、この装置８によって所望の目的階までの
運行を求める指定が入力され得る。指定登録装置８はア
ドレスバスAB及びデータ入力ラインCRUINを介して、マ
イクロコンピュータシステム５並びにヨーロッパ特許第
0 062 141号（特公昭61−30307号）によって公知である
入力装置９に接続されている。指定登録装置８はエレベ
ータ群の２基以上のエレベータに関連し得、その際例え
ばエレベータＡの指定登録装置８が、マルチプレクサ10
の形態の接続要素を介してエレベータＢのマイクロコン
ピュータシステム５及び入力装置９と接続されている。
エレベータ群の個々のエレベータのマイクロコンピュー
タシステム５はヨーロッパ特許第0 050 304号（特公昭6
0−703号）から公知である比較装置11並びにヨーロッパ
特許第0 050 305号（特公昭60−48791号）から公知であ
るパーティライン転送システム12を介して互いに接続さ
れ、このようにして指定登録装置８及び入力装置９と共
に群制御装置を構成し、この装置は構造的に、ヨーロッ
ッパ特許公開第0 246 395号に開示された群制御装置に
一致する。符号13で示した自動保持回路はマイクロコン
ピュータシステム５の諸構成要素と接続されており、こ
の回路13については第13図に基づき後述する。
第２図において一部を概略的に示したマイクロコンピ
ュータシステム５は、先に述べたヨーロッパ特許公開第
0 264 395号によれば、階指定メモリRAM1、ケージ指定
メモリRAM2、コストメモリRAM4、割り当てメモリRAM5、
第一及び第二のスキャナR1及びR2並びにセレクタR3を有
する。ケージ指定メモリRAM2は階の個数に対応する個数
の記憶場所を有する第一のメモリRAM2′を含み、このメ
モリRAM2′には割り当て済みの指定が記憶されている。
ケージ指定メモリRAM2は更に、やはり階の個数に対応す
る個数の記憶場所を各々有する、階E0、E1、……、E12
に関連するメモリRAM2.0、RAM2.1、……、RAM2.12も有
し、これらのメモリRAM2.0、RAM2.1、……、RAM2.12に
は当該階で入力され、かつ未だ特定ケージに割り当てら
れていない指定が転送される。即ち、第２図の例では階
E5で入力された階E7及びE9に関する指定がメモリRAM2.5
に転送され、その際同時に階指定メモリRAM1に、階E5に
関する指定が記憶される。通常の論理記号論に対応し
て、記憶された指定を第２図において“1"で表す。
第３図によれば、自動保持回路13は各々２個の入力を
有する第一、第二、第三及び第四のAND素子14、15、16
及び17と、２個の入力を有する第一のOR素子18と、３個
の入力を有する第二のOR素子19と、２個のNOT素子20及
び21とから成る。符号22及び23によって、割り当てメモ
リRAM5及び階指定メモリRAM1のメモリセルを示す。これ
らのメモリセルのクロック端子Ｃは公知のようにAND素
子24、25を介して書き込み端子we及びアドレス端子ａと
接続されており、その際アドレス端子ａは第二のスキャ
ナR2（第２図）と接続されている。メモリセル22、23の
データ出力はNOT素子20、21を介して第一のAND素子14
の入力に接続されており、AND素子14の出力は第一のOR
素子18の一方の入力を介して割り当てメモリRAM5のメモ
リセル22のデータ入力Ｄに接続され、かつ第二のOR素子
19の１個の入力を介して階指定メモリRAM1のメモリセル
23のデータ入力Ｄに接続されている。第一のAND素子14
の出力はまた、第二のAND素子15の一方の入力にも接続
されており、AND素子15の出力は第二のOR素子19の別の
入力を介してメモリセル23のデータ入力Ｄに接続されて
いる。第二のOR素子19の更に別の入力を介してメモリセ
ル23に階指定が付与され得、この階指定は書き込みが惹
起される（we＝１、ａ＝１）とメモリセル23に記憶され
得る。メモリセル23のデータ出力はNOT素子21を介し
て第四のAND素子17の一方の入力にも接続されており、A
ND素子17の出力は第一のOR素子18の他方の入力に接続さ
れている。第二及び第四のAND素子15及び17の他方の入
力には割り当て指示Coが付与され、この指示Coは先に言
及したヨーロッパ特許第0 050 304号による比較の間に
発生され得る。第一のAND素子14の出力は第三のAND素子
16の一方の入力にも接続されており、AND素子16の他方
の入力ａ′はセレクタR3（第２図）と接続され、またそ
の出力は当該エレベータの駆動制御装置に接続されてい
る。自動保持回路13はマイクロコンピュータシステム５
のマイクロプロセッサによって、プログラムに基づき第
二のスキャナR2（第２図）の各位置毎に当該階に関して
構成され得る。
上述の群制御装置の機能を、第２図及び第３図に基づ
き以下に詳述する。
先に述べたヨーロッパ特許公開第0 246 395号によれ
ば、指定が入力されるとエレベータ群の全エレベータに
関して応答コスト計算が開始され、この計算は第一のス
キャナR1が指示する各階毎に実行される。計算された応
答コストは階毎にコストメモリRAM4に記憶される。やは
り上記ヨーロッパ特許公開から公知であるように、コス
ト計算周期が終了するとコスト比較周期が開始される。
この周期において、第二のスキャナR2が指示する各階に
関し全エレベータのコストメモリRAM4に記憶された応答
コストが互いに比較され、最小の応答コストを有するケ
ージに当該指定が割り当てられる。
例えば、階E5で目的階E7及びE9を指す指定が入力され
ると、階指定メモリRAM1に階E5に関する階指定が記憶さ
れ、またメモリRAM2.5には目的階E7及びE9に関する指定
が記憶される。今、指定入力後最初の比較の際に階指定
E5がエレベータＡに割り当てられ、その際上記ヨーロッ
パ特許公開第0 246 395号から明らかなように、メモリR
AM2.5に記憶された指定E7及びE9はケージ指定メモリRAM
2の第一のメモリRAM2′へ転送されるものとする。階E5
についての比較の際、スキャナR2がアドレスａ＝１を発
生し、その結果AND素子24の入力においてwe＝１及びａ
＝１となり、かつ第四のAND素子17の他方の入力におい
てCo＝１となることによって、エレベータＡの割り当て
メモリRAM5の階E5に関連するメモリセル22がセットさ
れ、そのデータ出力は＝０となる。階E5に関する指定
の記憶の際、階指定メモリRAM1の当該メモリセル23のデ
ータ出力も“0"であるので、第一のAND素子14の出力
と、従ってまた第一のOR素子18の一方の入力とは“1"に
セットされる。更に、階E5に関する指定が、エレベータ
Ａの駆動制御装置に未だ転送されないうちに新たな比較
によりエレベータＢに割り当てられるものとする。この
場合、エレベータＡの割り当てメモリARM5の当該メモリ
セル22の内容を消去するために割り当て指示Co＝０が発
生されるが、この指示は上記メモリセル22のデータ入力
ＤがOR素子18の一方の入力を介して“1"に維持されるた
め有効であり得ない。このように、最初の比較において
エレベータＡに割り当てられた階指定E5は、エレベータ
群のその他のエレベータにはもはや割り当てられ得な
い。割り当てられた指定がエレベータＡのケージ２の運
行方向に存在する階に関連し、かつセレクタR3が階E5の
アドレスに切り替わるとａ′＝１となり、それによって
第三のAND素子16の出力に信号“1"が現れ、この信号は
エレベータＡの駆動制御装置によって階E5までの運行命
令と解釈される。
階E5が最初にエレベータＡに割り当てられると、エレ
ベータ群のその他のエレベータへの割り当て指示Coは
“0"となる。その際、それらその他のエレベータではAN
D素子25の入力においてwe＝１及びａ＝１、第二のAND素
子15の他方の入力においてCo＝０であり、階指定メモリ
RAM1の当該メモリセル23の内容は消去される。先に述べ
たように新たな比較によって階E5がエレベータＢに割り
当てられる場合、we＝１、ａ＝１及びCo＝１となるこの
エレベータＢにおいて割り当てメモリRAM5の当該メモリ
セル22はセットされず、なぜなら階指定メモリRAM1のメ
モリセル23の内容がエレベータＡへの割り当ての際に消
去されており、従って第一のOR素子18の第一のAND素子1
4の出力と接続された入力並びに第四のAND素子17の一方
の入力は状態“0"を有するからである。
【図面の簡単な説明】
第１図はエレベータ群の２基のエレベータのための本発
明による群制御装置の概略的説明図、第２図は第１図の
群制御装置の、１基のエレベータに関連するマイクロコ
ンピュータシステムの一部の概略的説明図、第３図は第
１図の群制御装置の、１基のエレベータに関連する自動
保持回路の概略的説明図である。 ２……ケージ、７……荷重測定装置、８……指定登録装
置、11……比較装置、13……自動保持回路。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】目的階指定を即座に割り当てるエレベータ
    用の群制御装置であって、各階に配置された、所望の目
    的階を指す指定の入力に用いられ得る指定登録装置と、
    群を成す複数基のエレベータに関連し、かつ前記指定登
    録装置と接続された２種の指定メモリで、階で指定が入
    力されると該指定を入力階を明示するものとして記録す
    る階指定メモリ並びに階で指定が入力されると該指定を
    目的階を明示するものとして記憶するケージ指定メモリ
    と、エレベータ群のケージ内に設置された荷重測定装置
    と、エレベータ群の各エレベータに関連し、その時々の
    停止可能階を指示するセレクタと、エレベータ群の各エ
    レベータに関連し、各階につき少なくとも１個の位置を
    有する第一及び第二のスキャナとを有し、入力された指
    定をエレベータ群のケージに割り当てる装置が設置され
    ており、この装置は各エレベータ毎に１個の計算デバイ
    ス並びに１個の比較装置を有し、計算デバイスは第一の
    スキャナが指示する各階毎に少なくとも当該階のセレク
    タが指示する階との間の距離、この距離内で予期される
    中途停止並びにケージ内の荷重から乗客の待ち時間に対
    応する応答コストを算出し、また割り当てメモリ並びに
    応答コストを記憶するコストメモリが設置されており、
    第二のスキャナの各位置毎に全ケージの応答コストが比
    較装置によって互いに比較され、最小の応答コストを有
    するケージに当該指定が、割り当てメモリに割り当て指
    示を書き込むことによって割り当てられ、 割り当てメモリ及び階指定メモリのメモリセルと接続さ
    れた自動保持回路が設置されており、指定の最初の割り
    当ての際に割り当て指示は割り当てられた指定が処理さ
    れるまで記憶されたままである ことを特徴とするエレベータ用群制御装置。
  2. 【請求項２】−自動保持回路が各々２個の入力を有する
    第一、第二、第三及び第四のAND素子と、２個の入力を
    有する第一のOR素子と、３個の入力を有する第二のOR素
    子と、２個のNOT素子とから成り、 −割り当てメモリ及び階指定メモリのメモリセルのデー
    タ出力は前記NOT素子を介して第一のAND素子の入力に接
    続されており、第一のAND素子の出力は第一のOR素子の
    一方の入力を介して割り当てメモリのメモリセルのデー
    タ入力に、また第二のOR素子の１個の入力を介して階指
    定メモリのメモリセルのデータ入力に接続されており、 −第一のAND素子の出力は第二のAND素子の一方の入力に
    も接続されており、第二のAND素子の出力は第二のOR素
    子の別の入力を介して階指定メモリのメモリセルのデー
    タ入力に接続されており、 −階指定メモリのメモリセルのデータ出力は一方のNOT
    素子を介して第四のAND素子の一方の入力に接続されて
    おり、第四のAND素子の出力は第一のOR素子の他方の入
    力に接続されており、 −第四のAND素子並びに第二のAND素子の他方の入力には
    割り当て指示が付与され得、 −自動保持回路は第二のスキャナの各位置毎に能動化さ
    れ、その際第四のAND素子の前記他方の入力に割り当て
    指示が到達すると、階指定メモリに記憶された指定のケ
    ージへの割り当てが有効となり、 −その場合その他のエレベータの階指定メモリ内の当該
    階を指す指定は、関連する自動保持回路の第二のAND素
    子の前記他方の入力に割り当て指示が到達しないと消去
    され、 −第一のAND素子の出力は第三のAND素子の一方の入力に
    も接続されており、第三のAND素子の他方の入力はセレ
    クタと接続され、またその出力は当該エレベータの駆動
    制御装置に接続されており、その際割り当てられた指定
    と、セレクタによって発生された当該階のアドレスとが
    存在すると第三のAND素子の出力に当該階までの運行命
    令が出現する ことを特徴とする請求項１に記載の装置。
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