JPS62264179A - エレベ−タ用群制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、エレベータ用の群制御システムであって、階
に配置された呼出し登録装ざと、エレベータ群のケージ
に設置された荷重測定￥Ａ＠と、エレベータ群の各エレ
ベータにｒｌＪ　３！！　Ｌ、その都；哀可能な停止階
を指示するセレクタと、各階につき少なくとも１個の位
置を有する走査装置と、階がら入力された呼出しをエレ
ベータ群のケージに割当てるｔ、ＩＩ御￥Ａ１１とを含
む群制御システムに係わる。

ヨーロッパ特許第ト００３２２１３号から公知である上
記のような群制御ステムでは、ケージの階呼出しへの配
分が時間的に最適化され得る。このシステムではマイク
ロプロセッサの形態の計算装置によって、走査装置の第
一の走査器の、各階に関し階呼出しが存在するかどうか
走査する１走査サイクルの間に、当該階とセレクタによ
って示されるケージ位置との間の距離と、この距離内に
予想される途中階停止と、瞬間的なケージ荷重とから得
られる、階で待っている乗客の時間損失並びにケージ内
の乗客の時間損失に比例する計算結果がもたらされる。

その際計算の時点に存在するケージ荷重は、それまでの
乗降者数から推定される、これからの途中階停止におけ
る見込み乗降者数を勘案して修正される。呼出し応答コ
ストとも呼称される、上記損失時間に比例する計算結果
はコストメモリに記憶される。走査装置の第二の走査器
によるコスト比較サイクルの間に全エレベータの呼出し
応答コストがコスト比較装置により互いに比較される。

その際１サイクル毎に最も小さい呼出し応答コストを有
するエレベータの割当てメモリに、該エレベータのケー
ジが時間的に最も好ましく充当される階を指示する割当
て指令が記憶される。

呼出し応答コストの計算に必要な途中階停止に関する情
報は、入力されたケージ呼出し及び階呼Ｖ 出しから得られる。通常、・亭工ニ≠呼出しは各階にム
ラ 配置された押しボタンによって入力され、７呼出しはケ
ージ内に配置された押しボタンによって入力されるので
は、１乗客は目的階に到達するためには２度ボタンを押
さなければならず、その際ケージ内が混雑しているヒポ
タンパネルに近付くことがしばしば困難である。このよ
うな事情の下では制御装置に所望の目的階を知らせるこ
とが比較的遅れ、その結果上記目的階は割当て最適化の
際に考虐されない恐れがある。

所望の目的階が既に乗込み階において入力され得る群ｉ
！４御システムが、米国特許第３，３７４，８６４号に
よって公知である。上記入力のために各階には、個々の
階に関する複数個の呼出しボタンが配置されており、一
方ケージ内に目的階指定用の、押しボタンは−・切設置
されていない。この制御、システムは、次のように機能
する。即ち成る目的階に向かうべく定められたケージは
、乗込み階に到着したら光学インジケータによってその
目′的階を知らせ、それによって他の目的階へ行きたい
乗客が誤って乗込まないようにする。集中制御には不適
当なこの群制御システムの場合、上記のような目的階祷
゛　　　　　　呼出しの入力はケージを呼出しに時間的
に最も好ましく配分することには用いられない。該入力
は何よりもまず、方向的に誤って入力された呼出しによ
って惹起される不要な運行及び停止を回避して、乗客が
その意に反して誤った方向へ運ばれるのを防止するため
に企図されている。この群制御システムの、個々の階に
Ｆ５Ｑｙる複数個の呼出しボタンを各階に配置する構成
は、階数の多い建築物に設置される比較的大規模な設備
ではコストを甚だしく上昇させ、販売上問題が生じる。

本発明は、冒頭に述べたような群ｔ、１ｌｔｌＯシステ
ムであって、ケージの呼出しへの配分の時開的最適化が
最・初に挙げた先行技術に比較して改善されており、か
つ二ｍ目に挙げた先行技術の欠点を免れているシステム
の創出を目的とする。

この目的は、特許請求の範囲第１項に特徴付けられた本
発明によって達成される。本発明において、呼出し登録
装置は１０キーの形態の呼出しボタンとＮＷｌに対応す
る個数の呼出しメモリと啼有し、その際上記呼出しボタ
ンによって、二番目に挙げた先行技術から公知であるよ
うに所望の目的階の呼出しが入力され得る。呼出しメモ
リは階呼出しメモリ及びケージ呼出しメモリと接続され
ており、少なくとも１個の呼出しが呼出し登録装置によ
って階呼出し登録装置に登録されると、当該登録装置に
よって特定される階に関する呼出しが記憶される。ケー
ジ呼出しメモリは既に割当て済みのケージ呼出しを記憶
した第一・のメモリと各階に関連する複数個のメモリと
から成り、前記ｗＡ関連メモリには当該階から所望の目
的階を示すべく入力され、かつ未だケージに割当てられ
ていない評呼出しが記憶されており、これらのプ呼出し
は呼出し及び割当てメモリは第一・の一致回路によって
、階呼出し割当ての際当該階に関連する階関連メモリに
記憶された呼出しが第一のメモリへ転送されるようにし
て互いに結合されている 本発明によって得られる長所は、完全な乗客１−タを比
較的早期に制御の用に充てることができ、その結果ケー
ジの呼出しへの配分がより良く最適化され、その際待ち
時間が短縮され、運搬効率がを人力する際にしばしば起
こった妨害が回避されるということも本発明の長所であ
る。ケージ内にボタンパネルが設置されないため、吊下
ケーブル内にはより僅かな導線しか必要とされない。１
０個キーを用いるのも有利な点で、なぜならそれによっ
て特に多ＰＪｌ！築物に適用される設備においてスペー
スと、場合によっては導線が節約され得、また各階に配
置されるボタンパネルの規格化が可能となるからである
。

本発明を、添付図面に示した具体例に基づき以下に詳述
する。

１」Ｌｌ 第１図において、例えば３Ｍのエレベータａ。

ｂ及びＣから成るエレベータ群の１Ｍのエレベータａの
エレベータシャフトを符号１で示す。巻上機関２が巻網
３を介して、エレベータシャフト１内を案内されるケー
ジ４を駆動し、その際ｎ＋１個の階Ｅ０〜Ｅｎにおいて
乗客のケージ４への乗り降りが可能であり、第１図には
これらの階ＥＱ〜Ｅｎのうち最も上に位置する階Ｅ。−
４〜Ｅｏのみを示す。巻上機関２はヨーロッパ特許第８
−００２６４０６号から公知である駆動制御装置によっ
て制御され、その際目標値の発生、調整機能並びに停止
の開始はマイクロコンピュータシステム５によって実現
され、駆動１ｔ１１１御装置の、符号６で示した測定及
び調節素子が第一のインタフェースＩＦ１を介してマイ
クロ−」ンピュータシスデム５と接続されている。ケー
ジ４は荷重測定装置７と、ケージタフエース１Ｆ１を介
してマイクロコンピュータシステム５に接続されている
。各階には、第２図及び第３図に基づいて後段に詳述す
る呼出し登録装置９が設置されており、この装置′９に
よって所望の目的階までの運行のための呼出しが入力さ
れ得る。呼出し登録装＠９は、直列入出力バスＣＲＬＩ
のアドレスバスＡＢ及びデータ入力ラインＣＲｔＪＩＮ
を介してマイクロコンピュータシステム５と、及びヨー
ロッパ特許第Ｂ−００６２１４１号から公知である、比
較￥５．置１０及びＤＭＡ構成要素ＤＭＡから成る入力
装置と接続されている。呼出し登録装置９は更にライン
１１を介して、エレベータｂ及びＣのマイクロコンピュ
ータシステム及び入力装置と接続されている。

マイクロコンピュータシステム５は階呼出しメモリＲＡ
ＭＩと、第４図に基づき後段に詳述するケージ呼出しメ
モリＲＡＭ２と、ケージ４の瞬間的なケージ荷重Ｐ。並
びに運転状＠ｌを記憶するメモリＲＡＭ３と、上昇方向
及び下降方向用の各１個のコストメモリＲＡＭ４と上昇
方向及び下降運行方向用の各１個の割当てメモリＲＡＭ
５と、プログラムメモリＥＰＲＯＭと、マイクロプロセ
ッサＣＰＵとから成る。マイクロプロセッサＣＰＵはア
ドレスバスＡＢ、データバスＤＢ及び制御バスＳＴＢを
介してメモリＲＡＭ１〜ＲＡＭ５及びＥＰＲＯＭと接続
されている。記号Ｒ１及びＲ２によって、走査装置の第
一及び第二の走査器を示す。走査器Ｒ１，Ｒ２はレジス
タであり、これらのレジスタによって階の番号並びに運
行方向に対応するアドレスが構成される。記号Ｒ３で示
した、やはりレジスタの形態であるセレクタは、ケージ
の運行中核ケージがなお停止し得る階のアドレスを指示
する。先に述ぺた駆動制ｍ＋装置から知られるように、
セレクタアドレスには目的距離が関連し、前記目的距離
は目Ｆｉ値発生器において発生された目的距離と比較さ
れる。比較された距離同士が等しく、かつ停止命令が存
在すると、減速段が導入される。停止命令が存在しなけ
れば、セレクタＲ３は次の階へ切苔えられる。

個々のエレベータａ、ｂ、ｃのマイクロ：」ンピュータ
システム５は、ヨーｏ−７パｆｒ　Ｗ−第８−００５０
３０４号から公知であるコスト比較装置１２並びに第二
のインタフェースＩＦ２を介して、またヨーロッパ特許
第８−００５０３０５号から公知であるパーティライン
転送システム１３並びに第三のインタフェースＩＦ３を
介して互いに接続され、それによって本発明による群制
御システムを構成している。

第２図によれば、例えば１桁及び２桁の呼出し用に構想
された呼出し登録装置９は、所望の目的階の指定のため
の呼出し入力用の１〜９及び０の数字に相当する１０個
のキーを含むキーボード２ｏを有する。十一番目の「−
」を印されたキーは、例えば地下の一階を指定する場合
に予選択キーとして使用され得、その際−・階は数字Ｏ
によって表わされる。十三番目の「Ｃ」を印されたキー
は、例えば呼出しの符号化入力のための予選択キーとい
った用途のために設置され得る。数字１〜９及び０のキ
ーは第一のＡＮＤ素子２１．１〜２１．９．２１．０の
第一の入力に接続されており、ＡＮＤ素子２１．１〜２
１．９．２１．０の出力は最初に入力された数字を記憶
するキーメモリ２３，１〜２３．９．２３．００ÅカＳ
に接続されてい、る。数字１〜９及びＯのキーは更に第
二のＡＮＤ素子２２．１〜２２．９．２２．０（７）第
一ノ入力ニモ接続されており、ＡＮＤ素子２２．１〜２
２．９．２２．０の出力は二番目に入力された数字を記
憶するキーメモリ２４，１〜２４．９．２４．０の入力
Ｓに接続されている。

キーメモリとしては、例えばＲＳフリップフ０ツブが使
用され得る。総てのキーメモリの出力Ｑは組合わせ論理
回路２５の入力に接続されており、論理回路２５の出力
は第三のＡＮＤ素子２Ｂ、０．２６．１゜・・・・・・
、　２６．ｎの第一・の′入力に接続されており、上記
ＡＮＤ素子２６．０．２Ｇ、１．・・・・・・、２６．
ηは出ｊＪ１１１ＩＩでは、例えばＲＳフリップフロッ
プの形態の、各階に関連する呼出しメモリ２７．０．２
７．１．・・・・・・、　２７．ｎの入ｈＳに接続され
ている。

組合わせ論理回路２５は、１桁の呼出しが入力されると
階ＥＯ，Ｅｌ、・・・・・・、Ｅ９にＩｙＡ連する呼出
しメモリ２７．０．２７．１．・・・・・・、　２７．
９の１つがセットされ、２桁の呼出しが入力されると階
Ｅ、１０．・・・・・・。

Ｅｎに関連する呼出しメモリ２７．１０．・・・・・−
、２７，ｎの１つがセットされるようにシ】作する。例
冬ば階Ｅ１及びＥ１３を指定する呼出しが入力される場
合は、組合わせ論理回路２５は方程式 １式％ を満足しなければならず、上記式中入力変数１′。

２’　、３’　、・・・・・・は最初に入力された数字
を、１　ｎ　、　２ｎ　、　３／１．・・・・・・は二
番目に入力された数字を意味し、また出力変数１．１３
は選択された目的１１１Ｅ１、Ｅ１３を表わす。

呼出しメモリ２７．０．２７．１．・・・・・・、２γ
、ｎの出力Ｑは、マルチプレクサ２８及びＯＲ素子２９
の入力に接続されており、ＯＲ素子２９の出力は、マル
チプレクサ２８の第一の入力に接続されている。マルチ
プレクサ２８はアドレスバスＡＳとも接続されており、
かつ出力側ではデータ入力ラインＣＲ，／ＵＩＮに接続
されている。呼出しメモリ２７．０．２７．１．・・・
・・・。

２７□ｎの出力Ｑはライン１１（第１図）を介して、エ
レベータｂ及びＣのマルチプレクサ２８及びＯＲｉ子２
９に接続されている。

符号３０で示した、呼出し入力のための時間限定回路は
モノフロップ３１と、第一及び第二の遅延素子３２．３
３と、第一・、第二及び第三のＮ　ＯＴ素子３４゜３５
、３６と、各々２１［ｉ！］の入ツノを有する第一及び
第二のＡＮＤｌｊ子３７．３８とから成る。数字１〜９
及びＯのキーは、ＯＲ素子３９、遅延素子４０、及び２
１１１の入力を有するＡＮＤ素子４１を介してモノフロ
ップ３１の入力ｅに接続されている。モノフロップ３１
の出力ａは、第一・の遅延素子３２の入力並びにＡＮＤ
素子２２．１〜２２．９．２２．０の第二の入力に接続
されて廖存子またＮＯＴ素子４２を介して第一のＡＮＤ
素子２１．１〜２１．９．２１．０の第二の入力に接続
されている。第一の遅延素子３２の出力は第二の遅延素
子３３の入力に接続されており、遅延素子３３の出力は
第一のＮＯＴ素子３４を介してＡＮＤ素子４１の第二の
入力に接続されている。遅延素子としては例えば直列に
接続された論理構成要素が用いられ得、その際遅延時間
は信号の接続時間に由来する。モノフロップ３１の出力
ａは第二のＮＯＴ素子３５を介して第一・のＡＮＤ素子
３７の一方の入力に接続されており、上記ＡＮＤ素子３
７の他方の入力は第一の遅延素子３２の出力と接続され
、また該素子３７の出力は呼出しメモリ２７．０．２７
．１．・・・・・・、　２７．ｎの・前段に接続された
第三のＡＮＤ素子２Ｇ、０．２Ｇ、１．・・・・・・。

２６．０の第二の入力に接続されている。第一の遅延素
子３２の出力は第三のＮＯＯＲ素子２９介して第二のＡ
ＮＤ素子３８の一方の入力に接続されており、上記ＡＮ
Ｄ素子３８の他方の入力は第二の遅延素子３３の出力と
接続さ昨、また該素子３８の出力はキーメモリのリセッ
ト端子Ｒに接続されている。

上述の呼出し登録装置９は次のように動作する。

例えば階Ｅ１３を指定する呼出しが入力される場合、ま
ず数字１のキーが操作されるが、その際短いパルスが発
生され、ＮＯＴ素子４２を介して第一のＡＮＤ素子２１
．１〜２１．９．２１．０がＷｔ放それて、その結果キ
ーメモリ２３．１のみがセットされる（第３図の時点Ｉ
）。遅延素子４０によって規定された遅延の後にモノ７
０ツブ３１がオン状態とされ、その結果ＮＯＴ素了・４
２の出力が低下して、最初に入力された数字を記憶する
キーメモリ２３，１〜２３．９゜２３、Ｏに関連する第
一・のＡＮＤ素子２１１〜．２１．９゜２１．０はロッ
クされる（第３図の時点■）。同時に、二番目に入力さ
れた数字を記憶するキーメモリ２４８１〜２４．９．２
４．０に関連する第二のＡＮＤ素子２２．１〜２２．９
．２２．０が解放される。ここで、モノ７０ツブ３１が
オン状態にある時間が例えば１秒であり、数字３のキー
はこの時間内に操作されるものとする。それによってキ
ーメモリ２４．３がセットされ、その結果組合わせ論理
回路２５は入力変数１′及ｉｔ、Ｆ３″、！：、ＭＥ１
３に：Ｉ［’ｆル呼出Ｌし−ＥＩＪ２７．１３に関連す
る出力変数１３とを持つ。

モノフロップ３１及び第一・の遅延素子３２の出力信号
の立下がり区間によって第一のＡＮＤ素子３７の出力に
パルスが発生され、このパルスによって第三のＡＮＤ素
子２Ｇ、０．２６．１．　・−−−−−、２６，３ｎが
解放され、階［１３に関連する呼出しメモリ２７．１３
がセットされる（第３図の時点■）。ｌ１ｉ１様に、第
一及び第二の遅延素子３２及び３３の出力信号の立下が
り区間によって第二のＡＮＤ素子３８の出力にもパルス
が発生され、このパルスは全てのキーメモリをリセット
する（第３図の時点■）。第二の遅延素子３３の出力信
号の立下がり区間によって、モノフロップ３１が第一・
のＮＯＴ素子３４及び別のＡＮＤ素子４１を介してオフ
状態とされ、その結果数の呼出しの入力が可能となる（
第３図の時点Ｖ）。

が当該エレベータのマイクロコンピュータシステム５に
転送される。その際、少なくとも１個の呼出しが存在す
ると、マルチプレクサ２８の第一の入力がＯＲ素子２９
を介して能動化され、関連アドレ級 スが階呼出しのアドレスとして解オされる。マルチプレ
クサ２８のその他の入力に関連するアドレスはケージ呼
出しのアドレスとして解釈される。その際例えばアドレ
スの第一・の部分は目的階を示し、またアドレスの第二
の部分は当該マルチプレクサの選択コードとして機能し
て、目的償指定の入力された階を示す。

第１図の説明において言及したヨーロッパ特許第Ｂ−０
０６２１４１号から公知であるように、呼出しのマイク
ロコンピュータシステム５への転送は、マイクロプロセ
ッサＣＰＬＩが介抱信号ＣＩＥＮによって、割込み要求
ＣＩＮＴを受容する用意ができ“Ｃいることを知らせる
ことによって実現される。

解放信号によってＤＭＡ構成要素が能動化され、アドレ
スバスＡＢ及び直列入出力バスＣＲＩＪの制御を行なう
。今やＤＭＡ構成要素によって発生されるアドレスによ
って、呼出し登録装置９の呼出しメモリ２７．０．２７
．１．・・・・・・、　２７．ｎ並びに比較装置１０の
書込み・−読出しメモリＦｌａｏ　−ＲＡＭがアクセス
される。比較装置１０において、呼出しメモリ２７．０
．２７．１．−−−・−、２７，ｎの内容と上記書込み
一読出しメモリＦｌａａ　−ＲＡＭ（７）ＩＩＩ連スル
記憶場所の内容とが互いに比較される。上記両内容が等
しくない場合ＤＭＡ操作が終了され、割込み要求ａｔＮ
Ｔが発生される。マイクロプロセットＣＰＵは今や割込
みプログラムを実行し、その際該マイクロプロセッサＣ
ＰＵはデータ入力ラインＣＲＵ　ＩＮ上に存在するデー
タビットを読取って、それをモリＲＡＭ２に、及びデー
タバスＤＢのデータラインＤ、を介して書込み一読出し
メモリＦｌａｏ　−ＲＡＭに婁込む。

ケージ呼出しメモリＲＡＭ２は第４図によれば、階数に
対応する個数の記憶場所を有する第一のメモリＲＡＭ２
’を含み、このメモリＲＡＭ２’　には既に割当て済み
の呼出しが記憶されている。記号ＲＡＭ　　２．０．Ｒ
ＡＭ　　２．１．−　　・−、ＲＡＭ　　２．ｎで示し
た。階Ｅ　Ｏ，Ｅ　１　、　・＝−、Ｅｎ　ｋ：１１１
ｉ１するメモリＲＡＭ２のその他のメモリも、やはり階
故に対応する個数の記憶場所を有する。メモリＲＡＭ２
．０．　ＲＡＭ　２．１．　・・−・・、　ＲＡＭ　２
．ｎには前段に述べた手続によって、当該階で入力され
た呼出しのみが転送され、これらの呼出しはまだいずれ
のケージにも割当てられていない。第一・のメモリＲＡ
Ｍ２’　と、メモリＲＡＭ　２．０．　ＲＡＭ　２．１
．・・・・・・、ＲＡＭ２．口と、階呼出しメモリＲＡ
Ｍ１と、によって象徴される一致回路を介して互いに結
合されている。マイクロプロセッサＣＰＵによってプロ
グラムに基づき第二の走査器Ｒ２の各位置毎に構成され
る上記一致回路は、後述のようにして求められる割当て
指令と階呼出しとが同一階に関して一致するとメモリＲ
ＡＭ２の当該階に関連するメモリに記憶された呼出しが
第一のメモリＲＡ解放されるように機能する。第４図に
は一例として、上背方向用の割当てメモリＲＡＭ５のみ
を示す。

第５図に曙構ｆｌＡＭ４’　、ＲＡＭ４”及びＲＡ斗 〆を付して示したコスト部分メモリは、後段に詳述する
ように呼出し応答コスト持ち分Ｋ［。

ＫＡ及びに′Ｉを記憶する。コスト持ち分メモリＲＡＭ
４’　、ＲＡＭ４”　、ＲＡＭ４”と、コス］・メモリ
ＲＡＭ４と、階呼出しメモリＲＡＭ１と、ケージ呼出し
メモリＲＭＡ２とは、第一・の走査器Ｒ１の各位置毎に
互いに結合されている。後段に詳述する操作のために必
要なこの結合は、マイクロプロセッサＣＰＵによってプ
ログラムに基づき実現される。第５図には一例として、
上昇方向用のコストメモリＲＡＭ４並びにコスト持ち分
メモリＲＡＭ４’　、ＲＡＭ４”及びＲＡ　Ｍ　４　”
’のみを示す。

階呼出し並びに階から入力される所望階指定の呼出しの
割当ては、先行技術において評価されているヨーロッパ
特許第８−００３２２１３＠の場合と同様にして実施さ
れ、この割当てを第４図〜第６図に基づき次に詳述する
。

呼出しが入力されると、エレベータａ、ｂ、ｃの第一の
走査器Ｒ１は、以後コスト計算サイクルＫＢＺと呼称す
る走査サイクルを開始し、この走査はセレクタ位置から
当該ケージの運行方向へ実施される（第６図の時点Ｉ）
。コスト計算サイクルＫＢＺの間各走査器位置において
マイクロコンピュータシステムＸ５により、呼出し応答
コストＫが方程式 ％式％） Ｚ）］方程式１ によって計算され、その際 ｔｖは途中階停止の際の遅延時間、 Ｐ、は計算時点の瞬間荷重、 ＲＥはセレクタ位置と走査器位置との間の割当て済み階
呼出し個数、 Ｒｃはセレクタ位置と走査位置との間の階呼出し数、 ｈ、はエレベータ利用情況に従って求められる、階呼出
し１個当たりの見込み乗込み人数に２はエレベータ利用
情況に従って求められる、ケージ呼出し１個当たりの見
込み降り人数、ｍはセレクタ位置と走査器位置との間の
階間隔の個数、 ｔｌ、ｌは階聞隔１個当たりの平均運行時間、ＲＥＣ４
よセレクタ位置と走査器位置との間におけるケージ呼出
しと割当て済み階呼出しとの−・致の個数、 ２はケージの運転状態に従ａする追加分、ｔｖ　　（ｐ
、４　＋Ｉ＜；　　−Ｒ６１Ｅ；　・Ｒε°）は内部の
呼出し応答コストに■、 ｗｌ　［ｍ−ｔ　　＋ｔｖ　（Ｒ［＋Ｒｃ−Ｒ［。＋Ｚ
）］は外部の呼出し応答コストＫＡ である。

上記方程式によって求められる呼出し応答コストに、に
、ＫＡは、コストメモリＲＡＭ４乃至！ コスト持ち分メモリＲＡＭ４’　、ＲＡＭ４”に記憶さ
れている。もし計算の時点において当該走査器位置にケ
ージ呼出しＲｃが存在すると、内部の呼出し応答コスト
に１がゼロとされるので、記憶されるべき呼出し応答コ
ストには減少される。新しいアドレスが構成されること
によって、走査器Ｒ１は次の階へ切り替えられ、新たな
計算が行なねれる。

走査器Ｒ１が（第５図に示した）本具体例によるコスト
計算サイクルＫＢＺの間に階ＥＩＧにおいあ て未だ割当てられていない階呼出しを探り虞で、関連メ
モリＲＡＭ　２．１０に例えば階Ｅ１４を示す呼出しを
記憶させると、上記呼出しによって生じる付加的な内部
呼出し応答コストに′１が走査各位Ｂ　Ｅ　１Ｇでの計
算においで勘案され、その際計算は方程式 に＝Ｋ　Ｉ＋ＫＡ　＋に’　■　　　　　方程式２に’
　Ｉ”ｔＶ　　（Ｐ’　　＋ｇ１−Ｒ’　　　方程式３
％式％ によって行なわれ、ここで Ｐ′　は関係ｔ　　−Ｐ’、＝に■から導かれる、ＨＶ 割当てられた階呼出しへの応答がなされた場合の予想荷
重、Ｒ′Ｆは未だ割当てられていない呼出しに関する乗
込み階と目的階との間の割当て済み階呼び出し個数、Ｒ
′ｏは未だ割当てられていない呼出しに関する乗込み階
と目的階との間のケージ呼出し個数であり、会轟出叫方
程式３によって求められる付加的な内部呼出し応答コス
トに４／は、コスト持ち分メモリＲＡＭ４”に記憶され
る。

上述の例では、走査器Ｒ１による走査が上昇方向へと実
施され、走査器位置ＥＩＧに達した際に未だ割当てられ
ていない階呼出しに関して、関連メモリＲＡＭ　２．１
０に記憶される目的階呼出しが階Ｅ１４を示すことから
該呼出しは上昇方向に係わるということが確認されると
仮定されているので、呼出し応答コストには上昇方向の
コストメモリＲＡＭ４に記憶される。

例えば階ＥＩＯを示すケージ呼出しが既にエレベータａ
に割当てられて、やはり記憶されている場のように呼出
し応答コストＫが減少されることによって、階Ｅ１０の
階呼出しがエレベータａに割当てられる可能性が高まる
。その結果−・度の停止で乗降を同時に実現することに
より待ち時間を短縮するという初期の目的が首尾良く達
成され得る。

また、例えばＩＶｉＥ　１４からのケージ呼出しあるい
は階１４を示す階呼出しが既にエレベータａに割りの際
、国連メモリＲＡＭ　２．１０に記憶される階Ｅ１４を
示す呼出しによって生じる付加的な内部呼出し応答コス
トに／Ｉは勘案されない。

コスト計算サイクルＫＢＺの終了（第６図の時点■）後
、総てのエレベータａ、ｂ、ｃの第二の走査器Ｒ２が同
時に、以後コスト比較サイクルＫＶＺと呼称する走査サ
イクルを開始し、この走査は階ＥＯを出発点として実施
される（第６図の時点■）。コスト比較サイクルＫＶＺ
は、例えば１秒間当たり５−１０回間始される。各走査
器位置毎に、エレベータａ、ｂ、ｃのコストメモリＲＡ
Ｍ４に記憶された呼出し応答コストＫがコスト比較装置
１２に送られて互いに比較される。ここでその都度最小
の呼出し応答コストにを有するエレベータａ、ｂ、ｃの
割当てメモリＲＡＭ５に、論理状態「１」の信号の形態
の割当て指令が記憶され、この指令は当該エレベータａ
、ｂ、ｃが時間的に最も好ましく配分ｌされる階を示す
。例えば走査司令を書込むことによって新たな割当てが
実施され得る（第４図）。走査品位１ｔＥ９での新割当
てによって、エレベータａ及びｂでは各々新しいコスト
計算サイクルＫＢＺが開始され、その際該サイクルが優
先権を有するためコスト比較サイクルＫＶＺの方は中断
される。

（第４図に示した）本具体例によれば、ニレベール ータａの階呼出しメモリＲＡＭ１に階Ｅ９から呼出しが
記憶され、その結果一致回路のＡＮＤ素子５１の能動化
によって、ｍ運メモリー”（ＡＭ２．９に記憶された例
えば階Ｅ１１及びＥ１３を示す呼出し詣次がケージメモ
リＲＡ　ｒＶｌ　２の第一・のメモリＲＡＭ２′へ転送
され、それによってやはりエレベータａに割当てられる
。新しいコスト計弾ナイクルＫＢＺでは、これらが方程
式１中のケージ呼出しＲ乃至階呼出しＲＥとして考慮さ
れる。セレクりＲ３が切替えられ、セレクタ位置Ｅ９に
達し）だ際に、割当て指令が上昇方向用の割当てメモリ
ＲＡＭ５に記憶され、従ってＩｌｌ’ｉ　［１１及びＥ
１３を指定するＲＥ９からの呼出しは、本具体例では上
昇中とされるエレベータａによって応答されることが確
認される。セレクタＲ３がセレクタ位置Ｅ９に切替えら
れた慢、第１図の説明で言及した駆動制御から明らかな
ように減速段が導入され、エレベータａのケージ４は階
Ｅ９に停止する。減速段の間ｌ■９から、ケージ４の運
行方向に位置する別の目的階を指定する呼出しが更に入
力された場合、エレベータａのマイクロプロセッサＣＰ
Ｕは上記呼出しによる目的階指定が、関連メモリＲＡＭ
２，９に書込まれるやいなや該指定を第一メモリＲＡＭ
２’へと転送させ、従ってこの目的階指定は上述の割当
て手続を経ずにエレベータａに割当てられる。

第６図に示した本具体例のタイムチャートから知見され
るように、エレベータｂのコスト計算サイクルＫＢＺは
中断されないが、エレベータａのコスト計算サイクルＫ
ＢＺは時点■及びＶ間で駆動調節プロセスのために途切
れ得る。その後コスト比較が走査品位＠Ｅ１Ｇ以降続行
されるが、走査器位置Ｅ７（下降時）において、エレベ
ータＣで例えばセレクタ位置の変更などの事象が出来る
ことにより、このサイクルも中断（時点■）。エレベー
タＣにおいて上記事象により開始されたコスト計算サイ
クルＫＢＺが終了した（時点■）後、コスト比較サイク
ルＫＶＺは再開され、走査器位置Ｅ１において終了する
（下降時）。時点■及び■間にエレベータａのための次
のコスト計算１ナイクルＫＢＺが進行し、その後時点Ｘ
において次のコスト比較サイクルＫＶＺが開始される。

１個以上の目的階へ向かうべく規定されたケージが１つ
の階に到着すると、先に述べた先行技術からも知られて
いるように、この階で待っていた乗客に対しここには説
明しない適当な指示装置によって、到着ケージにより所
望の目的階に到達できるかどうかが知らされる。

【図面の簡単な説明】

第一１図は３塁のエレベータから成るエレベータ群用の
本発明による群制御システムの、１基のエレベータに関
する部分を概略的に示す説明図、第２図は第１図の群制
御システムの呼出し登録装間の回路図、第一３図は呼出
し登録の時間的推移の線図、第４図は第１図の群１１１
御システムの、１基のエレベータに関連するケージ呼出
しメモリ並びに呼出し割当て用の一致回路の構造の概略
的説明図、第５図は１Ｍのエレベータに関する、呼出し
割当ての基礎となる呼出し応答コスト計算の概略的説明
図、第６図は群１１１１１１の時間的推移のａ図である
。 １・・・・・・エレベータシャフト、２・・・・・・巻
上機関、３・・・・・・巻網、４・・・・・・ケージ、
５・・・・・・マイクロコンピュータシステム、６・・
・・・・測定及び調節素子、７・・・・・・荷重測定装
置、９・・・・・・呼出し登録装置、１０・・・・・・
比較＠１Ｍ、１１・・・・・・ライン、１２・・・・・
・コスト比較装置、１３・・・・・・パーティライン転
送システム、２０・・・・・・キーボード、２１．０．
２１．１〜２１．９．２２．０，２２．１〜２２．９．
２Ｇ、０，２６．１〜２Ｂ、ｎ、　３７．３８，４１．
５０．５ｌ−−−−−−ＡＮＤ素子、２３，０，２３．
１〜２３．９，２４．０，２４．１〜２４．９・・・・
・・キーメモリ、２５・・・・・・組合わぜ論理回路、
２７．０，２７．１〜２７．ｎ・・・・・・呼出しメモ
リ、２８・・・・・・マルチプレクサ、２９．３９・・
・・・・ＯＲ素子、３０・・・・・・時間限定回路、３
１・・・・・・モノクロツブ、３２，３３．４０・・・
・・・遅延素子、３４〜３６．４２・・・・・・ＮＯＴ
素子。 Ｔ〜糎八へダニ　甲　　　石　　　　主手続補正書 昭和６２年６月２日 畦庁、官黒□明雄、　　　　　Ａ １、事件の表示　　　昭和６２年特許願第８８５７８号
２、発明の名称　　　エレベータ用群υ制御システム３
、補正をする者 事件との関係　　特許出願人 名　称　　　　インベンテイオ・ ７クテイエンゲゼルシヤフト ４、代　理　人　　　東京都新宿区新宿１丁７　ｔＨ４
４山田ビル（郵便番号１６０）電話（０３）　　３５４
−８６２３８、補正の内容 （１）明１ｍ中、特許請求の範囲を別紙の通り補正する
。 ２、特許請求の範囲 （１）　　エレベータ用の群制御システムであって、階
に配置された呼出し登録装置と、エレベータ群のケージ
に設置された荷重測定装置と、エレベータ群の各エレベ
ータに関連し、その都度可能な停止階を指示するセレク
タと、各階につき少なくとも１個の位置を有する走査装
置と、階から入力された呼出しをエレベータ群のケージ
に割当てる制御装置とを含み、制御装置は各エレベータ
に関して計算装置と、階呼出しを記憶するメモリと、ケ
ージ呼出しを記憶するメモリとを有し、計算装置は走査
＠置の第一の走査器の各位置毎に、乗客の持ち時間に対
応する呼出し応答コストにを方程式％式％） ）］ に゛よりて計算し、その際 ｔｖは途中階停止の際の遅延時間、 ＰＨは計算時点の瞬間荷重、 ＲＥはセレクタ位置と走査器位置との間の割当て済み階
呼出し個数、 Ｒｏはセレクタ位置と走査器位置との間のケージ呼出し
個数、 ｋｌはエレベータ利用状況に従って求められる、階呼出
し１個当たりの見込み乗込み人数、ｋ２はエレベータ利
用状況に従って求められる、ケージ呼出し１個当たりの
見込み降り人数、ｍはセレクタ位置と走査器位置との間
の階間隔の個数、 ｔ　は階間隔１個当たりの平均運行時間、ＲＦＣはセレ
クタ位置と走査器位置との間におけるケージ呼出しと割
当て、済み階呼出しとの一致の個数、　　−２はケージ
の運転状態に従属する追加分、′ｔ、（ＰＨ＋に１−ａ
　ＲＥ　＝ｋ　−ＲＣ）は内部の呼出し応答コストＫ　
　、ｋ　　［ｍ−ｔｌ＋ｔ。 」　　１ （Ｒ＋　ＲＣ−ＲＥＣ＋　Ｚ　）］は外部の呼出し応答
コストに、であり、更に呼出し応答コストを記憶するコ
ストメモリと、それぞれが内部乃至外部の呼出し応答コ
ストを記憶するコスト持ち分メモリと、最小の呼出し応
答コストを有するケージを走査装置の第二の走査器の各
位置毎に求めるコスト比較装置と、及び割当てメモリと
が設置されており、そのｗＡ最小の呼出し応答コストを
有するケージの割当てメモリに当該走査器位置の階呼出
しに関する割当て指令が書込まれ得るものであり、−前
記呼出し登録装置は１０個キーの形態の呼出しボタンと
階数に応答する個数の呼出しメモリとを有し、前記呼出
しボタンによって所望の目的階Ｌｉユ呼出しがそれ自体
公知の方法で入力され得、−前記呼出しメモリは前記階
呼出しメモリ及び前記ケージ呼出しメモリと接続されて
おり、呼出、　　によって　　食れた　出しが少なくと
も１　　　すると　　　　し　モ１に −１基のエレベータのケージ呼出しメモリは既に割当て
済みのケージ呼出しを記憶した第一のメモリと各階に関
連する複数個のメモリとから成り、前記階関連メモリに
は当該階から所望の目的階を示すべく入力され、かつ未
だケージに割当てられていない呼出しが記憶されており
、これらの呼出しは当該階関連の走査器位置の呼出し応
答コスト計算の際に考慮に入れられ、 一前記第一のメモリ、ｌ国連メモリ、階呼出しメモリ及
び割当てメモリは一致回路によって、階呼出し割当ての
際当該階に関連する階関連メモリに記憶された呼出しが
第一のメモリへ転送されるようにして互いに結合されて
いることを特徴とする群制御システム。 （２）　　未だ割当てられていない階呼出しが存在する
場合、当該走査器位置の呼出し応答コストＫが方程式 ％式％ に・よって針環され、その際 Ｐ′は関係ｔ　　−Ｐ’、−ＫＩから導かれる、割当Ｍ
　　　　　　　Ｖ てられた階呼出しへの応答が到達した場合の予想荷重、 Ｋ′１は階関連メモリに記憶された呼出しに由来する付
加的な内部呼出し応答コスト、 Ｒ［は未だ割当てられていない呼出しに関する乗込み階
と目的階との間の割当て済み階呼出し個数、Ｒ２Ｏは未
だ割当てられていない呼出しに関する乗込み階と目的階
との間のケージ呼出し個数であることを特徴とする特許
請求の範囲第１項に記載のシステム。 （３）　　付加的な内部呼出し応答コストを記憶する別
のコスト持ち分メモリが更に設置されており、別のコス
ト持ち分メモリと、内部及び外部呼出し応答コストを記
憶するコスト持ち分メモリと、コストメモリと、階呼出
しメモリと、ケージ呼出しメモリとが、同一の走査器位
置に関して割当て済みの階呼出しあるいはケージ呼出し
と未だ割当てられていないケージ呼出しとが存在する場
合、コストメモリに記憶されるべき呼出し応答コストが
付加的な内部呼出し応答コスト分だけ増大されないよう
にして互いに接続されていることを特徴とする特許請求
の範囲第２項に記載のシステム。 （４）　−１０個キーの数字１〜９及び０のキーが最初
に入力された数字を記憶するキーメモリ並びに二番目に
入力された数字を記憶するキーメモリに接続されており
、 −総てのキーメモリの出力は組合わせ論理回路の入力に
接続されており、前記論理回路の出力はＡＮＤ素子を介
して呼出しメモリの入力に接続されており、 −また時間限定回路が更に設置されており、この回路は
入力側では数字１〜９及び０のキーと接続され、出力側
では総てのキーメモリのリセット端子に、また同様に前
記ＡＮＤ素子を介して呼出しメモリの入力に接続されて
おり、 −その際１個の数字が入力されることによって時間限定
回路は第二の数字の入力用である所定時間の間能動化さ
れ、舶配所定時間の経過後第一の数字に関連する、ある
いは場合によっては第一及び第二の数字に関連する呼出
しメモリがセットされ、かつ総てのキーメモリがリセッ
トされることを特徴とする特許請求の範囲第１項に記載
のシステム。 （５）　　第二の数字の入力用である所定時間が１秒で
あることを特徴とする特許請求の範囲第４項に記載のシ
ステム。 （６）一時Ｉ！ｌ限定回路がモノフロップと、第一及び
第二の遅延素子と、第一、第二及び第三のＮＯＴ素子と
、各々２Ｉｉの入力を有する第一及び第二のＡＮＤ素子
とから成り、 一モノ７０ツブの入力は２個の入力を有する前記とは別
のＡＮＤ素子、前記とは別の遅延素子並びにＯＲ素子を
介して数字１〜９及びＯのキーと接続されており、 −モノフロップの出力は第一の遅延素子の入力に、及び
第二のＮＯＶ素子を介して第一のＡＮＤ素子の一方の入
力に接続されており、その際第一のＡＮＤ素子の他方の
入力は第一の遅延素子の出力と接続され、また該ＡＮＤ
素子の出力は呼出しメモリの前段に接続されたＡＮＤ素
子の入力に接続されており、 −第一の遅延素子の出力は第二の遅延素子の・入力に、
及び第三のＮＯＴ素子を介して第二のＡＮＤ素子の一方
の入力に接続されており、その際第二のＡＮＤ素子の他
方の入力は第二の遅延素子の出力と接続され、また該Ａ
ＮＤ素子の出力は総てのキーメモリのリセット端子と接
続されており、 一第二の遅延素子の出力は第一のＮＯＴ素子を介して前
記別のＡＮＤ素子の一方の入力に接続されていることを
特徴とする特許請求の範囲第４項に記載のシステム。 （１）　　呼出しメモリの出力がマルチプレクサのデー
タ入力並びにＯＲゲートの入力に接続されており、前記
ＯＲゲートの出力は前記マルチプレクサの第一のデータ
入力にｆｆ１−続されており、前記マルチプレクサのア
ドレス入力は制御装置のアドレスバスと接続されており
、その際第一・のデータ入力に関連するアドレスは制ｍ
＋ｉｉａによって階呼出しのアドレスであると解釈され
、またその他のデータ入力に関連するアドレスはケージ
呼出しのアドレスであると解釈されることを特徴とする
特許請求の範囲第１項に記載のシステム。

Claims (7)

【特許請求の範囲】
1. （１）エレベータ用の群制御システムであつて、階に配
   置された呼出し登録装置と、エレベータ群のケージに設
   置された荷重測定装置と、エレベータ群の各エレベータ
   に関連し、その都度可能な停止階を指示するセレクタと
   、各階につき少なくとも１個の位置を有する走査装置と
   、階から入力された呼出しをエレベータ群のケージに割
   当てる制御装置とを含み、制御装置は各エレベータに関
   して計算装置と、階呼出しを記憶するメモリと、ケージ
   呼出しを記憶するメモリとを有し、計算装置は走査装置
   の第一の走査器の各位置毎に、乗客の待ち時間に対応す
   る呼出し応答コストにを方程式Ｋ＝ｔ＿ｖ（Ｐ＿Ｍ＋ｋ
   ＿１・Ｒ＿Ｅ−ｋ＿２・Ｒ＿Ｃ）＋Ｋ＿１［ｍ・ｔ＿ｍ
   ＋ｔ＿ｖ（Ｒ＿Ｅ＋Ｒ＿Ｃ−Ｒ＿Ｅ＿Ｃ＋Ｚ）］によつ
   て計算し、その際 ｔ＿ｖは途中階停止の際の遅延時間、 Ｐ＿Ｍは計算時点の瞬間荷重、 Ｒ＿Ｅはセレクタ位置と走査器位置との間の割当て済み
   階呼出し個数、 Ｒ＿Ｃはセレクタ位置と走査器位置との間のケージ呼出
   し個数、 ｋ＿１はエレベータ利用状況に従つて求められる、階呼
   出し１個当たりの見込み乗込み人数、 ｋ＿２はエレベータ利用状況に従つて求められる、ケー
   ジ呼出し１個当たりの見込み降り人数、ｍはセレクタ位
   置と走査器位置との間の階間隔のｔ＿ｍは階間隔１個当
   たりの平均運行時間、Ｒ＿Ｅ＿Ｃはセレクタ位置と走査
   器位置との間におけるケージ呼出しと割当て済み階呼出
   しとの一致の個数、Ｚはケージの運転状態に従属する追
   加分、 ｔ＿ｖ（Ｐ＿Ｍ＋ｋ＿１・Ｒ＿Ｅ−ｋ＿２・Ｒ＿Ｃ）は
   内部の呼出し応答コストＫ＿１、ｋ＿１［ｍ・ｔ＿ｍ＋
   ｔ＿ｖ（Ｒ＿Ｅ＋Ｒ＿Ｃ＋Ｒ＿Ｅ＿Ｃ＋Ｚ）］は外部の
   呼出し応答コストＫ＿Ａであり、更に呼出し応答コスト
   を記憶するコストメモリと、それぞれが内部乃至外部の
   呼出し応答コストを記憶するコスト持ち分メモリと、最
   小の呼出し応答コストを有するケージを走査装置の第二
   の走査器の各位置毎に求めるコスト比較装置と、及び割
   当てメモリとが設置されており、その際最小の呼出し応
   答コストを有するケージの割当てメモリに当該走査器位
   置の階呼出しに関する割当て指令が書込まれ得るもので
   あり、 −前記呼出し登録装置は１０個キーの形態の呼出しボタ
   ンと階数に応答する個数の呼出しメモリとを有し、前記
   呼出しボタンによって所望の目的階の呼出しがそれ自体
   公知の方法で入力され得、−前記呼出しメモリは前記階
   呼出しメモリ及び前記ケージ呼出しメモリと接続されて
   おり、少なくとも１個の呼出しが呼出し登録装置によっ
   て階呼出し登録装置に登録されていると、当該呼出し登
   録装置によって特定された階に関する呼出しが記憶され
   る。 −１基のエレベータのケージ呼出しメモリは既に割当て
   済みのケージ呼出しを記憶した第一のメモリと各階に関
   連する複数個のメモリとから成り、前記階関連メモリに
   は当該階から所望の目的階を示すべく入力され、かつ未
   だケージに割当てられていない呼出しが記憶されており
   、これらの呼出しは当該関連の走査器位置の呼出し応答
   コスト計算の際に考慮に入れられ、 −前記第一のメモリ、階関連メモリ、階呼出しメモリ及
   び割当てメモリは一致回路によって、階呼出し割当ての
   際当該階に関連する階関連メモリに記憶された呼出しが
   第一のメモリへ転送されるようにして互いに結合されて
   いることを特徴とする群制御システム。
2. （２）未だ割当てられていない階呼出しが存在する場合
   、当該走査器位置の呼出し応答コストＫが方程式 Ｋ＝Ｋ＿Ｉ＋Ｋ＿Ａ＋Ｋ′＿Ｉ Ｋ′＿Ｉ＝ｔ＿ｖ（Ｐ′＿Ｍ＋ｋ＿１・Ｒ′＿Ｅ−ｋ＿
   ２・Ｒ′＿Ｃ）によって計算され、その際 Ｐ′＿Ｍは関係ｔ＿ｖ・Ｐ′＿Ｍ＝Ｋ＿Ｉから導かれる
   、割当てられた階呼出しへの応答が到達した場合の予想
   荷重、 Ｋ′＿Ｉは階関連メモリに記憶された呼出しに由来する
   付加的な内部呼出し応答コスト、 Ｒ′＿Ｅは未だ割当てられていない呼出しに関する乗込
   み階と目的階との間の割当て済み階呼出し個数、Ｒ′＿
   Ｃは未だ割当てられていない呼出しに関する乗込み階と
   目的階との間のケージ呼出し個数 であることを特徴とする、特許請求の範囲第１項に記載
   のシステム。
3. （３）付加的な内部呼出し応答コストを記憶する別のコ
   スト持ち分メモリが更に設置されており、別のコスト持
   ち分メモリと、内部及び外部 呼出し応答コストを記憶するコスト持ち分メモリと、コ
   ストメモリと、階呼出しメモリと、ケージ呼出しメモリ
   とが、同一の走査器位置に関して割当て済みの階呼出し
   あるいはケージ呼出しと未だ割当てられていないケージ
   呼出しとが存在する場合、コストメモリに記憶されるべ
   き呼出し応答コストが付加的な内部呼出し応答コスト分
   だけ増大されないようにして互いに接続されていること
   を特徴とする、特許請求の範囲第２項に記載のシステム
   。
4. （４）−１０個キーの数字１〜９及び０のキーが最初に
   入力された数字を記憶するキーメモリ並びに二番目に入
   力された数字を記憶するキーメモリに接続されており、 −総てのキーメモリの出力は組合わせ論理回路の入力に
   接続されており、前記論理回路の出力はＡＮＤ素子を介
   して呼出しメモリの入力に接続されており、 −また時間限定回路が更に設置されており、この回路は
   入力側では数字１〜９及び０のキーと接続され、出力側
   では総てのキーメモリのリセット端子に、また同様に前
   記ＡＮＤ素子を介して呼出しメモリの入力に接続されて
   おり、 −その際１個の数字が入力されることによって時間限定
   回路は第二の数字の入力用である所定時間の間能動化さ
   れ、前記所定時間の経過後第一の数字に関連する、ある
   いは場合によつては第一及び第二の数字に関連する呼出
   しメモリがセットされ、かつ総てのキーメモリがリセッ
   トされることを特徴とする、特許請求の範囲第１項に記
   載のシステム。
5. （５）第二の数字の入力用である所定時間が１秒である
   ことを特徴とする特許請求の範囲第４項に記載のシステ
   ム。
6. （６）一時間限定回路がモノフロップと、第一及び第二
   の遅延素子と、第一、第二及び第三のＮＯＴ素子と、各
   々２個の入力を有する第一及び第二のＡＮＤ素子とから
   成り、 −モノフロップの入力は２個の入力を有する前記とは別
   のＡＮＤ素子、前記とは別の遅延素子並びにＯＲ素子を
   介して数字１〜９及び０のキーと接続されており、 −モノフロップの出力は第一の遅延素子の入力に、及び
   第二のＮＯＴ素子を介して第一のＡＮＤ素子の一方の入
   力に接続されており、その際第一のＡＮＤ素子の他方の
   入力は第一の遅延素子の出力と接続され、また該ＡＮＤ
   素子の出力は呼出しメモリの前段に接続されたＡＮＤ素
   子の入力に接続されており、 −第一の遅延素子の出力は第二の遅延素子の入力に、及
   び第三のＮＯＴ素子を介して第二のＡＮＤ素子の一方の
   入力に接続されており、その際第二のＡＮＤ素子の他方
   の入力は第二の遅延素子の出力と接続され、また該ＡＮ
   Ｄ素子の出力は総てのキーメモリのリセット端子と接続
   されており、 −第一の遅延素子の出力は第一のＮＯＴ素子を介して前
   記別のＡＮＤ素子の一方の入力に接続されていることを
   特徴とする、特許請求の範囲第４項に記載のシステム。
7. （７）呼出しメモリの出力がマルチプレクサのデータ入
   力並びにＯＲゲートの入力に接続されており、前記ＯＲ
   ゲートの出力は前記マルチプレクサの第一のデータ入力
   に接続されており、前記マルチプレクサのアドレス入力
   は制御装置のアドレスバスと接続されており、その際第
   一のデータ入力に関連するアドレスは制御装置によって
   階呼出しのアドレスであると解釈され、またその他のデ
   ータ入力に関連するアドレスはケージ呼出しのアドレス
   であると解釈されることを特徴とする特許請求の範囲第
   １項に記載のシステム。