JP2811924B2 - データ撹拌装置 - Google Patents
データ撹拌装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/06—Arrangements for sorting, selecting, merging, or comparing data on individual record carriers
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ撹拌装置、すなわちデータ列を受信
し、予め決められた異った順序で配列された同一データ
を出力に供給する回路に関する。
し、予め決められた異った順序で配列された同一データ
を出力に供給する回路に関する。
多くの応用では、とりわけ画像処理の分野では、予め
決められた順番に従って一連のデータの順序を変えるこ
とができるオペレータ（operator）または回路を使用す
ることが必要となる。
決められた順番に従って一連のデータの順序を変えるこ
とができるオペレータ（operator）または回路を使用す
ることが必要となる。
この種の応用の例では、離散余弦変換のような２次元
変換の計算とテレビジョン画像における画像ブロックの
計算があり、テレビジョン画像内では次のような撹拌の
問題がしばしば生ずる； （ａ）単一次元変換を計算するためのデータの撹拌、 （ｂ）マトリクス置換、 （ｃ）係数マトリクス走査のジグザグ走査への転換。
変換の計算とテレビジョン画像における画像ブロックの
計算があり、テレビジョン画像内では次のような撹拌の
問題がしばしば生ずる； （ａ）単一次元変換を計算するためのデータの撹拌、 （ｂ）マトリクス置換、 （ｃ）係数マトリクス走査のジグザグ走査への転換。
他の応用として画素の混合によるビデオ信号の計算があ
る。
る。
（従来の技術） データブロックにジグザグ走査を行ないたい特別な場
合について、以下に従来の技術の状況と本発明を述べ
る。しかし、それは発明をより理解しやすくするため詳
細に記述した特別な場合であることに気づくであろう。
合について、以下に従来の技術の状況と本発明を述べ
る。しかし、それは発明をより理解しやすくするため詳
細に記述した特別な場合であることに気づくであろう。
第1A図と第1B図はジグザグ走査過程を図解している。
一連のデータ、例えば4x4の画像ブロックの形で第1A図
に示すような16データを考えると、ジグザグ走査は継続
した対角線に対応したこれらのデータを読み出すことか
ら成っており、すなわち第1B図に示すように次の順序で
ある； 1,2,5,9,6,3,4,7,10,13,14,11,8,12,15,16。
一連のデータ、例えば4x4の画像ブロックの形で第1A図
に示すような16データを考えると、ジグザグ走査は継続
した対角線に対応したこれらのデータを読み出すことか
ら成っており、すなわち第1B図に示すように次の順序で
ある； 1,2,5,9,6,3,4,7,10,13,14,11,8,12,15,16。
このようにデータを撹拌するもっとも一般的な従来の
方法は、第２図に図解するタイプの回路を使用すること
である。この回路は２つのRAM記憶装置M1とM2からな
り、それぞれの記憶装置には撹拌しようとする１列の、
または１ブロックの大きさのデータがある。これらの記
憶装置のそれぞれは、カウンタＣにより第1A図の自然数
の順序、またはジグザグ走査として第1B図の図形に対応
した固定記憶装置10の記憶順番に対応した順序のいずれ
かでアドレスをつけることができる。
方法は、第２図に図解するタイプの回路を使用すること
である。この回路は２つのRAM記憶装置M1とM2からな
り、それぞれの記憶装置には撹拌しようとする１列の、
または１ブロックの大きさのデータがある。これらの記
憶装置のそれぞれは、カウンタＣにより第1A図の自然数
の順序、またはジグザグ走査として第1B図の図形に対応
した固定記憶装置10の記憶順番に対応した順序のいずれ
かでアドレスをつけることができる。
入力11に受信された各列、または各ブロックのデータ
は自然数の順序で記憶装置の１つに書き込まれ、他の記
憶装置は出力12の方向にジグザグな順序で読み出され
る。次の段階で、データは丁度読み出された記憶装置に
入り、丁度書き込まれたデータの記憶装置が読み出され
る。
は自然数の順序で記憶装置の１つに書き込まれ、他の記
憶装置は出力12の方向にジグザグな順序で読み出され
る。次の段階で、データは丁度読み出された記憶装置に
入り、丁度書き込まれたデータの記憶装置が読み出され
る。
この方法では、RAM記憶装置M1とM2の中に２つのデー
タ列またはブロックの記憶容量と固定記憶装置10の中に
１系列のアドレスワードが必要である。
タ列またはブロックの記憶容量と固定記憶装置10の中に
１系列のアドレスワードが必要である。
例として、4x4のブロックと12ビットワードを考える
と、RAM記憶装置の記憶容量は12ビットの32ワード（384
ビット）となる必要があり、固定記憶装置10の記憶容量
は４ビットの16ワード（64ビット）となり、その結果全
記憶容量は448ビットとなる。
と、RAM記憶装置の記憶容量は12ビットの32ワード（384
ビット）となる必要があり、固定記憶装置10の記憶容量
は４ビットの16ワード（64ビット）となり、その結果全
記憶容量は448ビットとなる。
64ワードブロック（8x8）の場合、12ビットの128（2x
64）ワードのRAM記憶装置と、６ビットの64ワードの容
量を有する固定記憶装置（384ビット）、すなわち全体
で1920ビットの記憶容量を用意する必要がある。
64）ワードのRAM記憶装置と、６ビットの64ワードの容
量を有する固定記憶装置（384ビット）、すなわち全体
で1920ビットの記憶容量を用意する必要がある。
必要な記憶容量を減らすため、第３図に図解する単純
化した図を使用することが発明されており、この図には
１つのRAM記憶装置MOがあり、その記憶容量は入力デー
タのブロックの大きさに等しく、入力11でデータ列を受
信することと、決められた順序で出力12にデータ列を供
給することを変換することが必要である。この記憶装置
MOはカウンタＣにより制御されている固定記憶装置13に
よりアドレスが決められている。
化した図を使用することが発明されており、この図には
１つのRAM記憶装置MOがあり、その記憶容量は入力デー
タのブロックの大きさに等しく、入力11でデータ列を受
信することと、決められた順序で出力12にデータ列を供
給することを変換することが必要である。この記憶装置
MOはカウンタＣにより制御されている固定記憶装置13に
よりアドレスが決められている。
始めは、記憶装置MOは１から16の順序に従って普通に
配列された大１ブロックのデータにより満たされる。次
のブロックのデータに対し固定記憶装置は決められた順
序に従ってアドレスが決められる。データが特別なアド
レスで読み出されるごとに、入力列から来るデータは読
み出しが丁度行なわれた場所で同時に書き込まれる。こ
の信号処理形態によりRAM記憶装置の記憶容量が２つに
分割されアドレス回路が簡単になるが、これは読み出し
／書き込み操作が再アドレスのない場合は連続的に行な
われるからである。しかし、継続的なデータブロックを
処理するのに必要な連続したアドレスを与えるため固定
記憶装置13の容量を増加することが必要となる。この構
造が使用されているのは、データの撹拌がマトリクス置
換（対角線に対して対称）に対応している時である。実
際にこの操作は入り組んでおり、すなわち２つの置換の
あとには最初の順序が再び生ずる。それ故、固定記憶装
置13の中にアドレスの順番を１つ記憶することだけが必
要である。
配列された大１ブロックのデータにより満たされる。次
のブロックのデータに対し固定記憶装置は決められた順
序に従ってアドレスが決められる。データが特別なアド
レスで読み出されるごとに、入力列から来るデータは読
み出しが丁度行なわれた場所で同時に書き込まれる。こ
の信号処理形態によりRAM記憶装置の記憶容量が２つに
分割されアドレス回路が簡単になるが、これは読み出し
／書き込み操作が再アドレスのない場合は連続的に行な
われるからである。しかし、継続的なデータブロックを
処理するのに必要な連続したアドレスを与えるため固定
記憶装置13の容量を増加することが必要となる。この構
造が使用されているのは、データの撹拌がマトリクス置
換（対角線に対して対称）に対応している時である。実
際にこの操作は入り組んでおり、すなわち２つの置換の
あとには最初の順序が再び生ずる。それ故、固定記憶装
置13の中にアドレスの順番を１つ記憶することだけが必
要である。
しかし、その操作は4x4のデータブロックに対する第4
A図から第4F図に図解するようにジグザグ操作の場合
は、さらに複雑になる。自然数の順序に対応した１番目
のアドレス順番を第4A図に図解してある。次のアドレス
順番は第4B図に図解してあり、これにより第３番目のア
ドレスがケース５にまた第４番目のアドレスがケース９
に対応していることが判る。第4B図の表は第4A図に示し
た矢印に従うことにより得られる。次のデータブロック
に対しては、第4A図から第4B図に変わる順番と同じジグ
ザグ順番に従って、この順番を第4B図に当てはめること
により継続した順序は、１、２、６、10…となることが
判るであろう（第4C図）。同様に、１つの順番は各図か
ら次の順番に変わる。第4F図について考えると、その中
に記憶されているデータに対しジグザグ走査を当てはめ
ることにより、第4A図の自然数の順番が再び得られるこ
とが分かるであろう。それ故、固定記憶装置の中の６つ
のアドレスの周期が、ジグザグの順序に従い再び継続し
たデータ列を変換することができるようにする必要があ
る。
A図から第4F図に図解するようにジグザグ操作の場合
は、さらに複雑になる。自然数の順序に対応した１番目
のアドレス順番を第4A図に図解してある。次のアドレス
順番は第4B図に図解してあり、これにより第３番目のア
ドレスがケース５にまた第４番目のアドレスがケース９
に対応していることが判る。第4B図の表は第4A図に示し
た矢印に従うことにより得られる。次のデータブロック
に対しては、第4A図から第4B図に変わる順番と同じジグ
ザグ順番に従って、この順番を第4B図に当てはめること
により継続した順序は、１、２、６、10…となることが
判るであろう（第4C図）。同様に、１つの順番は各図か
ら次の順番に変わる。第4F図について考えると、その中
に記憶されているデータに対しジグザグ走査を当てはめ
ることにより、第4A図の自然数の順番が再び得られるこ
とが分かるであろう。それ故、固定記憶装置の中の６つ
のアドレスの周期が、ジグザグの順序に従い再び継続し
たデータ列を変換することができるようにする必要があ
る。
12ビットデータの4x4ブロックに対し、上述と同じデ
ィジタルデータを考えると、12ビットの16ワードRAM記
憶装置容量（192ビット）と、6x16アドレスワードの４
ビット固定記憶装置容量（384ビット）、すなわち全体
として576ビットの記憶容量を用意することが必要とな
る。
ィジタルデータを考えると、12ビットの16ワードRAM記
憶装置容量（192ビット）と、6x16アドレスワードの４
ビット固定記憶装置容量（384ビット）、すなわち全体
として576ビットの記憶容量を用意することが必要とな
る。
8x8ブロックのジグザグ走査の場合は、12ビットのRAM
記憶装置を64ワード加えることとなる順番に対し、8704
（136x64）の６ビットワードすなわち51キロビットの記
憶固定記憶装置が必要な最初の順番を再度得る前に、交
互に136回の異った順番を行うことが必要となる。それ
故、この場合は第２図に図解するような最初の２つのRA
M記憶装置によるアプローチは、第３図に図解するよう
な１つのRAM記憶装置によるアプローチよりかなり経済
的であることが明らかになる。
記憶装置を64ワード加えることとなる順番に対し、8704
（136x64）の６ビットワードすなわち51キロビットの記
憶固定記憶装置が必要な最初の順番を再度得る前に、交
互に136回の異った順番を行うことが必要となる。それ
故、この場合は第２図に図解するような最初の２つのRA
M記憶装置によるアプローチは、第３図に図解するよう
な１つのRAM記憶装置によるアプローチよりかなり経済
的であることが明らかになる。
さらに、かなり図式化した第２図と第３図において、
記憶固定記憶装置と関係のあることが必要であり、図示
していない種々のデコーダには無視できない程シリコン
の表面積が必要となる。
記憶固定記憶装置と関係のあることが必要であり、図示
していない種々のデコーダには無視できない程シリコン
の表面積が必要となる。
従来の技術のデータ撹拌装置の他の欠点は、記憶構造
の製造が精密になるのは避けられず、記憶ポイントのど
れもが不良でないかを検査するための分類と試験の階段
を含んでいることである。
の製造が精密になるのは避けられず、記憶ポイントのど
れもが不良でないかを検査するための分類と試験の階段
を含んでいることである。
従来の技術の構造のその他の欠点として、前述の撹拌
装置を用いる過程には最初に全ての記憶ブロックを満杯
にすることが必要になる。それ故、潜在待ち時間は記憶
装置を完全に満杯にする時間、すなわちデータ列の全て
のワードを導入する時間に等しい。
装置を用いる過程には最初に全ての記憶ブロックを満杯
にすることが必要になる。それ故、潜在待ち時間は記憶
装置を完全に満杯にする時間、すなわちデータ列の全て
のワードを導入する時間に等しい。
本発明の目的は、上記の２つの従来の欠点を軽減する
データ撹拌装置を提供することであり、より詳細には； （１）必要なシリコン表面の減少、 （２）システムの信頼性の向上、 （３）潜在待ち時間の減少、 である。
データ撹拌装置を提供することであり、より詳細には； （１）必要なシリコン表面の減少、 （２）システムの信頼性の向上、 （３）潜在待ち時間の減少、 である。
（発明の要約） これらの目的等を達成するため、本発明は、ｎ個の直
列データワードの連続的な列を受信し、各列のデータワ
ードを予め定められる順序に従った再配列する、次の構
成を有するパイプライン形のデータ撹拌装置を特徴とす
る、 （ａ）ｐ個（ｐ≦ｎ）の直列に配置される基本処理ユニ
ットであって、各基本処理ユニットは 入力装置と、 出力装置と、 前記入力装置に結合する１ワード記憶レジスタ（20）
と、 ２値の制御信号に従って、前記入力装置を直接又は前
記１ワード記憶レジスタを介して前記出力装置に接続す
る選択回路（21）とを有し、 （ｂ）前記の予め定められる順序の関数に従って、ｎ個
の制御信号をｐ個の前記選択回路の各々に周期的に供給
する手段。
列データワードの連続的な列を受信し、各列のデータワ
ードを予め定められる順序に従った再配列する、次の構
成を有するパイプライン形のデータ撹拌装置を特徴とす
る、 （ａ）ｐ個（ｐ≦ｎ）の直列に配置される基本処理ユニ
ットであって、各基本処理ユニットは 入力装置と、 出力装置と、 前記入力装置に結合する１ワード記憶レジスタ（20）
と、 ２値の制御信号に従って、前記入力装置を直接又は前
記１ワード記憶レジスタを介して前記出力装置に接続す
る選択回路（21）とを有し、 （ｂ）前記の予め定められる順序の関数に従って、ｎ個
の制御信号をｐ個の前記選択回路の各々に周期的に供給
する手段。
このように、本発明はRAM記憶装置の使用を完全に避
けることができ、記憶装置よりもかなり信頼性のある１
ワードデータレジスタのみを使用する。さらに、注目さ
れる点として、本発明による回路はパイプラインモード
で動作し、それ故可能な限り潜在待ち時間を減少するこ
とができる。
けることができ、記憶装置よりもかなり信頼性のある１
ワードデータレジスタのみを使用する。さらに、注目さ
れる点として、本発明による回路はパイプラインモード
で動作し、それ故可能な限り潜在待ち時間を減少するこ
とができる。
（実施例） 以下、図表に基づき本発明を更に詳しく説明する。
本発明は、継続的に基本ユニットの中で行われる継続
的な繰り返しにより、決められた最初の順序から決めら
れた到着順序にデータ列を系列的に再配列する回路を与
えている。
的な繰り返しにより、決められた最初の順序から決めら
れた到着順序にデータ列を系列的に再配列する回路を与
えている。
より詳細には、ジグザグ操作を考えると、最初の順序
は１から16に進む自然数の順序であり、到着順序は1,2,
5,9,6,…,15,16の上記の順序である。Ｅが入力系列でＳ
が出力系列とするならば、ＥからＳに変化させるため、
いわゆるバブル（bubble）分類アルゴリズム、すなわち
第１番目のシリーズの各データに対し、到着のシリーズ
が、このデータが次のデータの前後かどうかが調べられ
る。データが前ならばその場所に残り、データが後なら
ばデータが到着シリーズの後に配列されるまでデータが
シフトされる。このように、シリーズＥからシリーズＳ
に変えるためには、次の表に示す中間のシリーズX1−X4
を通過する。
は１から16に進む自然数の順序であり、到着順序は1,2,
5,9,6,…,15,16の上記の順序である。Ｅが入力系列でＳ
が出力系列とするならば、ＥからＳに変化させるため、
いわゆるバブル（bubble）分類アルゴリズム、すなわち
第１番目のシリーズの各データに対し、到着のシリーズ
が、このデータが次のデータの前後かどうかが調べられ
る。データが前ならばその場所に残り、データが後なら
ばデータが到着シリーズの後に配列されるまでデータが
シフトされる。このように、シリーズＥからシリーズＳ
に変えるためには、次の表に示す中間のシリーズX1−X4
を通過する。
より詳細にはシリーズX1は次のとおり最初のシリーズ
Ｅから得られる。
Ｅから得られる。
最初のシリーズのエレメント１と２は到着シリーズの
順序である。それ故それらはシフトされない。同様にエ
レメント３はシリーズＳの中でエレメント４の前にあ
る；それ故その場所のままである。しかし、エレメント
４はシリーズＳの中でエレメント５の後にある；それ
故、エレメント５と入れ替えられる。同様にエレメント
４はエレメント６の後にあるのでエレメント６と入れ替
えられる。しかし、このエレメント４はエレメント７の
前なので、その場所のままでありその後にエレメント７
が続く。次のエレメントはエレメント７である。エレメ
ント８は到着順序の9,10,11の後であるが12の前に来
る。それ故その後に続くエレメントは9,10,11,8であ
る。エレメント12は到着順序の13と14の後で15の前に来
る。それ故その後のエレメントは13,14,12である。最後
に到着シリーズの順序のとおりである15と16が来る。
順序である。それ故それらはシフトされない。同様にエ
レメント３はシリーズＳの中でエレメント４の前にあ
る；それ故その場所のままである。しかし、エレメント
４はシリーズＳの中でエレメント５の後にある；それ
故、エレメント５と入れ替えられる。同様にエレメント
４はエレメント６の後にあるのでエレメント６と入れ替
えられる。しかし、このエレメント４はエレメント７の
前なので、その場所のままでありその後にエレメント７
が続く。次のエレメントはエレメント７である。エレメ
ント８は到着順序の9,10,11の後であるが12の前に来
る。それ故その後に続くエレメントは9,10,11,8であ
る。エレメント12は到着順序の13と14の後で15の前に来
る。それ故その後のエレメントは13,14,12である。最後
に到着シリーズの順序のとおりである15と16が来る。
それ故、連続的な繰り返しを通してシリーズＥからシ
リーズＳに変わることが可能となる。実施例の場合に
は、４つの中間段階X1,X2,X3,X4は既述のアルゴリズム
により与えられる。
リーズＳに変わることが可能となる。実施例の場合に
は、４つの中間段階X1,X2,X3,X4は既述のアルゴリズム
により与えられる。
第５図には１つのシリーズから次のシリーズに変わる
ため、上述のバブル分離アルゴリズムを満たす基本処理
ユニットを示す。Ｅはこのユニットの入力を、X1はその
出力を示す。このユニットはデータの導入率に対応した
クロックCKの率で動くレジスタ20と、信号SEL1により動
く選択回路21から構成される。
ため、上述のバブル分離アルゴリズムを満たす基本処理
ユニットを示す。Ｅはこのユニットの入力を、X1はその
出力を示す。このユニットはデータの導入率に対応した
クロックCKの率で動くレジスタ20と、信号SEL1により動
く選択回路21から構成される。
第６図は第５図の回路の動作を説明するため図案化し
た時間図を示す。信号SEL1は、例えば固定記憶装置の中
に記憶された０と１の連続のエレメントに対応した２値
信号である。信号SEL1が高いレベルのとき、入力Ｅは出
力X1に直接接続されており、レジスタにはシフトが生じ
ない。第６図の後者の２つの線は信号ＥとX1を示してお
り、信号X1は信号Ｅに対し１クロック分シフトされてい
る。信号X1において上記シリーズX1は有効に得られる。
た時間図を示す。信号SEL1は、例えば固定記憶装置の中
に記憶された０と１の連続のエレメントに対応した２値
信号である。信号SEL1が高いレベルのとき、入力Ｅは出
力X1に直接接続されており、レジスタにはシフトが生じ
ない。第６図の後者の２つの線は信号ＥとX1を示してお
り、信号X1は信号Ｅに対し１クロック分シフトされてい
る。信号X1において上記シリーズX1は有効に得られる。
ＥからＳに変るためには第７図に図解するように１連
のユニットＩ−Ｖを使用することができ、各ユニットは
第５図のユニットに対応している。これらのユニットは
固定記憶装置22の列に記憶されている一連の０と１によ
り制御されており、この固定記憶装置は撹拌されること
になる列またはブロックの中で、ユニットと同じ数の列
とデータワードと同じ数のラインから構成されている。
前述の場合には５つのユニットがあるので、出力は入力
に対し５クロック分だけシフトされる。すなわち、本発
明による回路の回転待ち時間は５であり、それは撹拌さ
れることになるデータ列のエレメントの数に等しく、従
来の技術の回路の場合は16である。
のユニットＩ−Ｖを使用することができ、各ユニットは
第５図のユニットに対応している。これらのユニットは
固定記憶装置22の列に記憶されている一連の０と１によ
り制御されており、この固定記憶装置は撹拌されること
になる列またはブロックの中で、ユニットと同じ数の列
とデータワードと同じ数のラインから構成されている。
前述の場合には５つのユニットがあるので、出力は入力
に対し５クロック分だけシフトされる。すなわち、本発
明による回路の回転待ち時間は５であり、それは撹拌さ
れることになるデータ列のエレメントの数に等しく、従
来の技術の回路の場合は16である。
他方、継続的なユニットに対し、しばしば数個の連続
した同一の制御順序があるということが実際に生ずる
（第７図の場合最後の２つのユニット）。従って、第８
図に示すような単純化された基本ユニットを使用するこ
とが可能となり、これらのユニットのレジスタは同じサ
ブグループの個々のユニットのレジスタと同じクロック
により制御される。第９図は第７図の変形を示し、その
中で第８図に示すタイプのユニットはユニットIVの代用
となっている。このユニットの２つの入力は相互に連結
されており、その２つの出力は第５図に示すタイプのユ
ニットの相互連結されていない２つの入力方向に向けら
れている。
した同一の制御順序があるということが実際に生ずる
（第７図の場合最後の２つのユニット）。従って、第８
図に示すような単純化された基本ユニットを使用するこ
とが可能となり、これらのユニットのレジスタは同じサ
ブグループの個々のユニットのレジスタと同じクロック
により制御される。第９図は第７図の変形を示し、その
中で第８図に示すタイプのユニットはユニットIVの代用
となっている。このユニットの２つの入力は相互に連結
されており、その２つの出力は第５図に示すタイプのユ
ニットの相互連結されていない２つの入力方向に向けら
れている。
それ故、選択制御ビットを記憶するように設計された
固定記憶装置の大きさは上述の大きさより実際にかなり
小さいということを知ることができる。
固定記憶装置の大きさは上述の大きさより実際にかなり
小さいということを知ることができる。
前のようにユニットは５つであるが、選択回路が除去
されているので、データの臨界の走行時間は減少し、潜
在待ち時間は５のままである。
されているので、データの臨界の走行時間は減少し、潜
在待ち時間は５のままである。
データブロックが16である本発明による回路では、５
つの１ワードレジスタと16ビットの４倍からなる１つの
固定記憶装置だけが使用されることになる。8x8ブロッ
クに対して27のレジスタを用意する必要があり、第８図
に示すように簡略化された回路を用いた最適化によりセ
レクタだけを15個用い、すなわち、64ビットを15倍だけ
記憶する必要があることが示されている（64＝8x8は撹
拌しようとしているシリーズの中のワード数）。固定記
憶装置の記憶容量は、それ故、それぞれが12ビットワー
ドのレジスタを27個つけ加えられることを必要とするた
め、15掛ける64＝960ビットとなる。これらの値はRAM記
憶装置を２つ用いた従来の技術の1920記憶ビット、およ
びRAM記憶装置を１つ用いた従来の技術の51キロビット
と比較されることになる。
つの１ワードレジスタと16ビットの４倍からなる１つの
固定記憶装置だけが使用されることになる。8x8ブロッ
クに対して27のレジスタを用意する必要があり、第８図
に示すように簡略化された回路を用いた最適化によりセ
レクタだけを15個用い、すなわち、64ビットを15倍だけ
記憶する必要があることが示されている（64＝8x8は撹
拌しようとしているシリーズの中のワード数）。固定記
憶装置の記憶容量は、それ故、それぞれが12ビットワー
ドのレジスタを27個つけ加えられることを必要とするた
め、15掛ける64＝960ビットとなる。これらの値はRAM記
憶装置を２つ用いた従来の技術の1920記憶ビット、およ
びRAM記憶装置を１つ用いた従来の技術の51キロビット
と比較されることになる。
それ故、本発明では必要な記憶ケースの数を基本的に
減らす撹拌を得ることができるが、反面更に、特に信頼
性のある構成部分であるレジスタと１つの低容量の固定
記憶装置を使用している。
減らす撹拌を得ることができるが、反面更に、特に信頼
性のある構成部分であるレジスタと１つの低容量の固定
記憶装置を使用している。
本発明はジグザグ撹拌の特別な場合についてのみ記載
している。より一般的には、本発明は多くの選択された
データ撹拌に適応できる。本発明は簡単なマトリクス置
換として従来の技術の装置が同じように単純であるよう
に非常に簡単な撹拌の場合に対してのみである。
している。より一般的には、本発明は多くの選択された
データ撹拌に適応できる。本発明は簡単なマトリクス置
換として従来の技術の装置が同じように単純であるよう
に非常に簡単な撹拌の場合に対してのみである。
さらに本発明の利点は、与えられた撹拌操作に対し、
逆の撹拌操作を行いたいならば（例えば、ジグザグ走査
から直線走査に変える）、第９図に記載したのと同じよ
うな最適化構造により逆の操作を行うため制御用固定記
憶装置の内容と異なったものになる。さらに、新しい固
定記憶装置の内容はラインのみが交換されている最初の
内容と同じである。このように、第２固定記憶装置を用
意する代わりに信号用固定記憶装置のポインタ（pointe
r）の数列を決まった方法で変形することにより、同じ
制御ビットの記憶装置を使用することができる。
逆の撹拌操作を行いたいならば（例えば、ジグザグ走査
から直線走査に変える）、第９図に記載したのと同じよ
うな最適化構造により逆の操作を行うため制御用固定記
憶装置の内容と異なったものになる。さらに、新しい固
定記憶装置の内容はラインのみが交換されている最初の
内容と同じである。このように、第２固定記憶装置を用
意する代わりに信号用固定記憶装置のポインタ（pointe
r）の数列を決まった方法で変形することにより、同じ
制御ビットの記憶装置を使用することができる。
さらに、固定記憶装置に記憶された制御ビットは前述
のとおりであるが、例えば、プログラマブルロジックア
レイ（programmable logic array）（PLA）のような、
あらかじめ決められた一連の制御ビットを送出するため
ほかの装置を多く使用することができる。
のとおりであるが、例えば、プログラマブルロジックア
レイ（programmable logic array）（PLA）のような、
あらかじめ決められた一連の制御ビットを送出するため
ほかの装置を多く使用することができる。
第1A図と第1B図はジグザグ操作を示す表であり、 第２図は従来の技術による第１番目のデータ撹拌装置を
示し、 第３図は従来の技術による第２番目のデータ撹拌装置を
示し、 第4A図から第4F図は第３図の回路に関連した継続的なア
ドレス段階を示し、 第５図は本発明による基本処理ユニットを図解し、 第６図は選択制御ビットの特別な系列に対する第５図の
基本ユニットの動作を図解し、 第７図は本発明による撹拌装置を示し、 第８図は本発明による基本ユニットの変形を図解し、 第９図は第８図の変形を使用した本発明によるデータ撹
拌装置を示す。 図中、 10……固定記憶装置（ROM）、 11……入力、12……出力、 13……固定記憶装置、 20……１ワード記憶レジスタ、 21……ステアリング回路、22……固定記憶装置、 M0,M1,M2……RAM記憶装置、 Ｅ……入力、X1……出力、 Ｃ……カウンタ、CK……クロック、 SEL1……信号。
示し、 第３図は従来の技術による第２番目のデータ撹拌装置を
示し、 第4A図から第4F図は第３図の回路に関連した継続的なア
ドレス段階を示し、 第５図は本発明による基本処理ユニットを図解し、 第６図は選択制御ビットの特別な系列に対する第５図の
基本ユニットの動作を図解し、 第７図は本発明による撹拌装置を示し、 第８図は本発明による基本ユニットの変形を図解し、 第９図は第８図の変形を使用した本発明によるデータ撹
拌装置を示す。 図中、 10……固定記憶装置（ROM）、 11……入力、12……出力、 13……固定記憶装置、 20……１ワード記憶レジスタ、 21……ステアリング回路、22……固定記憶装置、 M0,M1,M2……RAM記憶装置、 Ｅ……入力、X1……出力、 Ｃ……カウンタ、CK……クロック、 SEL1……信号。
Claims (2)
- 【請求項１】ｎ個の直列データワードの連続的な列を受
信し、各列のデータワードを予め定められる順序に従っ
て再配列する、次の構成を有するパイプライン形のデー
タ撹拌装置； （ａ）ｐ個（ｐ≦ｎ）の直列に配置される基本処理ユニ
ットであって、各基本処理ユニットは 入力装置と、 出力装置と、 前記入力装置に結合する１ワード記憶レジスタ（20）
と、 ２値の制御信号に従って、前記入力装置を直接又は前記
１ワード記憶レジスタを介して前記出力装置に接続する
選択回路（21）とを有し、 （ｂ）前記の予め定められる順序の関数に従って、ｎ個
の制御信号をｐ個の前記選択回路の各々に周期的に供給
する手段。 - 【請求項２】連続する基本処理ユニットが同じ制御信号
により制御されるときは、一方の基本処理ユニットの選
択回路が除去される、請求項１記載のデータ撹拌装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8909273A FR2649226B1 (fr) | 1989-07-03 | 1989-07-03 | Circuit de brassage de donnees |
| FR899273 | 1989-07-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0355671A JPH0355671A (ja) | 1991-03-11 |
| JP2811924B2 true JP2811924B2 (ja) | 1998-10-15 |
Family
ID=9383646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2174612A Expired - Lifetime JP2811924B2 (ja) | 1989-07-03 | 1990-07-03 | データ撹拌装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5193203A (ja) |
| EP (1) | EP0407311B1 (ja) |
| JP (1) | JP2811924B2 (ja) |
| KR (1) | KR910003485A (ja) |
| AT (1) | ATE153457T1 (ja) |
| DE (1) | DE69030750T2 (ja) |
| FR (1) | FR2649226B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917286A (en) * | 1996-05-08 | 1999-06-29 | Advanced Energy Industries, Inc. | Pulsed direct current power supply configurations for generating plasmas |
| JP3934290B2 (ja) * | 1999-09-30 | 2007-06-20 | 株式会社東芝 | 離散コサイン変換処理装置、逆離散コサイン変換処理装置及び離散コサイン変換処理装置・逆離散コサイン変換処理装置 |
| US7539916B2 (en) | 2005-06-28 | 2009-05-26 | Intel Corporation | BIST to provide phase interpolator data and associated methods of operation |
| US7797362B2 (en) * | 2007-02-23 | 2010-09-14 | Texas Instruments Incorporated | Parallel architecture for matrix transposition |
| GB2448755B (en) * | 2007-04-27 | 2009-03-25 | Univ Bradford | FFT processor |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3737864A (en) * | 1970-11-13 | 1973-06-05 | Burroughs Corp | Method and apparatus for bypassing display register update during procedure entry |
| US3781822A (en) * | 1972-08-09 | 1973-12-25 | Bell Telephone Labor Inc | Data rate-changing and reordering circuits |
| US3988601A (en) * | 1974-12-23 | 1976-10-26 | Rca Corporation | Data processor reorder shift register memory |
| US4303987A (en) * | 1977-08-29 | 1981-12-01 | Hewlett-Packard Company | Logic state analyzer with graphic display |
| US4181976A (en) * | 1978-10-10 | 1980-01-01 | Raytheon Company | Bit reversing apparatus |
| US4303986A (en) * | 1979-01-09 | 1981-12-01 | Hakan Lans | Data processing system and apparatus for color graphics display |
| GB2074351B (en) * | 1980-03-28 | 1984-01-04 | Int Computers Ltd | Data processing system |
| US4499555A (en) * | 1982-05-06 | 1985-02-12 | At&T Bell Laboratories | Sorting technique |
| US4914574A (en) * | 1984-08-16 | 1990-04-03 | Mitsubishi Denki Kabushiki Kaisha | Data transmission apparatus having cascaded data processing modules for daisy chain data transfer |
| US4670856A (en) * | 1985-03-07 | 1987-06-02 | Matsushita Electric Industrial Co., Ltd. | Data storage apparatus |
| US4809211A (en) * | 1986-09-25 | 1989-02-28 | Texas Instruments Incorporated | High speed parallel binary multiplier |
| US4929085A (en) * | 1986-09-30 | 1990-05-29 | Kabushiki Kaisha Toshiba | Image data rotation processing method and apparatus therefor |
| DE3684155D1 (de) * | 1986-12-16 | 1992-04-09 | Ibm | Umgehungsmechanismus fuer in "daisy-chain" geschalteten einheiten. |
| JPS63256877A (ja) * | 1987-04-14 | 1988-10-24 | Mitsubishi Electric Corp | テスト回路 |
-
1989
- 1989-07-03 FR FR8909273A patent/FR2649226B1/fr not_active Expired - Fee Related
-
1990
- 1990-06-27 KR KR1019900009567A patent/KR910003485A/ko not_active Application Discontinuation
- 1990-06-29 EP EP90420308A patent/EP0407311B1/fr not_active Expired - Lifetime
- 1990-06-29 DE DE69030750T patent/DE69030750T2/de not_active Expired - Fee Related
- 1990-06-29 AT AT90420308T patent/ATE153457T1/de not_active IP Right Cessation
- 1990-07-02 US US07/546,113 patent/US5193203A/en not_active Expired - Lifetime
- 1990-07-03 JP JP2174612A patent/JP2811924B2/ja not_active Expired - Lifetime
-
1995
- 1995-03-08 US US08/400,697 patent/USRE36183E/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69030750T2 (de) | 1997-12-11 |
| DE69030750D1 (de) | 1997-06-26 |
| FR2649226B1 (fr) | 1995-07-13 |
| KR910003485A (ko) | 1991-02-27 |
| FR2649226A1 (fr) | 1991-01-04 |
| EP0407311B1 (fr) | 1997-05-21 |
| USRE36183E (en) | 1999-04-06 |
| ATE153457T1 (de) | 1997-06-15 |
| EP0407311A1 (fr) | 1991-01-09 |
| US5193203A (en) | 1993-03-09 |
| JPH0355671A (ja) | 1991-03-11 |
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