JP2808995B2 - 印字ヘッド制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ドットマトリクスプリ
ンタの印字ヘッド制御装置に関するものである。

【０００２】

【従来の技術】近年、ドットマトリクスプリンタにおい
て各ピンが同時に打点することによる騒音、電源の大容
量化や電磁力を利用する場合の磁気干渉などの回避及び
高密度実装化等のためにキャリッジに搭載され、キャリ
ッジの移動方向に直交する方向に対してピンを傾斜して
配列した印字ヘッドのピン列の各々のピンに対応した駆
動信号を供給し印字をおこなわせる分散印字ヘッドが用
いられ、分散印字ヘッドの印字ヘッド制御装置が使用さ
れている。

【０００３】以下従来の印字ヘッド制御装置について説
明する。図１６（ａ）は従来の２４ピンワイヤドットヘ
ッドのピン列のパターンである。図１６（ｂ）はピンを
傾斜して配列した分散印字ヘッドのピン列のパターン、
図１６（ｃ）は分散印字ヘッドのピン列のパターンのも
う一つの例である。

【０００４】図１７（ａ），（ｂ），（ｃ）は２４ピン
ワイヤドットヘッドの駆動タイミングチャートであり、
図１７（ａ），図１７（ｂ），図１７（ｃ）はそれぞれ
図１６（ａ），図１６（ｂ），図１６（ｃ）のピン列の
パターンのヘッドに対応している。図１６（ａ）のピン
列のパターンにおいては図１７（ａ）に示すように文字
を構成するドットとドットの間隔を決定するタイミング
Ｔ７、ヘッドのピンを駆動するヘッドコイルの通電時間
を決定するタイミングＴ８を生成するタイマのみでよい
が、図１６（ｂ）のピン列のパターンにおいては図１７
（ｂ）に示すように各々のピンで駆動タイミングが異な
るため、タイミングＴ７，タイミングＴ８を生成するタ
イマだけでなく、ピン配列の傾斜に従ってピン毎の遅延
時間を決定するタイミングＴ９を生成するタイマが必要
で、２４ピンの駆動タイミング全てをタイミングＹ９ず
つ遅延する必要がある。図１６（ｃ）のピン配列では図
１７（ｃ）に示すように駆動タイミングの遅延を６ピン
のグループ毎に行ない制御回路を簡略化している。

【０００５】図１８は図１６（ｃ）のピン配列を持つ従
来の印字ヘッド制御装置のブロック図である。図１８に
おいて、１は文字フォントのデータが書き込まれている
文字フォント読みだし専用メモリ（以下、文字フォント
ＲＯＭと略称する）、２は印字データ分散用のタイミン
グを生成する分散タイミング生成部で、図１７（ｂ）に
示すようなＴ７，Ｔ８のタイミングを有するクロックを
生成するタイマ３，Ｔ９のタイミングを有するクロック
を生成するタイマ４及び、これらのタイマ３，４を動作
させる発振器５よりなっている。６は文字フォントＲＯ
Ｍ１より読み出された印字データを遅延させるシフトレ
ジスタ部である。７は中央処理装置（以下、ＣＰＵと略
称する）で文字フォントＲＯＭ１、分散タイミング生成
部２、シフトレジスタ部６のそれぞれを入出力部（以
下、Ｉ／Ｏ部と略称する）８を介して制御している。９
は２４個のＡＮＤ回路でそれぞれＣＰＵ７からの２４ピ
ン分の印字データとタイマ３の出力のＡＮＤを取る。１
０はヘッドコイル１１にパルス信号を印加するヘッドド
ライバである。

【０００６】以上のように構成された印字ヘッド制御装
置についてその動作を以下に説明する。

【０００７】ＣＰＵ７はタイマ３により図１７（ｂ）の
１ピン目のタイミング信号（以下、シフトデータと略称
する）の立ち下がりタイミングＷが常に知らされ、ＣＰ
Ｕ７は文字フォントＲＯＭ１より２４ピン分の印字デー
タを読み込みシフトデータの立ち下がりタイミングに従
ってＡＮＤ回路９へ送り、ＡＮＤ回路９で２４ピン分の
印字データのそれぞれとタイマ３の出力のＡＮＤをとり
シフトレジスタ部６へ送る。またタイマ４では文字モー
ドデータＸをＣＰＵ７より受取それらの印字モードに応
じた図１７（ｂ）のＴ９を周期とするタイミングを有す
るクロック（以下、シフトクロックと略称する）をシフ
トレジスタ部６に送る。

【０００８】シフトレジスタ部６はＡＮＤ回路９からの
出力信号、シフトクロックｔに基づき図１７（ｂ）の１
ピンから２４ピンまでの駆動信号を生成し、ヘッドドラ
イバ１０へ送る。ヘッドドライバ１０は、シフトレジス
タ部６からの駆動信号によりヘッドコイル１１にパルス
電圧を与えることによりヘッドを駆動する。シフトクロ
ックｔの周波数は種々の文字に関する印字モードに対応
して変化するが、Ｔ８のタイミングを維持する為にはＴ
８がシフトクロックｔの整数倍でなければならない。と
ころが、シフトクロックｔは前述したように印字モード
に対応して変化するため、Ｔ８がシフトクロックｔの整
数倍にならない場合が生じる。 この問題を解決するため
には、印字モードに対応した複数のシフトクロックｔと
Ｔ８の両方がタイマ４のクロックの整数倍となるようタ
イマ４のクロックの周波数を上げ、その周波数を上げた
分だけシフトレジスタ部６のシフトレジスタを増やす、
例えばタイマ４のクロックが２倍となったとするとシフ
トレジスタの数も２倍にする必要があり、シフトレジス
タの数が多くなってしまう。

【０００９】

【発明が解決しようとする課題】しかしながら前記従来
の構成では、文字フォントＲＯＭ１より読み出された印
字データにヘッドコイル１１の通電時間のデータを付加
し、この印字データに通電時間のデータを付加したデー
タにより印字データ部６を構成しているシフトレジスタ
で、分散印字ヘッドのピン列の各々のピンに対応した分
散データを生成しているのでヘッドコイル１１の通電時
間をあらゆる印字モードに対しても維持するためヘッド
コイル１１の通電時間が常にシフトレジスタ部６のシフ
トレジスタを駆動するシフトクロックの周期の整数倍と
なるようシフトクロックの周波数を高くする必要があ
り、シフトレジスタ部６においてシフトレジスタ等の数
が多くゲート数が多くなる。ゲート数を少なくするため
に図１６（ｃ）のようなピン列のパターン構成にする
と、印字騒音低減、電源容量縮小等の効果が失われる。

【００１０】本発明が解決しようとする課題は、これら
の問題点を解消した印字ヘッド制御装置を提供すること
にある。

【００１１】

【課題を解決するための手段】本発明は前記課題を解決
するため、キャリッジに搭載され、前記キャリッジの移
動方向に直交する方向に対して傾斜をつけた印字ヘッド
のピン列の各々のピンに対応した駆動時間Ｔ２の駆動信
号を供給し外部から送られてきた印字データに応じて印
字をおこなわせる印字ヘッド制御装置であって、前記ピ
ンの駆動周期に同期した第１のタイミング信号を発生す
る第１のタイマと、前記第１のタイミング信号の変化点
を検出する変化点検出手段と、前記変化点検出手段の出
力によりリセットされるとともに前記ピン列の傾斜を補
正するとなり合うピン毎の駆動信号の時間差Ｔ５に同期
した第２のタイミング信号を発生する第２のタイマと、
前記第１のタイミング信号を入力とし前記第２のタイミ
ング信号をシフトクロックとした第１のシフトレジスタ
と、Ｔ２／Ｔ５＝ｍ余りＴ６（ｍは整数）とした場合に
前記第１のシフトレジスタの出力のうちの最初の出力か
ら数えてｍ番目の出力を選択する第１のセレクタと、前
記第１のセレクタの出力を入力とし、前記第２のタイミ
ング信号をシフトクロックとした第２のシフトレジスタ
と、前記第１のシフトレジスタから出力される第１のタ
イミング出力を前記ピン列の配置に対応して分配する第
１の分配手段と、前記第２のシフトレジスタから出力さ
れる第２のタイミング出力を前記ピン列の配置に対応し
て分配する第２の分配手段と、前記第２のタイミング信
号よりＴ６時間遅れた第３のタイミング信号を出力する
比較手段と、前記第２の分配手段が分配した前記第２の
タイミング出力と前記第３のタイミング信号の論理積を
おこなう第２のＡＮＤ回路と、印字データと前記第１の
分配手段が分配した前記第１のタイミング出力の論理積
をおこなう第１のＡＮＤ回路と、前記第１のＡＮＤ回路
の出力をセット信号、前記第２のＡＮＤ回路の出力をリ
セット信号として動作し、全ピンの印字タイミング信号
を生成するセットリセットラッチとを備えた。

【００１２】

【００１３】

【作用】請求項１〜２記載の発明では前記した構成によ
りシフトクロックの周波数を上げずに印字ヘッドの通電
時間を維持し、キャリッジの移動方向に対して傾斜をつ
けた印字ヘッドのピン列の傾斜を補正し、任意のタイミ
ングで印字開始する事ができる。

【００１４】

【００１５】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜１１に示す実施例１は請求項１〜３記載の
発明の実施例、図１２〜１５に示す実施例２は請求項４
〜６記載の発明の実施例である。

【００１６】（実施例１）（図１〜１１参照） 図１は、本発明の実施例１における印字ヘッド制御装置
のブロック図である。

【００１７】図１において、２１は中央処理装置（以
下、ＣＰＵと略称する）、２２は各装置間のインターフ
ェースを受け持つ入出力部（以下、Ｉ／Ｏ部と略称す
る）、２３は文字フォント読みだし専用メモリー（以
下、文字フォントＲＯＭと略称する）である。

【００１８】２４は発振器、２５，２６は発振器２４よ
り発生する基本クロックａにより駆動され、ＣＰＵ２１
からの文字の品位を切り替える印字モードデータｂ１，
ｂ２を計数開始として、ピン列を構成する第１列目のピ
ンの駆動周期タイミング信号ｃ１、ドット間遅延タイミ
ング信号ｃ２を出力する第１，第２のタイマである。２
７はタイマ２５の出力信号ｃ１の変化点検出回路であ
る。２８は変化点検出回路２７の検出信号ｄ１をデータ
としタイマ２６の出力ｃ２をシフトクロックとする第１
のシフトレジスタである。２９，３０はシフトレジスタ
２８の出力ｅ１をＣＰＵ２１からの通電パルス幅データ
ｂ３，ｂ７で選択する第１のセレクタである。３１，３
２はセレクタ２９，３０の出力信号ｆ１，ｆ２を入力デ
ータとし、タイマ２６の出力信号ｃ２をクロックとする
第２のシフトレジスタである。

【００１９】３３，３４はＣＰＵ２１からの通電パルス
幅補正データｂ５，ｂ６とタイマ２６の計数値ｇとの一
致信号ｃ３，ｃ４を出力する比較器である。

【００２０】３５，３６，３７はシフトレジスタ２８，
３１，３２の出力信号ｅ１，ｅ２，ｅ３をＣＰＵ２１か
らの文字品位を切り替える印字モードデータｂ４、及び
印字ヘッドの移動方向制御信号ｂ８による選択信号ｈ
１，ｈ２，ｈ３を出力する分配器である。

【００２１】３８，３９は分配器３６，３７の出力信号
ｈ２，ｈ３と比較器３３，３４の出力信号ｃ３，ｃ４と
の論理積を行なうＡＮＤ回路である。

【００２２】４０はＣＰＵ２１からの印字データｂ９を
保持するラッチである。４１，４２は変化点検出回路２
７の検出信号ｄ１によりＣＰＵ２１の印字データｂ９を
保持するラッチ４０の出力ｉ１をドット列分の１データ
期間遅延させたデータｉ２，テータｉ２を１データ期間
遅延させたデータｉ３を出力するフリップフロップで構
成されているラッチである。

【００２３】４３はデータｉ１，ｉ２，ｉ３をＣＰＵ２
１からのセレクト信号ｂ１０によってセレクトするデー
タセレクタ、４４はデータセレクタ４３のセレクトデー
タｉ４を変化点検出器２７の出力信号ｄ１によって同期
保持するフリップフロップで構成されているラッチ、４
５はラッチ４４の保持している印字データｉ５と分配器
３５の分配タイミング信号ｈ１との論理積をとるＡＮＤ
回路である。

【００２４】４６，４７はＡＮＤ回路４５の出力信号ｓ
をセット信号とし、ＡＮＤ回路３８，３９の出力信号ｒ
１，ｒ２をそれぞれリセット信号として動作し、全ピン
のタイミング信号ｇ１，ｇ２を生成する各々１２個のセ
ットリセットラッチ部（以下、Ｓ−Ｒラッチと略称す
る）、４８はヘッドドライバーでＳ−Ｒラッチ４６，４
７の出力ｇ１，ｇ２によりヘッド４９を駆動する。

【００２５】図２はヘッドドライバ４８の１ピン分の回
路図、図３はヘッドドライバ４８を駆動する信号のタイ
ミングチャートである。図２においてヘッドコイル４９
の両端にはトランジスタ５０，５１、及びダイオード５
２が接続されており、トランジスタ５０のエミッタには
電源、ベースは抵抗器５３を介してトランジスタ５４の
コレクタに接続されている。トランジスタ５４のエミッ
タは接地されている。

【００２６】以上の様に構成された印字ヘッド制御装置
について以下その動作を説明する。図４，５，６は本実
施例４の印字ヘッド制御装置が制御するヘッドの代表的
なピン列のパターンである。図４のピン列のパターンに
おいて、キャリッジの移動方向を軸としてとなり合うピ
ン間隔はＬ＊ｎ（ただしｎは０を含む整数である）とな
っている。以下図４においてヘッドのピン列のパターン
は２４ピンのうち奇数ピンを第１列、偶数ピンを第２列
とし、同１列のピンが同時に駆動される事がないようそ
れぞれの列の１２ピンのうちピンＮとピン（Ｎ＋２）が
１／１２０＊１／１２インチ印字方向にずれている。こ
こで１／１２０インチは文字のドット間隔である。第１
列と第２列におけるピンＮとピン（Ｎ＋１）は以下の説
明では同一タイミングで駆動されるようにしている。即
ち第１列と第２列の印字方向の間隔は１／１２０インチ
の整数倍となっている。

【００２７】図７はＳ−Ｒラッチ４６の出力信号ｇ１の
２４ピン分のタイミングを示したタイミングチャート、
図８はＳ−Ｒラッチ４７の出力信号ｇ２の２４ピン分の
タイミングを示したタイミングチャートである。Ｔ１は
１ドットを印字する基本サイクル、Ｔ２は図２のトラン
ジスタ５０のＯＮ時間、Ｔ３は図２のトランジスタ５１
のＯＮ時間、Ｔ５はピン毎の遅延時間である。Ｓ−Ｒラ
ッチ４６，４７はこれらの各ピン、各トランジスタに対
応する計２４種の基本サイクルの信号を生成する。

【００２８】図９はシフトレジスタ２８，３１とＡＮＤ
回路３８とＳ−Ｒラッチ４６の信号のタイミングを示し
たタイミングチャートである。タイマ２５はヘッドの印
字インターバルＴ１を１／２周期とする信号ｃ１を生成
する。変化点検出器２７は信号ｃ１の変化点を検出し、
タイマ２６をリセットする信号ｄ１とシフトレジスタ２
８の入力信号ｄ２を生成する。タイマ２６はＴ５＝Ｔ１
／ｎ（ただしｎは整数）なる周期の信号ｃ２を生成す
る。以下、説明ではｎ＝１２としてある。

【００２９】信号ｄ１によりタイマ２６はタイマ２５と
瞬時に同期する。信号ｄ２はシフトレジスタ２８により
信号ｃ２をシフトクロックとして順次遅延され、信号ｅ
１−１からｅ１−１２までの１２ビットのタイミング信
号を出力する。これらの出力においてｅ１−ｎに対して
のｅ１−（ｎ＋１）はＴ５時間遅延した信号となってい
る。（ただし ｎ＝１，２，１１）セレクタ２９はシフ
トレジスタ２８の出力ｅ１−１からｅ１−１２の中から Ｔ２／Ｔ５＝ｍ＋余り（Ｔ６） （ただし ｍは整数） なるｅ１−ｍ番目を選択する。

【００３０】シフトレジスタ３１の出力はシフトレジス
タ２８の出力ｅ１−ｎからＴ５＊ｍ遅延した信号ｅ２−
ｎとなっている。セレクタ３０、シフトレジスタ３２の
動作もセレクタ２９、シフトレジスタ３１のそれぞれと
同じ機能を有する。

【００３１】分配器３５，３６，３７はそれぞれｅ１−
ｎ，ｅ２−ｎ，ｅ３−ｎ番目の信号がピン列を構成する
どのピンに分配されるかを選択する。以下、説明ではｎ
番目の信号がピンの２ｎ−１番目と２ｎ番目に分配され
ている。

【００３２】ＡＮＤ回路４５により印字データとＡＮＤ
されたセット信号ｓ−１からｓ−１２によりＳ−Ｒラッ
チ部４６，４７のＳ−Ｒラッチを順次セットする。ＡＮ
Ｄ回路３８は信号ｅ２−ｎ（ｓ−ｎよりＴ５＊ｍ遅延し
ている）と比較器３３の出力信号Ｃ３のＴ６とをＡＮＤ
したリセット信号Ｒ１−ｎを出力する。ここで比較器３
３の出力信号Ｃ３のＴ６はヘッド通電時間Ｔ２をタイマ
２６の出力信号Ｃ２のＴ５で割ったときの余りとなるよ
う設定される。ＡＮＤ回路３９，比較器３４の動作もＡ
ＮＤ回路３８，比較器３３のそれぞれと同じ機能を有す
る。

【００３３】Ｓ−Ｒラッチ４６，４７のセットリセット
フリップフロップはＡＮＤ回路４５の出力信号にＳ−ｎ
でセットされ、ＡＮＤ回路３８，３９のリセット信号Ｒ
１−ｎ，Ｒ２−ｎでそれぞれリセットされる。即ち、Ｓ
−Ｒラッチ４６，４７の出力信号ｇ１−ｎをえる。

【００３４】以上は、印字モードが１／１２０インチド
ットピッチに対する説明であったが、たとえば印字モー
ドが１／２４０インチドットピッチの場合 Ｔ５＝Ｔ１／６となり、これにともないセレクタ２９，
３０の選択、及びＴ６の値の変化する。

【００３５】タイマ２６、比較器３３，３４、セレクタ
２９，３０ではＣＰＵ２１からの設定信号ｂ２，ｂ３，
ｂ４，ｂ５，ｂ６によりＴ５，ｍ，Ｔ６を決定する。

【００３６】図１０は印字データ合成部のタイミングチ
ャートである。印字モードにはたとえば印字ドット間隔
が１／３６０インチのものがあるが、ヘッドのドットパ
ターン間隔は１／１２０インチなので、１／１２０イン
チを１２分割する分散タイミングはＣＰＵ２１からの印
字ドット間隔が１／３６０インチの印字データｉ１の３
データ分にまたがる。こういった印字モードに対応する
ためには、まずデータｉ１に対してｉ２，ｉ３、の様に
それぞれ１データ、２データ期間遅延させたデータを
得、データセレクタ４３に入力し、ＣＰＵ２１からのセ
レクト信号ｂ１０によってセレクトされたデータｉ４を
得るようにする。図１０の場合、ピン１−８、ピン９−
１６、ピン１７−２４のそれぞれの印字データがｉ１，
ｉ２，ｉ３、に対応している。ここで印字データ間隔が
１／１２０インチ固定の場合はこのデータセレクタ４３
及びラッチ部４１，４２は必要ない。データセレクタ４
３の出力はラッチ４４に入力された２４ピンの各ピンそ
れぞれの印字データが図９に示す変化点検出信号ｄ１に
よってラッチされる。さらにこの２４ビットのラッチさ
れた各ピンのデータｉ５と分散タイミング信号ｈ１のＡ
ＮＤをＡＮＤ回路４５でとることによりＳ−Ｒラッチ４
６，４７のセットリセットフリップフロップをセットす
る信号ｓを得る。

【００３７】ヘッドドライバ４８では、図３に示すよう
にまずタイミング信号ｇ１，ｇ２を両方ｈｉｇｈにする
とトランジスタ５０，５１がＯＮになりヘッドコイル４
９に電流Ｉが流れ時定数に従って上昇する。次にｇ１を
ｌｏｗにするとトランジスタ５０がＯＦＦになりダイオ
ード５２からヘッドコイル４９へ電流が流れ込む。次に
ｇ２をｌｏｗにすると電流は徐々にゼロになる。この様
に電磁力で駆動されるワイヤドットプリンタはワイヤを
高速かつ低消費電力で駆動するためにヘッドコイル両端
をスイッチングする２段駆動になっておりｇ１，ｇ２、
２種類のタイミングのヘッド駆動信号により駆動され
る。

【００３８】本実施例１では、従来の回路は約７０００
ゲート必要なのに対して、約２０００ゲートで済む。図
１１に本実施例１の回路を使った分散印字の騒音に対す
る効果を示す。１／４分散で７ｄＢ，１／１２分散で１
０ｄＢの騒音低減効果がある。

【００３９】（実施例２）（図１２〜１５参照） ピン列の傾斜を補正するとなり合うピン毎の駆動信号タ
イミング生成部の構成は実施例１と同一のため同一符号
を付し説明を省略する。

【００４０】図１２は、本発明の実施例２における印字
ヘッド制御装置のブロック図である。

【００４１】図１２において、３７は複数のラッチが行
列形式に配置されたデータシフト部、３８はデータシフ
ト部３７を構成するラッチの保持又は透過動作を制御す
るＯＲ回路で構成される保持透過制御部、３９はデータ
シフト部３７を構成するラッチの保持動作状態における
保持データを次段に転送する転送制御部である。

【００４２】図１３は、データシフト部３７のラッチと
保持透過制御部３８のＯＲの基本接続構成でありＬＴ
１，ＬＴ２，ＬＴ３はＤ−ラッチ、ＯＲ１，ＯＲ２，Ｏ
Ｒ３はＯＲ回路である。

【００４３】ｉ１はＣＰＵ１により出力される印字デー
タ、ｉ５は遅延印字データ、Ｓ１，Ｓ２，Ｓ３は保持透
過制御部の制御出力、ｔは転送制御部のパルス出力、ｇ
は図１２のタイマ６のカウント値、ｄ１は図１２の変化
点検出回路７の変化点検出信号、ｂ１０はＣＰＵ１によ
り出力される印字ピッチデータである。

【００４４】以上のように構成された印字データ遅延部
について以下その動作を説明する。データシフト部３７
を構成するラッチはＤ−ラッチであり、制御端子Ｇに入
力される信号論理が１の時はラッチの入力端子Ｄに入力
された信号が出力端子Ｑに現われ、０の時は出力端子Ｑ
の信号論理は保持される。

【００４５】図１３のようにＤ−ラッチを接続し各Ｄ−
ラッチの制御端子Ｇに図１５に示す制御信号Ｓ３−１，
Ｓ２−１，Ｓ１−１を入力する事で、ラッチＬＴ１，Ｌ
Ｔ２はシフトレジスタとして動作し、ラッチＬＴ３は入
力データを出力にバイパスするため、３個の連続して接
続されたＤ−ラッチが２段のシフトレジスタとして機能
する。

【００４６】ＯＲ１，ＯＲ２，ＯＲ３に入力される信号
Ｔ−１，Ｔ−２，Ｔ−３時間軸上で互いに重なることの
ないパルス信号で、図１５の構成においてはＴ−３，Ｔ
−２，Ｔ−１の順に入力される。

【００４７】信号ｂ１０−１，ｂ１０−２，ｂ１０−３
はＯＲ回路の入力になっており、図１５においては信号
ｂ１０−３は論理１に設定され、信号ｂ１０−１，ｂ１
０−２は論理０に設定されている。

【００４８】上記は３個のＤ−ラッチが接続されている
場合の説明であるが、Ｄ−ラッチとＯＲ回路と時間軸上
で互いに重なることのないパルス信号を図１３のように
構成する事で、Ｎ個のＤ−ラッチを用いてＭ個のシフト
レジスタが構成可能となり、かつＭが容易に設定可能で
あるから、Ｎを越えない任意の長さの可変調シフトレジ
スタが構成可能である（Ｎ及びＭは１以上の整数、かつ
Ｎ＞Ｍとする）。

【００４９】この実施例２では、実施例１の効果の上
に、ピン列の傾斜を補正するとなり合うピン毎の印字デ
ータ遅延とデータセレクタを用いる事も少ない回路で構
成できる。

【００５０】以上のように本発明によれば、上記構成と
することにより、シフトクロックの周波数を上げずに印
字ヘッドの通電時間差を維持し、キャリッジの移動方向
に対して傾斜を付けた印字ヘッドのピン列の傾斜を補正
することが出来、ゲート数の低減が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例１における印字ヘッド制御装置
のブロック図

【図２】本実施例１のヘッドドライバの１ピン分の回路
図

【図３】本実施例１のヘッドドライバを駆動する信号の
タイミングチャート

【図４】本実施例１の印字ヘッド制御装置が制御するヘ
ッドのピン列のパターン説明図

【図５】本実施例１の印字ヘッド制御装置が制御するヘ
ッドのピン列のパターン説明図

【図６】本実施例１の印字ヘッド制御装置が制御するヘ
ッドのピン列のパターン説明図

【図７】本実施例１のＳ−Ｒラッチの出力信号ｇ１の２
４ピン分のタイミングを示したタイミングチャート

【図８】本実施例１のＳ−Ｒラッチの出力信号ｇ２の２
４ピン分のタイミングを示したタイミングチャート

【図９】本実施例１のシフトレジスタ、ＡＮＤ回路、Ｓ
−Ｒラッチの信号のタイミングチャート

【図１０】本実施例１の印字データ合成部のタイミング
チャート

【図１１】本実施例１の印字の騒音値を示す説明図

【図１２】本発明の実施例２における印字ヘッド制御装
置のブロック図

【図１３】本発明の実施例２の印字データ遅延部の基本
構成図

【図１４】本発明の実施例２のＤ−ラッチの動作の説明
図

【図１５】本発明の実施例２の印字データ遅延部のタイ
ミングチャート

【図１６】従来の２４ピンワイヤドットヘッドのピン列
のパターン説明図

【図１７】従来の２４ピンワイヤドットヘッドの駆動タ
イミングチャート

【図１８】従来の印字ヘッド制御装置のブロック図

【符号の説明】

２１ 中央処理装置 ２２ 入出力部 ２３ 文字フォント読みだし専用メモリ ２４ 発振器 ２５，２６ タイマ ２７ 変化点検出回路 ２８ シフトレジスタ ２９，３０ セレクタ ３１，３２ シフトレジスタ ３３，３４ 比較器 ３５，３６，３７ 分配器 ３８，３９ ＡＮＤ回路 ４０，４１，４２ ラッチ部 ４３ データセレクタ ４４ ラッチ部 ４５ ＡＮＤ回路 ４６，４７ セットリセットラッチ部 ４８ ヘッドドライバ ４９ ヘッドコイル ６７ データシフト部 ６８ 保持透過制御部 ６９ 転送制御部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−15877（ＪＰ，Ａ) 特開 平４−82758（ＪＰ，Ａ) 特開 昭58−59860（ＪＰ，Ａ) 特開 昭60−73855（ＪＰ，Ａ) 特開 平２−70446（ＪＰ，Ａ) 実開 平２−150248（ＪＰ，Ｕ) 特開 平４−197663（ＪＰ，Ａ) 特開 平２−289361（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) B41J 2/51 B41J 2/255 B41J 2/30

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】キャリッジに搭載され、前記キャリッジの
   移動方向に直交する方向に対して傾斜をつけた印字ヘッ
   ドのピン列の各々のピンに対応した駆動時間Ｔ２の駆動
   信号を供給し外部から送られてきた印字データに応じて
   印字をおこなわせる印字ヘッド制御装置であって、 前記ピンの駆動周期に同期した第１のタイミング信号を
   発生する第１のタイマと、前記第１のタイミング信号の変化点を検出する変化点検
   出手段と、 前記変化点検出手段の出力によりリセットされるととも
   に 前記ピン列の傾斜を補正するとなり合うピン毎の駆動
   信号の時間差Ｔ５に同期した第２のタイミング信号を発
   生する第２のタイマと、 前記第１のタイミング信号を入力とし前記第２のタイミ
   ング信号をシフトクロックとした第１のシフトレジスタ
   と、Ｔ２／Ｔ５＝ｍ余りＴ６（ｍは整数）とした場合に 前記
   第１のシフトレジスタの出力のうちの最初の出力から数
   えてｍ番目の出力を選択する第１のセレクタと、 前記第１のセレクタの出力を入力とし、前記第２のタイ
   ミング信号をシフトクロックとした第２のシフトレジス
   タと、 前記第１のシフトレジスタから出力される第１のタイミ
   ング出力を前記ピン列の配置に対応して分配する第１の
   分配手段と、前記第２のシフトレジスタから出力される第２のタイミ
   ング出力を前記ピン列の配置に対応して分配する第２の
   分配手段と、 前記第２のタイミング信号よりＴ６時間遅れた第３のタ
   イミング信号を出力する比較手段と、 前記第２の分配手段が分配した前記第２のタイミング出
   力と前記第３のタイミング信号の論理積をおこなう第２
   のＡＮＤ回路と、印字データと前記第１の分配手段が分配した前記第１の
   タイミング出力の論理積をおこなう第１のＡＮＤ回路
   と、 前記第１のＡＮＤ回路の出力をセット信号、前記第２の
   ＡＮＤ回路の出力をリセット信号として動作し、全ピン
   の印字タイミング信号を生成するセットリセットラッチ
   とを備えたことを特徴とする印字ヘッド制御装置。
2. 【請求項２】前記第１のタイマ及び前記第２のタイマの
   周期が複数のフォントや単位長さあたりの文字の数の変
   更に対応して変化することを特徴とする請求項１記載の
   印字ヘッド制御装置。