JPH0640083A - 印字ヘッド制御装置 - Google Patents

印字ヘッド制御装置

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JPH0640083A
JPH0640083A JP19664192A JP19664192A JPH0640083A JP H0640083 A JPH0640083 A JP H0640083A JP 19664192 A JP19664192 A JP 19664192A JP 19664192 A JP19664192 A JP 19664192A JP H0640083 A JPH0640083 A JP H0640083A
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Abstract

(57)【要約】 【目的】 印字性能の低下を招くことなく、少ない回路
で分散印字制御を実現する印字ヘッド制御装置を提供す
ることにある。 【構成】 分散印字制御部は、印字周期を決定するタイ
マ25と、印字周期に同期しかつピン間の駆動時間差の
基本時間を決定するタイマ26と、駆動時間の微調整タ
イミングを発生する比較器33,34と、ヘッドを構成
する各ピンの物理的配置に応じて駆動タイミングを遅
延、分配するセレクタ29,30と、シフトレジスタ2
8,31,32、分配器36,37と、印字データを印
字密度に応じて遅延、選択するラッチ40,41,4
2,44と、データセレクタ43と、印字タイミングと
印字データを合成するAND回路38,39,45と、
AND回路より出力されるセットリセットタイミングパ
ルスを駆動波形に変換するS−Rラッチ46,47、と
印字ヘッドのコイルに駆動電流を供給するヘッドドライ
バ48から構成される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ドットマトリクスプリ
ンタの印字ヘッド制御装置に関するものである。
【0002】
【従来の技術】近年、ドットマトリクスプリンタにおい
て各ピンが同時に打点することによる騒音、電源の大容
量化や電磁力を利用する場合の磁気干渉などの回避及び
高密度実装化等のためにキャリッジに搭載され、キャリ
ッジの移動方向に直交する方向に対してピンを傾斜して
配列した印字ヘッドのピン列の各々のピンに対応した駆
動信号を供給し印字をおこなわせる分散印字ヘッドが用
いられ、分散印字ヘッドの印字ヘッド制御装置が使用さ
れている。
【0003】以下従来の印字ヘッド制御装置について説
明する。図16(a)は従来の24ピンワイヤドットヘ
ッドのピン列のパターンである。図16(b)はピンを
傾斜して配列した分散印字ヘッドのピン列のパターン、
図16(c)は分散印字ヘッドのピン列のパターンのも
う一つの例である。
【0004】図17(a),(b),(c)は24ピン
ワイヤドットヘッドの駆動タイミングチャートであり、
図17(a),図17(b),図17(c)はそれぞれ
図16(a),図16(b),図16(c)のピン列の
パターンのヘッドに対応している。図16(a)のピン
列のパターンにおいては図17(a)に示すように文字
を構成するドットとドットの間隔を決定するタイミング
T7、ヘッドのピンを駆動するヘッドコイルの通電時間
を決定するタイミングT8を生成するタイマのみでよい
が、図16(b)のピン列のパターンにおいては図17
(b)に示すように各々のピンで駆動タイミングが異な
るため、タイミングT7,タイミングT8を生成するタ
イマだけでなく、ピン配列の傾斜に従ってピン毎の遅延
時間を決定するタイミングT9を生成するタイマが必要
で、24ピンの駆動タイミング全てをタイミングY9ず
つ遅延する必要がある。図16(c)のピン配列では図
17(c)に示すように駆動タイミングの遅延を6ピン
のグループ毎に行ない制御回路を簡略化している。
【0005】図18は図16(c)のピン配列を持つ従
来の印字ヘッド制御装置のブロック図である。図18に
おいて、1は文字フォントのデータが書き込まれている
文字フォント読みだし専用メモリ(以下、文字フォント
ROMと略称する)、2は印字データ分散用のタイミン
グを生成する分散タイミング生成部で、図17(b)に
示すようなT7,T8のタイミングを有するクロックを
生成するタイマ3,T9のタイミングを有するクロック
を生成するタイマ4及び、これらのタイマ3,4を動作
させる発振器5よりなっている。6は文字フォントRO
M1より読み出された印字データを遅延させるシフトレ
ジスタ部である。7は中央処理装置(以下、CPUと略
称する)で文字フォントROM1、分散タイミング生成
部2、シフトレジスタ部6のそれぞれを入出力部(以
下、I/O部と略称する)8を介して制御している。9
は24個のAND回路でそれぞれCPU7からの24ピ
ン分の印字データとタイマ3の出力のANDを取る。1
0はヘッドコイル11にパルス信号を印加するヘッドド
ライバである。
【0006】以上のように構成された印字ヘッド制御装
置についてその動作を以下に説明する。
【0007】CPU7はタイマ3により図17(b)の
1ピン目のタイミング信号(以下、シフトデータと略称
する)の立ち下がりタイミングWが常に知らされ、CP
U7は文字フォントROM1より24ピン分の印字デー
タを読み込みシフトデータの立ち下がりタイミングに従
ってAND回路9へ送り、AND回路9で24ピン分の
印字データのそれぞれとタイマ3の出力のANDをとり
シフトレジスタ部6へ送る。またタイマ4では文字モー
ドデータXをCPU7より受取それらの印字モードに応
じた図17(b)のT9を周期とするタイミングを有す
るクロック(以下、シフトクロックと略称する)をシフ
トレジスタ部6に送る。
【0008】シフトレジスタ部6はAND回路9からの
出力信号、シフトクロックに基づき図17(b)の1ピ
ンから24ピンまでの駆動信号を生成し、ヘッドドライ
バ10へ送る。ヘッドドライバ10は、シフトレジスタ
部6からの駆動信号によりヘッドコイル11にパルス電
圧を与えることによりヘッドを駆動する。シフトクロッ
クtの周波数は種々の文字に関する印字モードに対応し
て変化するが、T8のタイミングを維持する為にはT8
がシフトクロックtの整数倍でなければならないので、
必然的にシフトクロックtの周波数を上げる、即ちT9
期間を細分化したシフトクロックをシフトレジスタ部6
に与える必要が生じる。このためシフトレジスタ部6の
シフトレジスタは複数段設けていた。
【0009】
【発明が解決しようとする課題】しかしながら前記従来
の構成では、文字フォントROM1より読み出された印
字データにヘッドコイル11の通電時間のデータを付加
し、この印字データに通電時間のデータを付加したデー
タにより印字データ部6を構成しているシフトレジスタ
で、分散印字ヘッドのピン列の各々のピンに対応した分
散データを生成しているのでヘッドコイル11の通電時
間をあらゆる印字モードに対しても維持するためヘッド
コイル11の通電時間が常にシフトレジスタ部6のシフ
トレジスタを駆動するシフトクロックの周期の整数倍と
なるようシフトクロックの周波数を高くする必要があ
り、シフトレジスタ部6においてシフトレジスタ等の数
が多くゲート数が多くなる。ゲート数を少なくするため
に図16(c)のようなピン列のパターン構成にする
と、印字騒音低減、電源容量縮小等の効果が失われる。
【0010】本発明が解決しようとする課題は、これら
の問題点を解消した印字ヘッド制御装置を提供すること
にある。
【0011】
【課題を解決するための手段】本発明は前記課題を解決
するため、キャリッジに搭載され、前記キャリッジの移
動方向に直交する方向に対して傾斜をつけた印字ヘッド
のピン列の各々のピンに対応した駆動信号を供給し印字
をおこなわせる印字ヘッド制御装置であって、前記ピン
列の傾斜を補正するとなり合うピン毎の駆動信号の時間
差を周期とし、前記印字ヘッドの通電時間の立ち上がり
タイミングに同期した第1のタイミング信号を発生する
第1のタイマと、前記ピン列の傾斜を補正するとなり合
うピン毎の駆動信号の時間差を周期とし、前記印字ヘッ
ドの通電時間の立ち上がりタイミングに同期した第2の
タイミング信号を発生する第2のタイマと、前記第1の
タイミング信号をシフトクロックとした第1のシフトレ
ジスタと、前記第1のシフトレジスタの出力を選択する
第1のセレクタと、前記第1のセレクタの出力を入力と
し、前記第2のタイミング信号をシフトクロックとした
第2のシフトレジスタと、前記第1のシフトレジスタ及
び前記第2のシフトレジスタのタイミング出力を前記ピ
ン列の配置に対応して分配する分配手段と、前記第2の
シフトレジスタ出力と前記第2のタイミング信号の論理
積をおこなう第1のAND回路と、前記第1のシフトレ
ジスタの出力をセット信号、前記第1のAND回路の出
力をリセット信号として動作し、全ピンの印字タイミン
グ信号を生成するセットリセットラッチと、前記ピン列
の駆動周期に同期したタイミング信号の変化点検出回路
と、前記変化点検出回路の出力が前記第2のタイマを初
期化するリセット部を備えた。
【0012】又、別の発明では、キャリッジに搭載さ
れ、前記キャリッジの移動方向に直交する方向に対して
傾斜をつけた印字ヘッドのピン列の各々のピンに対応し
た駆動信号を供給し印字をおこなわせる印字ヘッド制御
装置であって、前記ピン列の傾斜を補正するとなり合う
ピン毎の駆動信号タイミング生成部と、前記ピン列の傾
斜を補正するとなり合うピン毎の印字データ遅延を行な
う複数のラッチが行列形式に配置された第1のデータシ
フト部と、前記第1のデータシフト部を構成するラッチ
の動作を保持又は透過動作に制御する第1の保持透過制
御手段と、前記第1のデータシフト部を構成する前記ラ
ッチの保持動作状態における保持データを次段に転送す
る第1の転送制御部を備えた。
【0013】
【作用】請求項1〜3記載の発明では前記した構成によ
りシフトクロックの周波数を上げずに印字ヘッドの通電
時間を維持し、キャリッジの移動方向に対して傾斜をつ
けた印字ヘッドのピン列の傾斜を補正し、任意のタイミ
ングで印字開始する事ができる。
【0014】又、請求項4〜6記載の発明では前記した
構成によりピン列の傾斜を補正するとなり合うピン毎の
印字データ遅延をデータセレクタを用いる事なく少ない
回路で構成できる。
【0015】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図1〜11に示す実施例1は請求項1〜3記載の
発明の実施例、図12〜15に示す実施例2は請求項4
〜6記載の発明の実施例である。
【0016】(実施例1)(図1〜11参照) 図1は、本発明の実施例1における印字ヘッド制御装置
のブロック図である。
【0017】図1において、21は中央処理装置(以
下、CPUと略称する)、22は各装置間のインターフ
ェースを受け持つ入出力部(以下、I/O部と略称す
る)、23は文字フォント読みだし専用メモリー(以
下、文字フォントROMと略称する)である。
【0018】24は発振器、25,26は発振器24よ
り発生する基本クロックaにより駆動され、CPU21
からの文字の品位を切り替える印字モードデータb1,
b2を計数開始として、ピン列を構成する第1列目のピ
ンの駆動周期タイミング信号c1、ドット間遅延タイミ
ング信号c2を出力する第1,第2のタイマである。2
7はタイマ25の出力信号c1の変化点検出回路であ
る。28は変化点検出回路27の検出信号d1をデータ
としタイマ26の出力c2をシフトクロックとする第1
のシフトレジスタである。29,30はシフトレジスタ
28の出力e1をCPU21からの通電パルス幅データ
b3,b7で選択する第1のセレクタである。31,3
2はセレクタ29,30の出力信号f1,f2を入力デ
ータとし、タイマ26の出力信号c2をクロックとする
第2のシフトレジスタである。
【0019】33,34はCPU21からの通電パルス
幅補正データb5,b6とタイマ26の計数値gとの一
致信号c3,c4を出力する比較器である。
【0020】35,36,37はシフトレジスタ28,
31,32の出力信号e1,e2,e3をCPU21か
らの文字品位を切り替える印字モードデータb4、及び
印字ヘッドの移動方向制御信号b8による選択信号h
1,h2,h3を出力する分配器である。
【0021】38,39は分配器36,37の出力信号
h2,h3と比較器33,34の出力信号c3,c4と
の論理積を行なうAND回路である。
【0022】40はCPU21からの印字データb9を
保持するラッチである。41,42は変化点検出回路2
7の検出信号d1によりCPU21の印字データb9を
保持するラッチ40の出力i1をドット列分の1データ
期間遅延させたデータi2,テータi2を1データ期間
遅延させたデータi3を出力するフリップフロップで構
成されているラッチである。
【0023】43はデータi1,i2,i3をCPU2
1からのセレクト信号b10によってセレクトするデー
タセレクタ、44はデータセレクタ43のセレクトデー
タi4を変化点検出器27の出力信号d1によって同期
保持するフリップフロップで構成されているラッチ、4
5はラッチ44の保持している印字データi5と分配器
35の分配タイミング信号h1との論理積をとるAND
回路である。
【0024】46,47はAND回路45の出力信号s
をセット信号とし、AND回路38,39の出力信号r
1,r2をそれぞれリセット信号として動作し、全ピン
のタイミング信号g1,g2を生成する各々12個のセ
ットリセットラッチ部(以下、S−Rラッチと略称す
る)、48はヘッドドライバーでS−Rラッチ46,4
7の出力g1,g2によりヘッド49を駆動する。
【0025】図2はヘッドドライバ48の1ピン分の回
路図、図3はヘッドドライバ48を駆動する信号のタイ
ミングチャートである。図2においてヘッドコイル49
の両端にはトランジスタ50,51、及びダイオード5
2が接続されており、トランジスタ50のエミッタには
電源、ベースは抵抗器53を介してトランジスタ54の
コレクタに接続されている。トランジスタ54のエミッ
タは接地されている。
【0026】以上の様に構成された印字ヘッド制御装置
について以下その動作を説明する。図4,5,6は本実
施例4の印字ヘッド制御装置が制御するヘッドの代表的
なピン列のパターンである。図4のピン列のパターンに
おいて、キャリッジの移動方向を軸としてとなり合うピ
ン間隔はL*n(ただしnは0を含む整数である)とな
っている。以下図4においてヘッドのピン列のパターン
は24ピンのうち奇数ピンを第1列、偶数ピンを第2列
とし、同1列のピンが同時に駆動される事がないようそ
れぞれの列の12ピンのうちピンNとピン(N+2)が
1/120*1/12インチ印字方向にずれている。こ
こで1/120インチは文字のドット間隔である。第1
列と第2列におけるピンNとピン(N+1)は以下の説
明では同一タイミングで駆動されるようにしている。即
ち第1列と第2列の印字方向の間隔は1/120インチ
の整数倍となっている。
【0027】図7はS−Rラッチ38の出力信号g1の
24ピン分のタイミングを示したタイミングチャート、
図8はS−Rラッチ39の出力信号g2の24ピン分の
タイミングを示したタイミングチャートである。T1は
1ドットを印字する基本サイクル、T2は図2のトラン
ジスタ50のON時間、T3は図2のトランジスタ51
のON時間、T5はピン毎の遅延時間である。S−Rラ
ッチ38,39はこれらの各ピン、各トランジスタに対
応する計24種の基本サイクルの信号を生成する。
【0028】図9はシフトレジスタ28,31とAND
回路38とS−Rラッチ46の信号のタイミングを示し
たタイミングチャートである。タイマ25はヘッドの印
字インターバルT1を1/2周期とする信号c1を生成
する。変化点検出器27は信号c1の変化点を検出し、
タイマ26をリセットする信号d1とシフトレジスタ2
8の入力信号d2を生成する。タイマ26はT5=T1
/n(ただしnは整数)なる周期の信号c2を生成す
る。以下、説明ではn=12としてある。
【0029】信号d1によりタイマ26はタイマ25と
瞬時に同期する。信号d2はシフトレジスタ28により
信号c2をシフトクロックとして順次遅延され、信号e
1−1からe1−12までの12ビットのタイミング信
号を出力する。これらの出力においてe1−nに対して
のe1−(n+1)はT5時間遅延した信号となってい
る。(ただし n=1,2,11)セレクタ29はシフ
トレジスタ28の出力e1−1からe1−12の中から T2/T5=m+余り(T6) (ただし mは整数) なるe1−m番目を選択する。
【0030】シフトレジスタ31の出力はシフトレジス
タ28の出力e1−nからT5*m遅延した信号e2−
nとなっている。セレクタ30、シフトレジスタ32の
動作もセレクタ29、シフトレジスタ31のそれぞれと
同じ機能を有する。
【0031】分配器35,36,37はそれぞれe1−
n,e2−n,e3−n番目の信号がピン列を構成する
どのピンに分配されるかを選択する。以下、説明ではn
番目の信号がピンの2n−1番目と2n番目に分配され
ている。
【0032】AND回路45により印字データとAND
されたセット信号s−1からs−12によりS−Rラッ
チ部46,47のS−Rラッチを順次セットする。AN
D回路38は信号e2−n(s−nよりT5*m遅延し
ている)と比較器33の出力信号C3のT6とをAND
したリセット信号R1−nを出力する。ここで比較器3
3の出力信号C3のT6はヘッド通電時間T2をタイマ
26の出力信号C2のT5で割ったときの余りとなるよ
う設定される。AND回路39,比較器34の動作もA
ND回路38,比較器33のそれぞれと同じ機能を有す
る。
【0033】S−Rラッチ46,47のセットリセット
フリップフロップはAND回路45の出力信号にS−n
でセットされ、AND回路38,39のリセット信号R
1−n,R2−nでそれぞれリセットされる。即ち、S
−Rラッチ46,47の出力信号g1−nをえる。
【0034】以上は、印字モードが1/120インチド
ットピッチに対する説明であったが、たとえば印字モー
ドが1/240インチドットピッチの場合 T5=T1/6となり、これにともないセレクタ29,
30の選択、及びT6の値の変化する。
【0035】タイマ26、比較器33,34、セレクタ
29,30ではCPU21からの設定信号b2,b3,
b4,b5,b6によりT5,m,T6を決定する。
【0036】図10は印字データ合成部のタイミングチ
ャートである。印字モードにはたとえば印字ドット間隔
が1/360インチのものがあるが、ヘッドのドットパ
ターン間隔は1/120インチなので、1/120イン
チを12分割する分散タイミングはCPU21からの印
字ドット間隔が1/360インチの印字データi1の3
データ分にまたがる。こういった印字モードに対応する
ためには、まずデータi1に対してi2,i3、の様に
それぞれ1データ、2データ期間遅延させたデータを
得、データセレクタ43に入力し、CPU21からのセ
レクト信号b10によってセレクトされたデータi4を
得るようにする。図10の場合、ピン1−8、ピン9−
16、ピン17−24のそれぞれの印字データがi1,
i2,i3、に対応している。ここで印字データ間隔が
1/120インチ固定の場合はこのデータセレクタ43
及びラッチ部41,42は必要ない。データセレクタ4
3の出力はラッチ44に入力された24ピンの各ピンそ
れぞれの印字データが図9に示す変化点検出信号d1に
よってラッチされる。さらにこの24ビットのラッチさ
れた各ピンのデータi5と分散タイミング信号h1のA
NDをAND回路45でとることによりS−Rラッチ4
6,47のセットリセットフリップフロップをセットす
る信号sを得る。
【0037】ヘッドドライバ48では、図3に示すよう
にまずタイミング信号g1,g2を両方highにする
とトランジスタ50,51がONになりヘッドコイル4
9に電流Iが流れ時定数に従って上昇する。次にg1を
lowにするとトランジスタ50がOFFになりダイオ
ード52からヘッドコイル49へ電流が流れ込む。次に
g2をlowにすると電流は徐々にゼロになる。この様
に電磁力で駆動されるワイヤドットプリンタはワイヤを
高速かつ低消費電力で駆動するためにヘッドコイル両端
をスイッチングする2段駆動になっておりg1,g2、
2種類のタイミングのヘッド駆動信号により駆動され
る。
【0038】本実施例1では、従来の回路は約7000
ゲート必要なのに対して、約2000ゲートで済む。図
11に本実施例1の回路を使った分散印字の騒音に対す
る効果を示す。1/4分散で7dB,1/12分散で1
0dBの騒音低減効果がある。
【0039】(実施例2)(図12〜15参照) ピン列の傾斜を補正するとなり合うピン毎の駆動信号タ
イミング生成部の構成は実施例1と同一のため同一符号
を付し説明を省略する。
【0040】図12は、本発明の実施例2における印字
ヘッド制御装置のブロック図である。
【0041】図12において、67は複数のラッチが行
列形式に配置されたデータシフト部、68はデータシフ
ト部67を構成するラッチの保持又は透過動作を制御す
るOR回路で構成される保持透過制御部、69はデータ
シフト部67を構成するラッチの保持動作状態における
保持データを次段に転送する転送制御部である。
【0042】図13は、データシフト部67のラッチと
保持透過制御部68のORの基本接続構成でありLT
1,LT2,LT3はD−ラッチ、OR1,OR2,O
R3はOR回路である。
【0043】i1はCPU21により出力される印字デ
ータ、i5は遅延印字データ、S1,S2,S3は保持
透過制御部の制御出力、tは転送制御部のパルス出力、
gは図12のタイマ26のカウント値、d1は図12の
変化点検出回路27の変化点検出信号、b10はCPU
21により出力される印字ピッチデータである。
【0044】以上のように構成された印字データ遅延部
について以下その動作を説明する。データシフト部67
を構成するラッチはD−ラッチであり、制御端子Gに入
力される信号論理が1の時はラッチの入力端子Dに入力
された信号が出力端子Qに現われ、0の時は出力端子Q
の信号論理は保持される。
【0045】図13のようにD−ラッチを接続し各D−
ラッチの制御端子Gに図15に示す制御信号S3−1,
S2−1,S1−1を入力する事で、ラッチLT1,L
T2はシフトレジスタとして動作し、ラッチLT3は入
力データを出力にバイパスするため、3個の連続して接
続されたD−ラッチが2段のシフトレジスタとして機能
する。
【0046】OR1,OR2,OR3に入力される信号
T−1,T−2,T−3時間軸上で互いに重なることの
ないパルス信号で、図15の構成においてはT−3,T
−2,T−1の順に入力される。
【0047】信号b10−1,b10−2,b10−3
はOR回路の入力になっており、図15においては信号
b10−3は論理1に設定され、信号b10−1,b1
0−2は論理0に設定されている。
【0048】上記は3個のD−ラッチが接続されている
場合の説明であるが、D−ラッチとOR回路と時間軸上
で互いに重なることのないパルス信号を図13のように
構成する事で、N個のD−ラッチを用いてM個のシフト
レジスタが構成可能となり、かつMが容易に設定可能で
あるから、Nを越えない任意の長さの可変調シフトレジ
スタが構成可能である(N及びMは1以上の整数、かつ
N>Mとする)。
【0049】この実施例2では、実施例1の効果の上
に、ピン列の傾斜を補正するとなり合うピン毎の印字デ
ータ遅延とデータセレクタを用いる事も少ない回路で構
成できる。
【0050】
【発明の効果】以上のように本発明によれば、上記構成
とすることにより、シフトクロックの周波数を上げずに
印字ヘッドの通電時間差を維持し、キャリッジの移動方
向に対して傾斜を付けた印字ヘッドのピン列の傾斜を補
正することが出来、ゲート数の低減が可能となる。又、
請求項4〜6記載の発明では、更にデータセレクタを用
いる事も少ない回路で構成できるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施例1における印字ヘッド制御装置
のブロック図
【図2】本実施例1のヘッドドライバの1ピン分の回路
【図3】本実施例1のヘッドドライバを駆動する信号の
タイミングチャート
【図4】本実施例1の印字ヘッド制御装置が制御するヘ
ッドのピン列のパターン説明図
【図5】本実施例1の印字ヘッド制御装置が制御するヘ
ッドのピン列のパターン説明図
【図6】本実施例1の印字ヘッド制御装置が制御するヘ
ッドのピン列のパターン説明図
【図7】本実施例1のS−Rラッチの出力信号g1の2
4ピン分のタイミングを示したタイミングチャート
【図8】本実施例1のS−Rラッチの出力信号g2の2
4ピン分のタイミングを示したタイミングチャート
【図9】本実施例1のシフトレジスタ、AND回路、S
−Rラッチの信号のタイミングチャート
【図10】本実施例1の印字データ合成部のタイミング
チャート
【図11】本実施例1の印字の騒音値を示す説明図
【図12】本発明の実施例2における印字ヘッド制御装
置のブロック図
【図13】本発明の実施例2の印字データ遅延部の基本
構成図
【図14】本発明の実施例2のD−ラッチの動作の説明
【図15】本発明の実施例2の印字データ遅延部のタイ
ミングチャート
【図16】従来の24ピンワイヤドットヘッドのピン列
のパターン説明図
【図17】従来の24ピンワイヤドットヘッドの駆動タ
イミングチャート
【図18】従来の印字ヘッド制御装置のブロック図
【符号の説明】
21 中央処理装置 22 入出力部 23 文字フォント読みだし専用メモリ 24 発振器 25,26 タイマ 27 変化点検出回路 28 シフトレジスタ 29,30 セレクタ 31,32 シフトレジスタ 33,34 比較器 35,36,37 分配器 38,39 AND回路 40,41,42 ラッチ部 43 データセレクタ 44 ラッチ部 45 AND回路 46,47 セットリセットラッチ部 48 ヘッドドライバ 49 ヘッドコイル 67 データシフト部 68 保持透過制御部 69 転送制御部

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】キャリッジに搭載され、前記キャリッジの
    移動方向に直交する方向に対して傾斜をつけた印字ヘッ
    ドのピン列の各々のピンに対応した駆動信号を供給し印
    字をおこなわせる印字ヘッド制御装置であって、 前記ピン列の傾斜を補正するとなり合うピン毎の駆動信
    号の時間差を周期とし、前記印字ヘッドの通電時間の立
    ち上がりタイミングに同期した第1のタイミング信号を
    発生する第1のタイマと、 前記ピン列の傾斜を補正するとなり合うピン毎の駆動信
    号の時間差を周期とし、前記印字ヘッドの通電時間の立
    ち上がりタイミングに同期した第2のタイミング信号を
    発生する第2のタイマと、 前記第1のタイミング信号をシフトクロックとした第1
    のシフトレジスタと、 前記第1のシフトレジスタの出力を選択する第1のセレ
    クタと、 前記第1のセレクタの出力を入力とし、前記第2のタイ
    ミング信号をシフトクロックとした第2のシフトレジス
    タと、 前記第1のシフトレジスタ及び前記第2のシフトレジス
    タのタイミング出力を前記ピン列の配置に対応して分配
    する分配手段と、 前記第2のシフトレジスタ出力と前記第2のタイミング
    信号の論理積をおこなう第1のAND回路と、 前記第1のシフトレジスタの出力をセット信号、前記第
    1のAND回路の出力をリセット信号として動作し、全
    ピンの印字タイミング信号を生成するセットリセットラ
    ッチと、 前記ピン列の駆動周期に同期したタイミング信号の変化
    点検出回路と、 前記変化点検出回路の出力が前記第2のタイマを初期化
    するリセット部を備えたことを特徴とする印字ヘッド制
    御装置。
  2. 【請求項2】前記第1のタイマ及び前記第2のタイマの
    周期が複数のフォントや単位長さあたりの文字の数の変
    更に対応して変化することを特徴とする請求項1記載の
    印字ヘッド制御装置。
  3. 【請求項3】前記ピン列の傾斜がとなり合うピン間で前
    記キャリッジの移動方向で1/1440インチ及びその
    整数倍であることを特徴とする請求項1記載の印字ヘッ
    ド制御装置。
  4. 【請求項4】キャリッジに搭載され、前記キャリッジの
    移動方向に直交する方向に対して傾斜をつけた印字ヘッ
    ドのピン列の各々のピンに対応した駆動信号を供給し印
    字をおこなわせる印字ヘッド制御装置であって、 前記ピン列の傾斜を補正するとなり合うピン毎の駆動信
    号タイミング生成部と、前記ピン列の傾斜を補正すると
    なり合うピン毎の印字データ遅延を行なう複数のラッチ
    が行列形式に配置された第1のデータシフト部と、前記
    第1のデータシフト部を構成するラッチの動作を保持又
    は透過動作に制御する第1の保持透過制御手段と、前記
    第1のデータシフト部を構成する前記ラッチの保持動作
    状態における保持データを次段に転送する第1の転送制
    御部を備えたことを特徴とする印字ヘッド制御装置。
  5. 【請求項5】前記第1のデータシフト部が複数のフォン
    トや単位長さあたりの文字の数の変更に対応して変化す
    ることを特徴とする請求項4記載の印字ヘッド制御装
    置。
  6. 【請求項6】前記ピン列の傾斜がとなり合うピン間で前
    記キャリッジの移動方向で最小制御量及びその整数倍で
    あることを特徴とする請求項4記載の印字ヘッド制御装
    置。
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