JP2794910B2 - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
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- JP2794910B2 JP2794910B2 JP2173034A JP17303490A JP2794910B2 JP 2794910 B2 JP2794910 B2 JP 2794910B2 JP 2173034 A JP2173034 A JP 2173034A JP 17303490 A JP17303490 A JP 17303490A JP 2794910 B2 JP2794910 B2 JP 2794910B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPLL周波数シンセサイザに関し、特に周波数
の切り換えの高速化を図ったPLL周波数シンセサイザに
関する。
の切り換えの高速化を図ったPLL周波数シンセサイザに
関する。
従来、周波数の切り換えの高速化を図ったPLL周波数
シンセサイザとして、1989年電子情報通信学会秋季全国
大会にて発表されたＢ−545DLP高速周波数シンセサイザ
がある。
シンセサイザとして、1989年電子情報通信学会秋季全国
大会にて発表されたＢ−545DLP高速周波数シンセサイザ
がある。
第２図はそのブロック図であり、基準周波数発振器1,
位相周波数比較器2,ループフィルタ4,電圧制御発振器5,
可変周波数分周器６でPLLループを構成する。そして、
位相周波数比較器２の後段にループスイッチ13を介挿す
るとともに、ループフィルタ４の後段にD/A変換器15の
出力が入力される加算器14を介挿し、さらにこの加算器
14の出力側にA/D変換器16を接続している。また、分周
数入力端12から入力される分周数データによって前記可
変周波数分周器6,ループスイッチ13,D/A変換器15,A/D変
換器16を制御するコントロール回路17を設けている。
位相周波数比較器2,ループフィルタ4,電圧制御発振器5,
可変周波数分周器６でPLLループを構成する。そして、
位相周波数比較器２の後段にループスイッチ13を介挿す
るとともに、ループフィルタ４の後段にD/A変換器15の
出力が入力される加算器14を介挿し、さらにこの加算器
14の出力側にA/D変換器16を接続している。また、分周
数入力端12から入力される分周数データによって前記可
変周波数分周器6,ループスイッチ13,D/A変換器15,A/D変
換器16を制御するコントロール回路17を設けている。
この周波数シンセサイザでは、定常状態においては、
加算器14からの出力をA/D変換器16でAD変換し、これを
コントロール回路17に蓄えておく。ループスイッチ13は
この時閉じている。
加算器14からの出力をA/D変換器16でAD変換し、これを
コントロール回路17に蓄えておく。ループスイッチ13は
この時閉じている。
そして、分周数入力端12から希望する周波数データが
入力されると、コントロール回路17はループスイッチ13
を開いてループをオープン状態にするとともに、その代
わりにD/A変換器15にデータを出力し、加算器14を介し
て電圧制御発振器５に電圧を伝える。さらに、可変周波
数分周器６に分周数を与えて、基準周波数発振器１の出
力と可変周波数分周器６の出力の位相が一致するように
可変周波数分周器６をセットし、その上でD/A変換器15
の出力を０にし、かつループスイッチ13を閉じてループ
を動作させる。
入力されると、コントロール回路17はループスイッチ13
を開いてループをオープン状態にするとともに、その代
わりにD/A変換器15にデータを出力し、加算器14を介し
て電圧制御発振器５に電圧を伝える。さらに、可変周波
数分周器６に分周数を与えて、基準周波数発振器１の出
力と可変周波数分周器６の出力の位相が一致するように
可変周波数分周器６をセットし、その上でD/A変換器15
の出力を０にし、かつループスイッチ13を閉じてループ
を動作させる。
上述した従来のPLL周波数シンセサイザは、加算器14
からの出力をA/D変換器16で変換した上で、これをコン
トロール回路17に常時入力させ、その上で希望周波数デ
ータに対応する電圧を求めて蓄えておく必要がある。こ
のため、コントロール回路17における制御のアルゴリズ
ムが複雑なものとなり、かつ制御回路における記憶容量
も膨大なものが必要になるという問題がある。
からの出力をA/D変換器16で変換した上で、これをコン
トロール回路17に常時入力させ、その上で希望周波数デ
ータに対応する電圧を求めて蓄えておく必要がある。こ
のため、コントロール回路17における制御のアルゴリズ
ムが複雑なものとなり、かつ制御回路における記憶容量
も膨大なものが必要になるという問題がある。
本発明の目的は、制御を簡略化し、かつ記憶回路を不
要とした周波数シンセサイザを提供することにある。
要とした周波数シンセサイザを提供することにある。
本発明の周波数シンセサイザは、周波数の切換時に電
圧制御発振器の上流位置においてPLLループをオープン
状態にし、その後に復旧されるスイッチと、周波数切換
時に位相周波数比較器の出力に基づいて周波数に対応す
る制御電圧を決定しかつそのデータを出力するコントロ
ール回路と、このコントロール回路の出力データに対応
する制御電圧を電圧制御発振器に入力させる第１のD/A
変換器と、前記制御電圧と同一の電圧を前記スイッチの
上流側に設けたループフィルタのコンデンサにチャージ
させる第２のD/A変換器とを備えている。
圧制御発振器の上流位置においてPLLループをオープン
状態にし、その後に復旧されるスイッチと、周波数切換
時に位相周波数比較器の出力に基づいて周波数に対応す
る制御電圧を決定しかつそのデータを出力するコントロ
ール回路と、このコントロール回路の出力データに対応
する制御電圧を電圧制御発振器に入力させる第１のD/A
変換器と、前記制御電圧と同一の電圧を前記スイッチの
上流側に設けたループフィルタのコンデンサにチャージ
させる第２のD/A変換器とを備えている。
この場合、コントロール回路は、位相周波数比較器の
出力を監視し、この出力に基づいて目的とする電圧デー
タをバイナリサーチ（位相周波数比較器の出力を２分し
たときに、目的とする電圧データがいずれのグループに
属するのかを判定し、属するグループに対して同様の判
定を繰り返しながら目的とする電圧データを求める）し
て第１および第２の各D/A変換器に出力する電圧を決定
するように構成する。
出力を監視し、この出力に基づいて目的とする電圧デー
タをバイナリサーチ（位相周波数比較器の出力を２分し
たときに、目的とする電圧データがいずれのグループに
属するのかを判定し、属するグループに対して同様の判
定を繰り返しながら目的とする電圧データを求める）し
て第１および第２の各D/A変換器に出力する電圧を決定
するように構成する。
本発明によれば、コントロール回路は、周波数切換時
にPLLループを一旦オープンにするとともに、同時に切
換周波数に対応する制御電圧を決定してそのデータを第
１および第２の各D/A変換器に出力し、これらの変換器
では該データに対応する電圧を発生させ、この電圧で電
圧制御発振器を制御して周波数の切換えを実行し、さら
にその後においては第２のD/A変換器の出力でチャージ
したコンデンサの電圧によりループを復旧させる。
にPLLループを一旦オープンにするとともに、同時に切
換周波数に対応する制御電圧を決定してそのデータを第
１および第２の各D/A変換器に出力し、これらの変換器
では該データに対応する電圧を発生させ、この電圧で電
圧制御発振器を制御して周波数の切換えを実行し、さら
にその後においては第２のD/A変換器の出力でチャージ
したコンデンサの電圧によりループを復旧させる。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。同図
において、１は基準周波数信号を発振する基準周波数発
振器、２は基準周波数発振器１の出力信号と、可変周波
数分周器６によって分周された電圧制御発振器５の出力
信号とを位相，周波数比較する位相周波数比較器であ
る。３は位相周波数比較器２の出力を電流情報に変換で
き、かつ制御信号により出力がオープンにされるチャー
ジポンプ、４はこのチャージポンプ３の出力を平滑化し
て電圧情報とする積分回路構成のループフィルタであ
り、抵抗R1,R2とコンデンサＣとで構成される。
において、１は基準周波数信号を発振する基準周波数発
振器、２は基準周波数発振器１の出力信号と、可変周波
数分周器６によって分周された電圧制御発振器５の出力
信号とを位相，周波数比較する位相周波数比較器であ
る。３は位相周波数比較器２の出力を電流情報に変換で
き、かつ制御信号により出力がオープンにされるチャー
ジポンプ、４はこのチャージポンプ３の出力を平滑化し
て電圧情報とする積分回路構成のループフィルタであ
り、抵抗R1,R2とコンデンサＣとで構成される。
また、前記基準周波数発振器１の後段には、基準周波
数発振器１の出力信号を制御信号のタイミングに一致さ
せるリセット回路11を接続し、また、前記ループフィル
タ４の後段には、電圧制御発振器５との間を開閉するス
イッチ10を設けている。
数発振器１の出力信号を制御信号のタイミングに一致さ
せるリセット回路11を接続し、また、前記ループフィル
タ４の後段には、電圧制御発振器５との間を開閉するス
イッチ10を設けている。
さらに、第１のD/A変換器８と第２のD/A変換器９とを
設け、第１のD/A変換器８の出力は前記スイッチ10の下
流側に接続し、第２のD/A変換器９の出力は前記ループ
フィルタ４のコンデンサＣに接続している。
設け、第１のD/A変換器８の出力は前記スイッチ10の下
流側に接続し、第２のD/A変換器９の出力は前記ループ
フィルタ４のコンデンサＣに接続している。
そして、前記チャージポンプ3,リセット回路11,スイ
ッチ10,第１のD/A変換器8,第２のD/A変換器９にそれぞ
れ制御信号を送出するコントロール回路７を設け、この
コントロール回路７は前記位相周波数比較器２の出力，
分周数入力端12に入力される周波数データによって動作
されるように構成している。
ッチ10,第１のD/A変換器8,第２のD/A変換器９にそれぞ
れ制御信号を送出するコントロール回路７を設け、この
コントロール回路７は前記位相周波数比較器２の出力，
分周数入力端12に入力される周波数データによって動作
されるように構成している。
この構成によれば、定常状態においては、コントロー
ル回路７からの制御信号によってスイッチ10は閉じら
れ、かつ第１のD/A変換器８および第２のD/A変換器９は
開かれた状態にあり、チャージポンプ３は動作していて
PLLループは通常の動作をしている。すなわち、電圧制
御発振器５の出力を可変周波数分周器６で分周し、これ
を位相周波数比較器２において基準周波数発振器１の出
力と比較する。そして、位相周波数比較器２は両者の位
相または周波数差に基づく信号を出力し、これをチャー
ジポンプ３およびループフィルタ４を通して電圧制御発
振器５の制御電圧として帰還させることで、所要の周波
数出力を得ることができる。
ル回路７からの制御信号によってスイッチ10は閉じら
れ、かつ第１のD/A変換器８および第２のD/A変換器９は
開かれた状態にあり、チャージポンプ３は動作していて
PLLループは通常の動作をしている。すなわち、電圧制
御発振器５の出力を可変周波数分周器６で分周し、これ
を位相周波数比較器２において基準周波数発振器１の出
力と比較する。そして、位相周波数比較器２は両者の位
相または周波数差に基づく信号を出力し、これをチャー
ジポンプ３およびループフィルタ４を通して電圧制御発
振器５の制御電圧として帰還させることで、所要の周波
数出力を得ることができる。
周波数切換え時においては、分周数入力端12に入力さ
れる周波数データに基づいて、コントロール回路７は制
御信号によりスイッチ10を開き、同時にチャージポンプ
３をオープン状態とする。そして、位相周波数比較器２
の出力を取り込み、その値に基づいて切換える周波数に
対応する電圧制御発振器５の制御電圧を決定し、この制
御電圧に基づくデータを第１のD/A変換器８および第２
のD/A変換器９へ出力する。前記コントロール回路７に
おける前記データの決定に際しては、位相周波数比較器
２では、分周数入力端12によって変化された可変周波数
分周器６によって分周された電圧制御発振器５の出力の
位相、周波数を基準周波数発振器１からの出力と比較
し、位相が進み側あるいは遅れ側のいずれであるかを判
定し、この判定に基づいて位相の進みあるいは遅れが少
なくなる方向にバイナリサーチを行い、その結果から切
換える周波数に対応する制御電圧のデータを決定する方
法がとられている。このサーチにより、第１のD/A変換
器８と第２のD/A変換器９ではそれぞれ同一の電圧が出
力され、第１のD/A変換器８の出力は電圧制御発振器５
の制御電圧として出力され、電圧制御発振器５の発振周
波数を短時間で制御し、出力が所要周波数となるような
制御を行う。これと同時に、第２のD/A変換器９の出力
はループフィルタ４のコンデンサＣを充電する。
れる周波数データに基づいて、コントロール回路７は制
御信号によりスイッチ10を開き、同時にチャージポンプ
３をオープン状態とする。そして、位相周波数比較器２
の出力を取り込み、その値に基づいて切換える周波数に
対応する電圧制御発振器５の制御電圧を決定し、この制
御電圧に基づくデータを第１のD/A変換器８および第２
のD/A変換器９へ出力する。前記コントロール回路７に
おける前記データの決定に際しては、位相周波数比較器
２では、分周数入力端12によって変化された可変周波数
分周器６によって分周された電圧制御発振器５の出力の
位相、周波数を基準周波数発振器１からの出力と比較
し、位相が進み側あるいは遅れ側のいずれであるかを判
定し、この判定に基づいて位相の進みあるいは遅れが少
なくなる方向にバイナリサーチを行い、その結果から切
換える周波数に対応する制御電圧のデータを決定する方
法がとられている。このサーチにより、第１のD/A変換
器８と第２のD/A変換器９ではそれぞれ同一の電圧が出
力され、第１のD/A変換器８の出力は電圧制御発振器５
の制御電圧として出力され、電圧制御発振器５の発振周
波数を短時間で制御し、出力が所要周波数となるような
制御を行う。これと同時に、第２のD/A変換器９の出力
はループフィルタ４のコンデンサＣを充電する。
その後、コントロール回路７はチャージポンプ３を動
作させ、かつスイッチ10を再び閉じてループを復旧させ
るが、このとき、電圧制御発振器５の制御電圧はコンデ
ンサＣにチャージされた電圧、すなわち第１のD/A変換
器８の出力と等しい第２のD/A変換器９の電圧となるた
め、スイッチ10を閉じた瞬間における電圧制御発振器５
における出力の変動は生じない。
作させ、かつスイッチ10を再び閉じてループを復旧させ
るが、このとき、電圧制御発振器５の制御電圧はコンデ
ンサＣにチャージされた電圧、すなわち第１のD/A変換
器８の出力と等しい第２のD/A変換器９の電圧となるた
め、スイッチ10を閉じた瞬間における電圧制御発振器５
における出力の変動は生じない。
しかる後、可変周波数分周器６の出力の位相とリセッ
ト回路11の出力の位相が一致するように、コントロール
回路７はリセット回路11を制御し、かつ第１のD/A変換
器８と第２のD/A変換器９の出力をオープンにし上述し
た定常動作となる。
ト回路11の出力の位相が一致するように、コントロール
回路７はリセット回路11を制御し、かつ第１のD/A変換
器８と第２のD/A変換器９の出力をオープンにし上述し
た定常動作となる。
したがって、この周波数シンセサイザでは、コントロ
ール回路７におけるバイナリサーチによって第１および
第２のD/A変換器8,9の出力を制御し、この出力を利用し
て電圧制御発振器５を制御することで希望の周波数に切
り換えているため、周波数を高速で切り換えることが可
能となる。
ール回路７におけるバイナリサーチによって第１および
第２のD/A変換器8,9の出力を制御し、この出力を利用し
て電圧制御発振器５を制御することで希望の周波数に切
り換えているため、周波数を高速で切り換えることが可
能となる。
また、このときコントロール回路７ではデータを記憶
する必要がないため、記憶回路が不要となり、回路の簡
略他および小型化が実現できる。
する必要がないため、記憶回路が不要となり、回路の簡
略他および小型化が実現できる。
以上説明したように本発明は、周波数切換時にPLLル
ープを一旦オープンにし、同時にコントロール回路では
切換周波数に対応する電圧を決定して第１および第２の
各D/A変換器で該電圧を出力させ、この電圧で電圧制御
発振器を制御して周波数の切換えを実行するとともに、
出力された電圧をチャージしたコンデンサの電圧により
ループを復旧させるので、周波数切換えの高速化を実現
するとともに、コントロール回路における記憶回路を不
要にして構成の簡略化，小型化が実現できる効果があ
る。
ープを一旦オープンにし、同時にコントロール回路では
切換周波数に対応する電圧を決定して第１および第２の
各D/A変換器で該電圧を出力させ、この電圧で電圧制御
発振器を制御して周波数の切換えを実行するとともに、
出力された電圧をチャージしたコンデンサの電圧により
ループを復旧させるので、周波数切換えの高速化を実現
するとともに、コントロール回路における記憶回路を不
要にして構成の簡略化，小型化が実現できる効果があ
る。
第１図は本発明のPLL周波数シンセサイザの一実施例の
ブロック構成図、第２図は従来の周波数シンセサイザの
ブロック構成図である。 １……基準周波数発振器、２……位相周波数比較器、３
……チャージポンプ、４……ループフィルタ、５……電
圧制御発振器、６……可変周波数分周器、７……コント
ロール回路、８……第1D/A変換器、９……第2D/A変換
器、10……スイッチ、11……リセット回路、12……分周
数入力端、13……ループスイッチ、14……加算器、15…
…D/A変換器、16……A/D変換器、17……コントロール回
路。
ブロック構成図、第２図は従来の周波数シンセサイザの
ブロック構成図である。 １……基準周波数発振器、２……位相周波数比較器、３
……チャージポンプ、４……ループフィルタ、５……電
圧制御発振器、６……可変周波数分周器、７……コント
ロール回路、８……第1D/A変換器、９……第2D/A変換
器、10……スイッチ、11……リセット回路、12……分周
数入力端、13……ループスイッチ、14……加算器、15…
…D/A変換器、16……A/D変換器、17……コントロール回
路。
Claims (1)
- 【請求項１】基準周波数発振器の出力と、可変周波数分
周器を通した電圧制御発振器の出力を位相周波数比較器
で比較し、この比較結果から前記電圧制御発振器の制御
電圧を得るようにしたPLLループを有する周波数シンセ
サイザにおいて、周波数の切換時に前記電圧制御発振器
の上流位置において前記PLLループをオープン状態に
し、その後に復旧されるスイッチと、周波数切換時に前
記位相周波数比較器の出力に基づいて該周波数に対応す
る制御電圧を決定しかつそのデータを出力するコントロ
ール回路と、このコントロール回路の出力データに対応
する制御電圧を前記電圧制御発振器に入力させる第１の
D/A変換器と、この制御電圧と同一の電圧を前記スイッ
チの上流側に設けたループフィルタのコンデンサにチャ
ージさせる第２のD/A変換器とを備え、前記コントロー
ル回路は、前記位相周波数比較器の出力を監視し、この
出力に基づいて目的とする電圧データをバイナリサーチ
して第１および第２の各D/A変換器に出力する電圧を決
定することを特徴とするPLL周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173034A JP2794910B2 (ja) | 1990-06-30 | 1990-06-30 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173034A JP2794910B2 (ja) | 1990-06-30 | 1990-06-30 | Ｐｌｌ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0463022A JPH0463022A (ja) | 1992-02-28 |
| JP2794910B2 true JP2794910B2 (ja) | 1998-09-10 |
Family
ID=15952974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2173034A Expired - Lifetime JP2794910B2 (ja) | 1990-06-30 | 1990-06-30 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794910B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2765443B2 (ja) * | 1993-08-05 | 1998-06-18 | 日本電気株式会社 | 位相同期ループ回路 |
| JPH0846511A (ja) * | 1994-05-24 | 1996-02-16 | Matsushita Electric Ind Co Ltd | クロック発生装置及びクロック発生方法 |
| JP6158618B2 (ja) | 2013-07-16 | 2017-07-05 | 三菱日立パワーシステムズ株式会社 | 環状組立体の測定装置、環状組立体の測定方法、及び回転機械の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650451A (en) * | 1979-10-02 | 1981-05-07 | Meidensha Electric Mfg Co Ltd | Multiaccess system of multimicrocomputer |
| JPS6248809A (ja) * | 1985-08-28 | 1987-03-03 | Matsushita Electric Ind Co Ltd | Ｐｌｌ回路 |
-
1990
- 1990-06-30 JP JP2173034A patent/JP2794910B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0463022A (ja) | 1992-02-28 |
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