JPH0846511A

JPH0846511A - クロック発生装置及びクロック発生方法

Info

Publication number: JPH0846511A
Application number: JP7125459A
Authority: JP
Inventors: Masaya Sumida; 昌哉炭田; Toshinori Maeda; 俊則前田; Toru Kakiage; 透書上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-05-24
Filing date: 1995-05-24
Publication date: 1996-02-16

Abstract

(57)【要約】【目的】ＤＣパスを発生させることなくＰＬＬ回路を
完全に停止させる。【構成】基準クロック１００とリファレンスクロック
１０３とを受け取り、リセット信号１０４に応答して信
号１０５と信号１０６とを出力する入力遮断制御回路１
４と、信号１０５と信号１０６との間の位相差を示す信
号１０１を出力する位相比較器１１と、信号１０１から
高調波成分を除去するループフィルタ１２と、ループフ
ィルタ１２の出力に応じて周波数可変のクロック１０３
を出力する電圧制御発振器１０３と、リセット信号１０
４に応答して位相差信号１０１の電圧を制御する電圧固
定制御回路１５とを備えたクロック発生装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック発生装置及び
クロック発生方法に関する。

【０００２】

【従来の技術】図２２は、従来の位相同期ループ回路
（ＰＬＬ回路）２９１の構成と、ＰＬＬ回路２９１を含
む半導体装置３００の構成とを示す。ＰＬＬ回路２９１
は、位相比較器１１とループフィルタ１２と電圧制御発
振器１３とプログラマブル分周器２９２とを有してい
る。

【０００３】位相比較器１１には、基準クロック１００
とリファレンスクロック１０３とが入力される。基準ク
ロック１００は、通常、半導体装置３００の外部水晶発
振器（図示せず）によって発生される方形波を分周器
（図示せず）によって分周することによって得られる。
プログラマブル分周器２９２の出力は、リファレンスク
ロック１０３として位相比較器１１に提供される。位相
比較器１１は、基準クロック１００の位相とリファレン
スクロック１０３の位相とを比較し、基準クロック１０
０の位相とリファレンスクロック１０３の位相との間の
差を示す信号１０１を出力する。ループフィルタ１２
は、信号１０１から高周波成分を除去する。電圧制御発
振器１３は、ループフィルタ１２から出力される信号１
０２に応じて周波数可変のクロック２９６を出力する。
その結果、信号１０２に応じた発振周波数を有するクロ
ック２９６が電圧制御発振器１３から出力される。

【０００４】電圧制御発振器１３から出力されるクロッ
ク２９６は、クロックバッファ２９３を介して半導体装
置３００の機能ブロックＡ（２９４）と半導体装置３０
０の機能ブロックＢ（２９５）とに入力される。機能ブ
ロックＡ（２９４）と機能ブロックＢ（２９５）は、い
ずれもクロック入力を必要とする機能ブロックである。
機能ブロックＡに入力されたクロック２９６は、ＰＬＬ
回路２９１のプログラマブル分周器２９２に入力され
る。

【０００５】以下、ＰＬＬ回路２９１の基本動作を説明
する。

【０００６】位相比較器１１に入力される基準クロック
１００の周波数をｆ１であると仮定し、電圧制御発振器
１３から出力されるクロック２９６の周波数をｆ２であ
ると仮定する。プログラマブル分周器２９２は、入力さ
れた信号の周波数の１／Ｎ倍の周波数を有する信号を出
力すると仮定する。ここで、Ｎは任意の自然数である。

【０００７】周波数ｆ１の基準クロック１００と周波数
ｆ２／Ｎのリファレンスクロック１０３とが位相比較器
１１に入力された場合において、基準クロック１００の
位相とリファレンスクロック１０３の位相との間の差が
ゼロである場合には、位相比較器１１から出力される信
号１０１もゼロとなる。その結果、電圧制御発振器１３
は、周波数ｆ２＝Ｎ×ｆ１で発振し続ける。基準クロッ
ク１００の位相とリファレンスクロック１０３の位相と
の間の差がゼロでない場合には、位相比較器１１は、そ
の位相差を示す信号１０１を出力する。信号１０１に基
づいて電圧制御発振器１３の発振周波数が制御される。
より詳しく言うと、基準クロック１００の位相よりリフ
ァレンスクロック１０３の位相が遅れている場合には、
電圧制御発振器１３はクロック２９６の周波数を高くす
る。基準クロック１００の位相よりリファレンスクロッ
ク１０３の位相が進んでいる場合には、電圧制御発振器
１３はクロック２９６の周波数を低くする。電圧制御発
振器１３から出力されるクロック２９６はプログラマブ
ル分周器２９２にフィードバックされる。このようにし
て、ＰＬＬ回路２９１が正常に動作している限り、電圧
制御発振器１３から出力されるクロック２９１の周波数
はｆ２＝Ｎ×ｆ１に固定される。このようにクロック２
９１の周波数が固定された状態をロック状態という。

【０００８】ＰＬＬ回路２９１の電圧制御発振器１３か
ら出力されるクロック２９６をそれそれの機能ブロック
に伝送することにより、基準クロック１００の周波数の
逓倍（この例ではＮ倍）の周波数を有するクロックを半
導体装置３００の内部で実現することができる。また、
クロックバッファ２９３の出力からプログラマブル分周
器２９２の出力に至るクロック２９６の遅延と、外部か
ら入力される基準クロック１００の遅延とを同じにする
ことにより、半導体装置３００の外部と内部とのクロッ
クスキューを低減することができる。

【０００９】

【発明が解決しようとする課題】近年、システムの低消
費電力化の観点から、状況に応じて半導体装置に印加す
るクロック信号を停止させるアプローチが採用されるよ
うになってきた。しかしながら、ＰＬＬ回路はフリーラ
ン状態のものが多いため、ＤＣパスを発生させることな
くＰＬＬ回路を停止させることが困難であった。

【００１０】また、ループフィルタ上のノイズなどに起
因してＰＬＬ回路のロック状態が解除された場合には、
半導体装置の外部と内部との間のクロックスキューが増
大してシステムの動作に悪影響を与えるおそれがあっ
た。

【００１１】また、システムを立ちあげる場合には、そ
のシステムはＰＬＬ回路の状態がロック状態に至るまで
待機しなけらばならなかった。このようなタイムロスの
ため、システムの立ち上げに長い時間を要していた。

【００１２】また、従来のＰＬＬ回路では、ＰＬＬ回路
によって生成されたクロックのパルス幅は電圧制御発振
器または分周器によって所定の値に設定される。このた
め、プロセスパラメータのばらつきなどに起因するクロ
ックのパルス幅に関する不具合がＰＬＬ回路の製造後に
発見された場合には、その不具合を改善することが困難
であった。

【００１３】また、従来、クロックを半導体装置の各機
能ブロックに分配する際、クロックバッファから各機能
ブロックに伝達する配線遅延のばらつき、配線遅延の調
整の困難さ、半導体装置の外部と半導体装置の内部の各
機能ブロックとの間のクロックスキューなどに起因する
不具合があった。

【００１４】本発明の第１の目的は、半導体装置に印加
するクロック信号を停止させた際、ＤＣパスを発生させ
ることなくＰＬＬ回路を完全に停止させるクロック発生
装置及びクロック発生方法を提供することにある。

【００１５】本発明の第２の目的は、ＰＬＬ回路のロッ
ク状態が解除された場合にＰＬＬ回路の状態を即座ロッ
ク状態に復帰させることにより、ＰＬＬ回路を強制的に
ロックするクロック発生装置及びクロック発生方法を提
供することにある。

【００１６】本発明の第３の目的は、システムの立ち上
げに要するセットアップ時間を短縮するクロック発生装
置及びクロック発生方法を提供することにある。

【００１７】本発明の第４の目的は、ＰＬＬ回路の製造
後でもクロックのパルス幅を容易に変更することのでき
るクロック発生装置及びクロック発生方法を提供するこ
とにある。

【００１８】本発明の第５の目的は、光を利用してクロ
ックを半導体装置の各機能ブロックに分配することによ
り、半導体装置の外部と半導体装置の内部の各機能ブロ
ックとの間のクロックスキューを改善するクロック発生
装置及びクロック発生方法を提供することにある。

【００１９】

【課題を解決するための手段】本発明のクロック発生装
置は、基準クロックとリファレンスクロックとを受け取
り、リセット信号に応答して第１信号と第２信号とを出
力する入力遮断制御手段と、該第１信号と該第２信号と
の間の位相差を示す位相差信号を出力する位相比較手段
と、該位相差信号に応じて周波数可変のクロックを出力
する電圧制御発振手段と、該リセット信号に応答して該
位相差信号の電圧を制御する電圧固定制御手段とを備え
たクロック発生装置であって、該リセット信号が第１レ
ベルである場合には、該入力遮断制御手段は該基準クロ
ックを該第１信号として該位相比較手段に出力し、該入
力遮断制御手段は該リファレンスクロックを該第２信号
として該位相比較手段に出力し、該電圧固定制御手段は
該位相差信号の電圧を保持し、該リセット信号が該第１
レベルと異なる第２レベルである場合には、該入力遮断
制御手段は位相差が実質的にゼロである２つの信号を該
第１信号および該第２信号として該位相比較手段に出力
し、該電圧固定制御手段は、該位相差信号の電圧を該電
圧制御発振手段が発振しない所定の電圧に固定する。こ
れにより、上記第１の目的が達成される。

【００２０】また本発明の装置は、所定の条件に応答し
てリセット信号を出力する検出手段と、クロックを発生
させるクロック発生装置と、該クロックに応じて動作す
る回路部分とを備えた装置であって、該クロック発生装
置は、基準クロックとリファレンスクロックとを受け取
り、該リセット信号に応答して第１信号と第２信号とを
出力する入力遮断制御手段と、該第１信号と該第２信号
との間の位相差を示す位相差信号を出力する位相比較手
段と、該位相差信号に応じて周波数可変のクロックを出
力する電圧制御発振手段と、該リセット信号に応答して
該位相差信号の電圧を制御する電圧固定制御手段とを備
えたクロック発生装置であって、該リセット信号が第１
レベルである場合には、該入力遮断制御手段は該基準ク
ロックを該第１信号として該位相比較手段に出力し、該
入力遮断制御手段は該リファレンスクロックを該第２信
号として該位相比較手段に出力し、該電圧固定制御手段
は該位相差信号の電圧を保持し、該リセット信号が該第
１レベルと異なる第２レベルである場合には、該入力遮
断制御手段は位相差が実質的にゼロである２つの信号を
該第１信号および該第２信号として該位相比較手段に出
力し、該電圧固定制御手段は、該位相差信号の電圧を該
電圧制御発振手段が発振しない所定の電圧に固定する。
これにより、上記第１の目的が達成される。

【００２１】また本発明のクロック発生方法は、基準ク
ロックとリファレンスクロックとを受け取り、該基準ク
ロックと該リファレンスクロックとの間の位相差を示す
位相差信号を出力する位相比較手段と、該位相差信号に
応じて周波数可変のクロックを出力する電圧制御発振手
段とを備えた装置を用いて、クロックを発生させるクロ
ック発生方法であって、リセット信号に応答して、該基
準クロックと該リファレンスクロックとの間の位相差を
実質的にゼロにするステップと、該リセット信号に応答
して、該位相差信号の電圧を該電圧制御発振手段が発振
しない所定の電圧に固定するステップとを包含してお
り、これにより、上記第１の目的が達成される。

【００２２】また本発明の他のクロック発生装置は、基
準クロックとリファレンスクロックとを受け取り、該基
準クロックと該リファレンスクロックとの間の位相差を
示す位相差信号を出力する位相比較手段と、第１スイッ
チング手段を介して該位相比較手段の出力に接続され、
該位相差信号に応じて周波数可変のクロックを出力する
電圧制御発振手段と、第２スイッチング手段を介して該
電圧制御発振手段の入力に接続され、第３スイッチング
手段を介して該位相比較手段の出力に接続され、ロック
状態における該位相比較手段の出力に実質的に等しい定
電圧を供給する定電圧供給手段と、第４スイッチング手
段を介して該位相比較手段の出力に接続され、該位相比
較手段の出力を所定の電圧に固定する固定電圧手段と、
該位相差信号が所定のしきい値を越えているか否かを判
定する判定手段と、該判定手段による判定結果に応じ
て、該第１スイッチング手段から該第４スイッチング手
段のオンオフを制御する制御手段とを備えており、これ
により、上記第２の目的が達成される。

【００２３】前記位相差信号が前記所定のしきい値を越
えていると前記判定手段によって判定された場合に、前
記制御手段は、該位相差信号に応じた長さを有する第１
期間において、前記第１スイッチング手段をオフとし、
かつ、前記第２スイッチング手段をオンとし、該第１期
間に含まれる第２期間において、前記第３スイッチング
手段をオンとし、該第１期間に含まれる第３期間であっ
て該第２期間に続く第３期間において、前記第４スイッ
チング手段をオンとしてもよい。

【００２４】また本発明の他のクロック発生方法は、基
準クロックとリファレンスクロックとを受け取り、該基
準クロックと該リファレンスクロックとの間の位相差を
示す位相差信号を出力する位相比較手段と、該位相差信
号に応じて周波数可変のクロックを出力する電圧制御発
振手段とを備えた装置を用いて、クロックを発生させる
クロック発生方法であって、該位相差信号が所定のしき
い値を越えているか否かを判定するステップと、該判定
結果に応じて、該位相差信号に応じた長さを有する第１
期間において、ロック状態における該位相比較手段の出
力に実質的に等しい定電圧を該電圧制御発振手段の入力
に供給するステップと、該判定結果に応じて、該第１期
間に含まれる第２期間において、該位相比較手段の出力
を所定の電圧に固定するステップと、該判定結果に応じ
て、該第１期間に含まれる第３期間であって該第２期間
に続く第３期間において、ロック状態における該位相比
較手段の出力に実質的に等しい定電圧を該位相比較手段
の出力に供給するステップとを包含しており、これによ
り、上記第２の目的が達成される。

【００２５】また本発明の他のクロック発生装置は、基
準クロックとリファレンスクロックとを受け取り、該基
準クロックと該リファレンスクロックとの間の位相差を
示す位相差信号を出力する位相比較手段と、第１スイッ
チング手段を介して該位相比較手段の出力に接続され、
該位相差信号に応じて周波数可変のクロックを出力する
電圧制御発振手段と、第２スイッチング手段を介して該
電圧制御発振手段の入力に接続され、第３スイッチング
手段を介して該位相比較手段の出力に接続され、ロック
状態における該位相比較手段の出力に実質的に等しい定
電圧を供給する定電圧供給手段と、第４スイッチング手
段を介して該位相比較手段の出力に接続され、該位相比
較手段の出力を所定の電圧に固定する固定電圧手段と、
ロック指示信号を受け取る手段と、該ロック指示信号に
応答して、第１スイッチング手段から該第４スイッチン
グ手段のオンオフを制御する制御手段とを備えており、
これにより、上記第３の目的が達成される。

【００２６】前記制御手段は、前記ロック指示信号に応
答して、該位相差信号に応じた長さを有する第１期間に
おいて、前記第１スイッチング手段をオフとし、かつ、
前記第２スイッチング手段をオンとし、前記ロック指示
信号に応答して、該第１期間に含まれる第２期間におい
て、前記第３スイッチング手段をオンとし、前記ロック
指示信号に応答して、該第１期間に含まれる第３期間で
あって該第２期間に続く第３期間において、前記第４ス
イッチング手段をオンとしてもよい。

【００２７】また本発明の他のクロック発生方法は、基
準クロックとリファレンスクロックとを受け取り、該基
準クロックと該リファレンスクロックとの間の位相差を
示す位相差信号を出力する位相比較手段と、該位相差信
号に応じて周波数可変のクロックを出力する電圧制御発
振手段とを備えた装置を用いて、クロックを発生させる
クロック発生方法であって、ロック指示信号に応答し
て、該位相差信号に応じた長さを有する第１期間におい
て、ロック状態における該位相比較手段の出力に実質的
に等しい定電圧を該電圧制御発振手段の入力に供給する
ステップと、該ロック指示信号に応答して、該第１期間
に含まれる第２期間において、該位相比較手段の出力を
所定の電圧に固定するステップと、該ロック指示信号に
応答して、該第１期間に含まれる第３期間であって該第
２期間に続く第３期間において、ロック状態における該
位相比較手段の出力に実質的に等しい定電圧を該位相比
較手段の出力に供給するステップとを包含しており、こ
れにより、上記第３の目的が達成される。

【００２８】また本発明の他のクロック発生装置は、基
準クロックとリファレンスクロックとを受け取り、該基
準クロックと該リファレンスクロックとの間の位相差を
示す位相差信号を出力する位相比較手段と、該位相差信
号に応じて周波数可変のクロックを出力する電圧制御発
振手段と、該電圧制御発振手段から出力される該クロッ
クを所定の倍率で分周するパルス幅可変分周手段であっ
て、パルス幅情報に応じて該分周手段の出力のパルス幅
を決定するパルス幅可変分周手段とを備えており、これ
により、上記第４の目的が達成される。

【００２９】前記パルス幅可変分周手段は、前記電圧制
御発振手段から出力される前記クロックを受け取り、互
いに異なるパルス幅を有するクロックを出力する複数の
分周手段と、前記パルス幅情報に応じて、該複数の分周
手段の出力のうちの少なくとも１つを選択する選択手段
とを備えていてもよい。

【００３０】前記パルス幅可変分周手段は、少なくとも
１つの内部信号に付加される容量を前記パルス幅情報に
応じて変更する手段を備えていてもよい。

【００３１】前記クロック発生装置は、前記パルス幅情
報を格納する格納手段をさらに備えており、該パルス幅
情報はＣＰＵによる命令実行によって書き換えられても
よい。

【００３２】また本発明の他のクロック発生装置は、Ｐ
ＬＬ回路と、クロックに応答して光を発する発光素子と
を備えており、該ＰＬＬ回路は、基準クロックとリファ
レンスクロックとを受け取り、該基準クロックと該リフ
ァレンスクロックとの間の位相差を示す位相差信号を出
力する位相比較手段と、該位相差信号に応じて周波数可
変のクロックを出力する電圧制御発振手段と、該位相比
較手段に接続され、光を電気信号に変換する受光素子と
を備えており、該発光素子は、クロックバッファを介し
て該電圧制御発振手段の出力に接続され、該発光素子か
ら発せられる光は該受光素子に入力され、該受光素子の
出力は、該リファレンスクロックとして該位相比較手段
に提供される。これにより、上記第５の目的が達成され
る。

【００３３】前記クロック発生装置は、クロックに応答
して光を発する少なくとも１つの発光素子をさらに備え
ており、該少なくとも１つの発光素子は、クロックバッ
ファを介して前記電圧制御発振手段の出力に接続され、
該少なくとも１つの発光素子から発せられる光は前記受
光素子に入力され、前記受光素子は、前記発光素子から
の光に応答する第１出力と該少なくとも１つの発光素子
からの光に応答する第２出力との平均値を出力として前
記位相比較手段に提供してもよい。

【００３４】前記発光素子と前記受光素子とは、同一の
半導体集積基板上に形成されてもよい。

【００３５】前記発光素子と前記受光素子のそれぞれ
は、同一の封止容器内に納められた複数の半導体集積回
路基板のうちのいずれかの上に形成されてもよい。

【００３６】前記発光素子は、封止容器内に納められた
複数の半導体集積回路基板のうち該封止容器内の中心部
に配置された半導体集積回路基板の上に形成されてもよ
い。

【００３７】また本発明の他のクロック発生装置は、ク
ロック回路とＰＬＬ回路とを備えており、該クロック回
路は、第１基準クロックと第１リファレンスクロックと
を受け取り、該第１基準クロックと該第１リファレンス
クロックとの間の位相差を示す第１位相差信号を出力す
る第１位相比較手段と、該第１位相差信号に応じて周波
数可変の第１クロックを出力する第１電圧制御発振手段
と、該第１電圧制御発振手段に接続され、該第１電圧制
御発振手段から出力される該第１クロックに応答して光
を発する発光素子と、該第１位相比較手段に接続され、
光を電気信号に変換する第１受光素子とを備えており、
該ＰＬＬ回路は、第２基準クロックと第２リファレンス
クロックとを受け取り、該第２基準クロックと該第２リ
ファレンスクロックとの間の位相差を示す第２位相差信
号を出力する第２位相比較手段と、該第２位相差信号に
応じて周波数可変の第２クロックを出力する第２電圧制
御発振手段と、該第２位相比較手段に接続され、光を電
気信号に変換する第２受光素子とを備えており、該発光
素子から発せられる光は、該第１受光素子と該第２受光
素子とに入力され、該第１受光素子の出力は、該第１リ
ファレンスクロックとして該第１位相比較手段に提供さ
れ、該第２受光素子の出力は、該第２基準クロックとし
て該第２位相比較手段に提供される。これにより、上記
第５の目的が達成される。

【００３８】また本発明の他のクロック発生装置は、ク
ロック回路とＰＬＬ回路とを備えており、該クロック回
路は、第１基準クロックを受け取り、該第１基準クロッ
クに応答して光を発する発光手段を備えており、該ＰＬ
Ｌ回路は、第２基準クロックとリファレンスクロックと
を受け取り、該第２基準クロックと該リファレンスクロ
ックとの間の位相差を示す位相差信号を出力する位相比
較手段と、該位相差信号に応じて周波数可変のクロック
を出力する電圧制御発振手段と、該位相比較手段に接続
され、光を電気信号に変換する受光素子とを備えてお
り、該発光素子から発せられる光は該受光素子に入力さ
れ、該受光素子の出力は、該第２基準クロックとして該
位相比較手段に提供される。これにより、上記第５の目
的が達成される。

【００３９】また本発明の他のクロック発生装置は、ク
ロック回路とＰＬＬ回路とを備えており、該クロック回
路は、第１基準クロックと第１リファレンスクロックと
を受け取り、該第１基準クロックと該第１リファレンス
クロックとの間の位相差を示す第１位相差信号を出力す
る第１位相比較手段と、該第１位相差信号に応じて周波
数可変の第１クロックを出力する第１電圧制御発振手段
と、該第１電圧制御発振手段に接続され、該第１電圧制
御発振手段から出力される該第１クロックに応答して光
を発する第１発光素子と、該第１位相比較手段に接続さ
れ、光を電気信号に変換する第１受光素子とを備えてお
り、該ＰＬＬ回路は、第２基準クロックと第２リファレ
ンスクロックとを受け取り、該第２基準クロックと該第
２リファレンスクロックとの間の位相差を示す第２位相
差信号を出力する第２位相比較手段と、該第２位相差信
号に応じて周波数可変の第２クロックを出力する第２電
圧制御発振手段と、クロックバッファを介して該第２電
圧制御発振手段の出力に接続され、該クロックバッファ
の出力に応答して光を発する第２発光素子と、該第２位
相比較手段に接続され、光を電気信号に変換する第２受
光素子とを備えており、該第１発光素子から発せられる
光は該第２受光素子に入力され、該第２発光素子から発
せられる光は該第１受光素子に入力され、該第１受光素
子の出力は、該第１リファレンスクロックとして該第１
位相比較手段に提供され、該第２受光素子の出力は、該
第２基準クロックとして該第２位相比較手段に提供され
る。これにより、上記第５の目的が達成される。

【００４０】また本発明の他のクロック発生方法は、基
準クロックとリファレンスクロックとを受け取り、該基
準クロックに応答して出力クロックを提供するＰＬＬ回
路と、クロックバッファを介して該出力クロックに接続
され、該クロックバッファの出力に応答して光を発する
発光素子とを用いて、クロックを発生させるクロック発
生方法であって、該発光素子から発せられた光を利用し
て、該クロックバッファの出力を該リファレンスクロッ
クとして該ＰＬＬ回路に伝搬するステップを包含してお
り、これにより、上記第５の目的が達成される。

【００４１】また本発明の他のクロック発生装置は、外
部クロックに応答して光を発する発光素子と、基準クロ
ックとリファレンスクロックとを受け取り、該基準クロ
ックに応答して出力クロックを提供するＰＬＬ回路とを
用いて、クロックを発生させるクロック発生方法であっ
て、該発光素子から発せられた光を利用して、該外部ク
ロックを該基準クロックとして該ＰＬＬ回路に伝搬する
ステップを包含しており、これにより、上記第５の目的
が達成される。

【００４２】

【作用】本発明によるクロック発生装置およびクロック
発生方法によれば、リセット信号に応答して、電圧制御
発振器１３が発振しないように電圧制御発振器１３の制
御電圧が制御され、かつ、位相比較器１１に入力される
２つの信号の位相差がゼロにされる。これにより、ＤＣ
パスの発生をさせることなくＰＬＬ回路を停止させるこ
とが可能になる。その結果、ＰＬＬ回路によって消費さ
れる電力を大幅に低減することができる。

【００４３】また、本発明による他のクロック発生装置
およびクロック発生方法によれば、基準クロック１００
とリファレンスクロック１０３との位相差が所定のしき
い値を越えた場合に、強制ロック回路２１が作動する。
その結果、ＰＬＬ回路の状態は、ＰＬＬ回路の帰還特性
を使用するよりも早くロック状態に復帰する。これによ
り、ＰＬＬ回路に接続された機能ブロックは、性能を落
とすことなく動作を継続することが可能となる。

【００４４】また、本発明による他のクロック発生装置
およびクロック発生方法によれば、システムを立ち上げ
る際、周波数引き込み過程を省略することが可能とな
る。これにより、システムの立ち上げに要するセットア
ップ時間を短縮することができる。

【００４５】また、本発明による他のクロック発生装置
およびクロック発生方法によれば、パルス幅情報に応じ
てクロックのパルス幅をプログラマブルに変更すること
が可能となる。これにより、ＰＬＬ回路の製造後でもク
ロックのパルス幅を容易に変更することができる。その
結果、ＰＬＬ回路を再製造するのに要する時間を大幅に
削減することができる。また、クロックの適切なパルス
幅の検出が容易になる。

【００４６】また、本発明による他のクロック発生装置
およびクロック発生方法によれば、光を利用して、リフ
ァレンスクロックを伝搬させることが可能となる。これ
により、外部クロックと内部クロックとの間の位相差を
なくすことができる。また、光を利用して、基準クロッ
クを伝搬させることが可能となる。これにより、複数の
機能ブロック間における内部クロックの位相差をなくす
ことができる。

【００４７】

【実施例】

（第１の実施例）図１は、本発明によるＰＬＬ回路の第
１の実施例の構成を示す。第１の実施例のＰＬＬ回路１
０００は、リセット信号に応答してＰＬＬ回路１０００
をリセットする機能を有している。

【００４８】ＰＬＬ回路１０００は、位相比較器１１と
ループフィルタ１２と電圧制御発振器１３とを含んでい
る。位相比較器１１は、基準クロックとリファレンスク
ロックとを受け取り、基準クロックとリファレンスクロ
ックとの間の位相差を示す信号１０１を出力する。ルー
プフィルタ１２は、信号１０１から高周波成分を除去す
る。電圧制御発振器１３は、ループフィルタ１２から出
力される信号１０２に応じて周波数可変のリファレンス
クロック１０３を出力する。このように、位相比較器１
１から出力される位相差信号１０１は、ループフィルタ
１２を介して電圧制御発振器１３に伝達される。ループ
フィルタ１２は、基準クロックとリファレンスクロック
との間の位相差を確実に電圧制御発振器１３に伝達する
ために使用される。

【００４９】ループフィルタ１２から出力される信号１
０２は、電圧制御発振器１３の発振周波数を制御する制
御電圧として機能する。電圧制御発振器１３の発振周波
数は、制御電圧に比例する。制御電圧が０Ｖである場合
には、電圧制御発振器１３は発振しない。その結果、電
圧制御発振器１３から出力されるリファレンスクロック
１０３は０Ｖとされる。

【００５０】位相比較器１１とループフィルタ１２と電
圧制御発振器１３とは従来のそれらと同一のものでよ
く、周知の技術により１つの半導体基板上に形成され得
る。

【００５１】ＰＬＬ回路１０００は、入力遮断制御回路
１４と電圧固定制御回路１５とをさらに有している。入
力遮断制御回路１４と電圧固定制御回路１５とは本発明
によるＰＬＬ回路１０００に特徴的な回路である。

【００５２】入力遮断制御回路１４は、リセット信号１
０４に応じて、基準クロック１００とリファレンスクロ
ック１０３との位相比較器１１への伝達を制御する。こ
こで、リセット信号１０４の論理は負論理である。すな
わち、リセット信号１０４が低レベルである場合に、Ｐ
ＬＬ回路１０００はリセットされる。リセット信号１０
４が低レベルである場合には、入力遮断制御回路１４
は、それらの位相差がゼロである信号１０５と信号１０
６とを位相比較器１１に出力する。図１に示される入力
遮断制御回路１４の例では、リセット信号１０４が低レ
ベルである場合には、信号１０５と信号１０６とはいず
れも低レベルに設定される。リセット信号１０４が高レ
ベルである場合には、入力遮断制御回路１４は、基準ク
ロック１００の正転信号を信号１０５として位相比較器
１１に出力し、リファレンスクロック１０３の正転信号
を信号１０６として位相比較器１１に出力する。

【００５３】リセット信号１０４が低レベルである場合
には、電圧固定制御回路１５は、ループフィルタ１２か
ら出力される信号１０２の電圧を０Ｖにプルダウンす
る。リセット信号１０４が高レベルである場合には、電
圧固定制御回路１５は、ループフィルタ１２から出力さ
れる信号１０２の電圧を保持する。なお、電圧固定制御
回路１５と出力信号１０２との接続部分の容量および抵
抗は、ループフィルタ１２の性能に影響を与えない程度
の値となるように設計される。

【００５４】次に、上述した構成を有するＰＬＬ回路１
０００の動作を説明する。

【００５５】リセット信号１０４が高レベルである場合
には、基準クロック１００とリファレンスクロック１０
３とは入力遮断制御回路１４を通過し、位相比較器１１
に入力される。従って、位相比較器１１は、基準クロッ
ク１００とリファレンスクロック１０３との間の位相差
を示す信号１０１を出力する。ループフィルタ１２は、
位相比較器１１から出力される信号１０１から高調波成
分を除去する。電圧制御発振器１３の発振周波数は、ル
ープフィルタ１２から出力される信号１２に応じて制御
される。電圧固定制御回路１５は、ループフィルタ１２
から出力される信号１０２の電圧を保持する。このよう
に、リセット信号１０４が高レベルである場合には、Ｐ
ＬＬ回路１０００の動作は、従来のＰＬＬ回路の動作と
同様である。

【００５６】リセット信号１０４が低レベルである場合
には、入力遮断制御回路１４から出力される信号１０５
と信号１０６とはいずれも常に低レベルとされる。その
結果、信号１０５と信号１０６との間の位相差はゼロと
なるので、位相比較器１１から出力される信号１０１は
ゼロとなる。ループフィルタ１２は、信号１０２の電圧
値を保持しようとする。しかし、電圧固定制御回路１５
によって信号１０２の電圧が０Ｖにプルダウンされるた
め、信号１０２の電圧値は０Ｖとなる。その結果、電圧
制御発振器１３は発振しないので、電圧制御発振器１３
の出力は低レベルとなる。

【００５７】ＰＬＬ回路をリセットするためには、ＰＬ
Ｌ回路に供給される電力を切断するという方法も考えら
れる。しかし、この方法では、電流パスを遮断するた
め、ＰＬＬ回路に必要な電流を流すようなスイッチング
トランジスタを設ける必要がある。そのようなスイッチ
ングトランジスタのサイズは大きいため、ＰＬＬ回路が
占める面積が大きくなってしまいコストが増大するとい
う問題点がある。

【００５８】ＰＬＬ回路をリセットする場合に、電圧制
御発振器が発振しないようにすれば、ある程度ＤＣパス
の発生を抑制することができる。電圧制御発振器におけ
るＤＣパスの発生を防止することができるからである。
ここで、「ＤＣパス」とは電源から接地に向かって流れ
る電流経路をいう。従って、ＰＬＬ回路が占める面積が
小さい（コストが小さい）という点で、「リセット時に
電圧制御発振器が発振しないようにする」という方法
は、「リセット時にＰＬＬ回路の電力を切断する」とい
う方法より優れている。

【００５９】しかし、リセット時に電圧制御発振器が発
振しないようにするだけでは、ＤＣパスの発生を完全に
防止することはできない。位相比較器に基準クロックが
入力されるため、位相比較器においてＤＣパスが発生す
るからである。

【００６０】そこで、本発明によるＰＬＬ回路１０００
では、リセット時に、電圧制御発振器１３が発振しない
ように電圧制御発振器１３の制御電圧を制御し、かつ、
位相比較器１１に入力される２つの信号の位相差をゼロ
にしている。これにより、ＤＣパスの発生をさせること
なくＰＬＬ回路１０００を停止させることが可能にな
る。電圧制御発振器１３と位相比較器１１とにおいてＤ
Ｃパスの発生を完全に防止することができるからであ
る。なお、電圧制御発振器１３の発振を停止させるタイ
ミングと、位相比較器１１に入力される２つの信号の位
相差をゼロにするタイミングはほぼ同時であることが好
ましい。

【００６１】図１に示される例では、電圧固定制御回路
１５は、リセット時に、ループフィルタ１２から出力さ
れる信号１０２の電圧を０Ｖにプルダウンする。しか
し、電圧固定制御回路１５によってプルダウンされる電
圧値は０Ｖには限定されない。例えば、電圧制御発振器
１３の仕様が「制御信号が３Ｖの場合に発振しない」と
いう仕様である場合には、電圧固定制御回路１５は、リ
セット時に、ループフィルタ１２から出力される信号１
０２の電圧を３Ｖにプルダウンする必要がある。このよ
うに、電圧固定制御回路１５は、リセット時に、ループ
フィルタ１２から出力される信号１０２の電圧を電圧制
御発振器１３が発振しない所定の電圧に固定することが
重要である。

【００６２】図２は、リセット時に、ループフィルタ１
２から出力される信号１０２の電圧を３Ｖにプルダウン
する場合の電圧固定制御回路１５の構成例を示す。

【００６３】図１に示される例では、入力遮断制御回路
１４は、リセット時に、信号１０５と信号１０６とをい
ずれも低レベルとする。あるいは、入力遮断制御回路１
４は、リセット時に、信号１０５と信号１０６とをいず
れも高レベルとしてもよい。あるいは、入力遮断制御回
路１４は、リセット時に、同一の位相を有する信号１０
５と信号１０６とを出力するようにしてもよい。このよ
うに、入力遮断制御回路１４は、リセット時に、それら
の位相差がゼロである信号１０５と信号１０６とを出力
することが重要である。

【００６４】リセット信号１０４は、検出回路（図示せ
ず）によって提供される。その検出回路は、所定の状況
を検出した場合に限り、リセット信号１０４のレベルを
低にする。所定の状況には、例えば、基準クロックの周
波数の１００分の１以下の周波数（例えば、２５ｋＨ
ｚ）を有するクロックをＰＬＬ回路１０００に入力する
場合や、半導体装置内のすべての機能ブロックがクロッ
クを必要としない場合などが該当する。

【００６５】また、本実施例では、電圧制御発振器１３
の出力をリファレンスクロック１０３として使用してい
る。あるいは、電圧制御発振器１３の出力をプログラマ
ブル分周器に接続し、プログラマブル分周器の出力をリ
ファレンスクロック１０３として使用してもよい。

【００６６】このように、本発明による第１の実施例の
ＰＬＬ回路によれば、リセット信号に応答して、電圧制
御発振器１３が発振しないように電圧制御発振器１３の
制御電圧が制御され、かつ、位相比較器１１に入力され
る２つの信号の位相差がゼロにされる。これにより、Ｄ
Ｃパスの発生をさせることなくＰＬＬ回路を停止させる
ことが可能になる。その結果、ＰＬＬ回路によって消費
される電力を大幅に低減することができる。

【００６７】（第２の実施例）図３は、本発明によるＰ
ＬＬ回路の第２の実施例の構成を示す。第２の実施例の
ＰＬＬ回路２０００は、ＰＬＬ回路２０００のロック状
態を強制的に維持する機能を有している。

【００６８】ＰＬＬ回路２０００は、位相比較器１１と
ループフィルタ１２と電圧制御発振器１３とを有してい
る。これらの構成要素は、ＰＬＬ回路１０００における
構成要素と同様であるので、ここではその説明を省略す
る。ＰＬＬ回路２０００は、電圧制御発振器１３から出
力されるクロック２４１を分周することにより、リファ
レンスクロック１０３を出力するプログラマブル分周器
２４０をさらに有している。

【００６９】ＰＬＬ回路２０００は、強制ロック回路２
１をさらに有している。強制ロック回路２１は本発明に
よるＰＬＬ回路２０００に特徴的な回路である。

【００７０】強制ロック回路２１は、しきい値判定回路
２０１０と定電圧供給回路２０２０とスイッチ回路２
９、３１、３２および３３含んでいる。しきい値判定回
路２０１０は、基準クロック１００とリファレンスクロ
ック１０３との間の位相差が所定のしきい値を越えたか
否かを判定し、その判定結果に応じてスイッチ回路２
９、３１、３２および３３のオン・オフを制御する。定
電圧供給回路２０２０は、所定の電圧を供給する。その
所定の電圧は、ＰＬＬ回路２０００がロック状態にある
場合にループフィルタ１２から出力される信号１０２の
電圧に等しくなるように予め設定される。スイッチ回路
２９、３１、３２および３３のそれぞれは、しきい値判
定回路２０１０によって生成される制御信号２０３０、
２０４０、２０５０および２０６０に応じてオン・オフ
を制御される。

【００７１】スイッチ回路２９がオンの場合には、ルー
プフィルタ１２の出力が電圧制御発生回路１３に結合さ
れる。一方、スイッチ回路３１がオンの場合には、定電
圧供給回路２０２０の出力が電圧制御発生回路１３に結
合される。スイッチ回路２９は、基準クロック１００と
リファレンスクロック１０３との間の位相差が所定のし
きい値を越えた場合にオフとなり、その他の場合にはオ
ンとなるようにしきい値判定回路２０１０によって制御
される。スイッチ回路３１は、基準クロック１００とリ
ファレンスクロック１０３との間の位相差が所定のしき
い値を越えた場合にオンとなり、その他の場合にはオフ
となるようにしきい値判定回路２０１０によって制御さ
れる。

【００７２】スイッチ回路３３がオンの場合には、ルー
プフィルタ１２の出力は接地される。一方、スイッチ回
路３２がオンの場合には、ループフィルタ１２の出力は
定電圧供給回路２０２０の出力に結合される。

【００７３】図４は、しきい値判定回路２０１０によっ
て生成される制御信号２０３０、２０４０、２０５０お
よび２０６０の波形を示す。

【００７４】基準クロック１００とリファレンスクロッ
ク１０３との間の位相差が所定のしきい値を越えると、
しきい値判定回路２０１０は、ＰＬＬ回路２０００のロ
ック状態が解除されたと判定する。ＰＬＬ回路２０００
をロック状態に復帰させるために、しきい値判定回路２
０１０は、図４に示される制御信号２０４０および２０
４０により、スイッチ回路２９をオフにし、スイッチ回
路３１をオンにする。その結果、ループフィルタ１２の
出力の代わりに、定電圧供給回路２０２０の出力が電圧
制御発振回路１３に供給される。定電圧供給回路２０２
０の出力は、ＰＬＬ回路２０００がロック状態にある場
合のループフィルタ１２の出力に等しい。従って、ＰＬ
Ｌ回路２０００は、みかけ上ロック状態と同じ状態とな
る。

【００７５】また、図４に示される制御信号２０５０お
よび２０６０により、スイッチ回路２９がオフである間
に、スイッチ回路３３がオンとされ、続いてスイッチ回
路３２がオンとされる。これは、定電圧供給回路２０２
０の出力をループフィルタ１２の出力１０２に伝達する
ためである。これにより、ＰＬＬ回路２０００のロック
状態が解除された場合におけるループフィルタ１２の出
力１０２の電圧が、ＰＬＬ回路２０００のロック状態に
おける電圧制御発振器１３の制御電圧２４２より高い場
合にも、ＰＬＬ回路２０００の状態をロック状態に復帰
させることが可能となる。

【００７６】図５は、ＰＬＬ回路２０００のさらに詳細
な構成を示す。

【００７７】位相比較器１１は、デジタル型位相比較器
２２０とチャージポンプ２３０とを含んでいる。デジタ
ル型位相比較器２２０からのデジタル信号は、２本の信
号線（ＵＰライン２２１とＤＯＷＮライン２２２）に出
力される。リファレンスクロック１０３の位相が基準ク
ロック１００の位相より遅い場合には、ＵＰライン２２
１はその位相差に相当する時間だけ低レベルになり、一
方、ＤＯＷＮライン２２２は高レベルのままである。リ
ファレンスクロック１０３の位相が基準クロック１００
の位相より早い場合には、ＤＯＷＮライン２２２はその
位相差に相当する時間だけ低レベルになり、一方、ＵＰ
ライン２２１は高レベルのままである。ＵＰライン２２
１とＤＯＷＮライン２２２とはチャージポンプ２３０に
接続されている。チャージポンプ２３０は、デジタル型
位相比較器２２０から出力されるデジタル信号をアナロ
グ量に変換する。

【００７８】強制ロック回路２１は、様々な論理素子を
含んでいる。分周器２２は、基準クロック１００を４分
周する。分周器２３は、基準クロック１００を２分周す
る。反転回路３６は、分周器２３の出力２５１を反転す
る。

【００７９】図６は、積分器２４と積分器２５のそれぞ
れの構成を示す。容量部３６０はトランジスタのドレイ
ンで構成されており、そのトランジスタのゲートには分
周器２２の反転信号３６１が接続されている。積分器２
４の入力にはＵＰライン２２１が接続され、積分器２５
の入力にはＤＯＷＮライン２２２が接続される。

【００８０】ＡＮＤ回路２６は、積分器２４の出力２６
１と分周器２２の出力２４６とを入力とする。ＡＮＤ回
路２７は、積分器２５の出力２６６と分周器２２の出力
２４６とを入力とする。ＮＡＮＤ回路２８は、ＡＮＤ回
路２６の出力２７１とＡＮＤ回路２７の出力２７６とを
入力とする。

【００８１】スイッチ回路２９は、反転回路２８３とＰ
チャネル型トランジスタ（以下、Ｐ型Ｔｒと略す）２８
２とＮチャネル型トランジスタ（以下、Ｎ型Ｔｒと略
す）２８４とを含んでいる。ＮＡＮＤ回路２８の出力２
８１は、Ｐ型Ｔｒ２８２のゲートと反転回路２８３の入
力とに接続される。反転回路２８３の出力は、Ｎ型Ｔｒ
２８４のゲートに接続される。Ｐ型Ｔｒ２８２のドレイ
ンとＮ型Ｔｒ２８４のドレインとは、ループフィルタ１
２の出力１０２に接続される。Ｐ型Ｔｒ２８２のソース
とＮ型Ｔｒ２８４のソースとは、電圧制御発振器１３の
制御信号２４２に接続される。反一致回路３０は、ＡＮ
Ｄ回路２６の出力２７１とＡＮＤ回路２７の出力２７６
とを入力とする。

【００８２】スイッチ回路３１は、反転回路２９３とＰ
型Ｔｒ２９４とＮ型Ｔｒ２９２とを含んでいる。反一致
回路３０の出力２９１は、Ｎ型Ｔｒ２９２のゲートと反
転回路２９３の入力とに接続される。反転回路２９３の
出力は、Ｐ型Ｔｒ２９４のゲートに接続される。Ｎ型Ｔ
ｒ２９２のドレインとＰ型Ｔｒ２９４のドレインとは、
定電圧回路３９の出力３０１に接続される。Ｎ型Ｔｒ２
９２のソースとＰ型Ｔｒ２９４のソースとは、電圧制御
発振器１３の制御信号２４２に接続される。また、ＮＡ
ＮＤ回路３７は、反一致回路３０の出力２９１と反転回
路３６の出力とを入力とする。

【００８３】スイッチ回路３２は、反転回路３１３とＰ
型Ｔｒ３１２とＮ型Ｔｒ３１４とを含んでいる。ＮＡＮ
Ｄ回路３７の出力３１１は、Ｐ型Ｔｒ３１２のゲートと
反転回路３１３の入力とに接続される。反転回路３１３
の出力は、Ｎ型Ｔｒ３１４のゲートに接続される。Ｎ型
Ｔｒ３１４のドレインとＰ型Ｔｒ３１２のドレインと
は、定電圧回路３４の出力３２１に接続される。Ｎ型Ｔ
ｒ３１４のソースとＰ型Ｔｒ３１２のソースとは、ルー
プフィルタ１２の出力１０２に接続される。また、ＮＡ
ＮＤ回路３８は、反一致回路３０の出力２９１と分周器
２３の出力２５１とを入力とする。ＮＡＮＤ回路３８の
出力３３１は、Ｐ型Ｔｒ３３２のゲートと反転回路３３
３の入力に接続される。

【００８４】スイッチ回路３３は、反転回路３３３とＰ
型Ｔｒ３３２とＮ型Ｔｒ３３４とを含んでいる。反転回
路３３３の出力は、Ｎ型Ｔｒ３３４のゲートに接続され
る。Ｎ型Ｔｒ３３４のドレインとＰ型Ｔｒ３３２のドレ
インとは、固定電圧制御回路３５の出力３２１に接続さ
れる。固定電圧制御回路３５は、反転回路３３３の出力
によって制御される。Ｎ型Ｔｒ３３４のソースとＰ型Ｔ
ｒ３３２のソースとは、ループフィルタ１２の出力１０
２に接続される。

【００８５】以下、図７を参照して、上述した構成を有
するＰＬＬ回路２０００の動作を説明する。

【００８６】図７は、ＰＬＬ回路２０００あるいは他の
部分に混入したノイズなどに起因してＰＬＬ回路２００
０のロック状態が解除された場合において、基準クロッ
ク１００の位相よりリファレンスクロック１０３の位相
が遅れた場合のタイミングチャートを示す。

【００８７】ＵＰライン２２１は、基準クロック１００
とリファレンスクロック１０３との間の位相差に相当す
る時間だけ低レベルになり、一方、ＤＯＷＮライン２２
２は高レベルのままである。積分器２４の出力２６１の
電圧は、積分器２４の抵抗と容量とで決まる時定数で増
加し、基準クロック１００とリファレンスクロック１０
３との間の位相差に相当する時間の後に一定の電圧に保
たれ、基準クロック１００が２周期したと同時に０にな
る。強制ロック回路２１を作動させるか否かを判定する
ためのしきい値は、ＡＮＤ回路２６のしきい値と積分器
２４の抵抗と容量とを調整することにより、任意に値に
予め設定することができる。

【００８８】基準クロック１００とリファレンスクロッ
ク１０３との間の位相差が所定のしきい値を越えた場合
には、ＡＮＤ回路２６の出力２７１が高レベルとなる。
スイッチ回路２９はオフとなり、その代わりにスイッチ
回路３１がオンとなる。その結果、ループフィルタ１２
の出力１０２は電圧制御発振器１３に伝達されず、その
代わりに定電圧回路３９の出力３０１が電圧制御発振器
１３に伝達される。定電圧回路３９の出力３０１は、一
定の電圧を電圧制御発振器１３に供給する。その一定の
電圧は、ＰＬＬ回路２０００がロック状態にある場合の
ループフィルタ１２の出力１０２の電圧と同じ値となる
ように予め設定される。このように、基準クロック１０
０とリファレンスクロック１０３との間の位相差と所定
のしきい値とを比較することにより、ＰＬＬ回路２００
０のロック状態が解除されたか否かが判定される。ＰＬ
Ｌ回路２０００のロック状態が解除されたと判定された
場合には、ＰＬＬ回路２０００がロック状態にある場合
のループフィルタ１２の出力１０２の電圧に等しい一定
の電圧が電圧制御発振器１３に供給される。その結果、
ＰＬＬ回路２０００の状態は、みかけ上ロック状態と同
じ状態となる。

【００８９】ＡＮＤ回路２６の出力２７１が高レベルで
ある期間において、スイッチ回路３３は基準クロック１
００の１周期目のみオンとなる。その結果、ループフィ
ルタ１２の出力１０２は接地され、０Ｖとなる。また、
ＡＮＤ回路２６の出力２７１が高レベルである期間にお
いて、スイッチ回路３２は基準クロック１００の２周期
目のみオンとなる。その結果、定電圧回路３４の出力３
２１がループフィルタ１２の出力１０２に伝達される。
定電圧回路３４の出力３２１は、一定の電圧を電圧制御
発振器１３に供給する。その一定の電圧もまた、ＰＬＬ
回路２０００がロック状態にある場合のループフィルタ
１２の出力１０２の電圧と同じ値となるように予め設定
される。

【００９０】このようにして、基準クロック１００の３
周期目から、ＰＬＬ回路２０００の状態はロック状態に
戻る。基準クロック１００の位相よりリファレンスクロ
ック１０３の位相が進んだ場合にも、同様にして、基準
クロック１００の３周期目から、ＰＬＬ回路２０００の
状態はロック状態に戻る。

【００９１】以上の説明から理解されるように、図３に
示されるしきい値判定回路２０１０は、図５に示される
分周器２２と分周器２３と積分器２４と積分器２５とＡ
ＮＤ回路２６とＡＮＤ回路２７とＮＡＮＤ回路２８と反
一致回路３０と反転回路３６とＮＡＮＤ回路３７とＮＡ
ＮＤ回路３８とによって構成され得る。しかし、このよ
うなしきい値判定回路２０１０の構成は一例であって、
しきい値判定回路２０１０の構成が図５に示される回路
構成に限定されるわけではない。また、図３に示される
定電圧供給回路２０２０は、図５に示される定電圧回路
３４と定電圧回路３９とによって構成され得る。しか
し、定電圧供給回路２０２０の構成もまた図５に示され
る回路構成に限定されるわけではない。

【００９２】なお、本実施例では、ＰＬＬ回路２０００
のロック状態におけるループフィルタ１２の出力１０２
の電圧と同じ電圧を供給する定電圧回路を用いたが、Ｐ
ＬＬ回路２０００のロック状態におけるループフィルタ
１２の出力１０２の電圧と同じ電圧を記憶する回路であ
ればよい。

【００９３】このように、本発明による第２の実施例の
ＰＬＬ回路によれば、基準クロック１００とリファレン
スクロック１０３との位相差が所定のしきい値を越えた
場合に、強制ロック回路２１が作動する。その結果、Ｐ
ＬＬ回路の状態は、ＰＬＬ回路の帰還特性を使用するよ
りも早くロック状態に復帰する。これにより、ＰＬＬ回
路に接続された機能ブロックは、性能を落とすことなく
動作を継続することが可能となる。

【００９４】次に、システムを立ち上げる際のＰＬＬ回
路２０００の動作を説明する。

【００９５】反一致回路３０の出力２９１の代わりにロ
ック指示信号をスイッチ回路３１に入力し、ＮＡＮＤ回
路２８の出力２８１の代わりにそのロック指示信号の反
転信号をスイッチ回路２９に入力し、基準クロック１０
０の４周期分だけロック指示信号を高レベルに保つ。こ
れにより、上述した強制ロック回路２１のスイッチ回路
２９、３１、３２及び３３が動作するので、位相同期過
程に要する時間のみでＰＬＬ回路２０００をロック状態
に導くことができる。このように、システムを立ち上げ
る際に従来必要とされた周波数引き込み過程を省略する
ことができるので、システムの立ち上げに要するセット
アップ時間を周波数引き込み過程に要する時間の分だけ
短縮することができる。

【００９６】図８は、システムの立ち上げにおける従来
のＰＬＬ回路の過渡応答の例を示したものである。本発
明によれば、システムの立ち上げに要する周波数引き込
み過程と位相同期過程とのうち、周波数引き込み過程を
省略することができる。

【００９７】なお、ロック指示信号とＮＡＮＤ回路２８
の出力２８１とのうちのいずれか一方を選択する２入力
セレクタと、ロック指示信号と反一致回路３０の出力２
９１とのうちのいずれか一方を選択する２入力セレクタ
とを強制ロック回路２１にさらに設けてもよい。この場
合、システムの立ち上げに要するセットアップ時間の間
だけロック指示信号を選択し、そのセットアップ時間の
後ＮＡＮＤ回路２８の出力２８１と反一致回路３０の出
力２９１とを選択するようにすれば、強制ロック機能と
セットアップ時間の短縮との両方を実現することができ
る。

【００９８】（第３の実施例）図９は、本発明によるＰ
ＬＬ回路の第３の実施例の構成を示す。第３の実施例の
ＰＬＬ回路３０００は、位相比較器１１とループフィル
タ１２と電圧制御発振器１３とを含んでいる。位相比較
器１１は、基準クロック１００とリファレンスクロック
５５との間の位相差を示す信号１０１を出力する。ルー
プフィルタ１２は、信号１０１から高調波成分を除去す
る。電圧制御発振器１３は、ループフィルタ１２から出
力される信号１０２に応じて周波数可変のクロック１０
３を出力する。クロック１０３は、基準クロック１００
と同期し、基準クロック１００の周波数のｍ倍の周波数
を有するクロックである。

【００９９】ＰＬＬ回路３０００は、パルス幅設定レジ
スタ５６と、電圧制御発振器１３から出力されるクロッ
ク１０３を１／ｍに分周するとともに、複数のパルス幅
のうち選択された１つのパルス幅を有するクロック５５
を出力するパルス幅可変分周器５１とをさらに含んでい
る。パルス幅設定レジスタ５６には、パルス幅情報５７
が予め設定される。クロック５５は、他の回路に伝達さ
れる他、位相比較器１１においてリファレンスクロック
としても使用される。

【０１００】パルス幅可変分周器５１は、入力信号をそ
れぞれ異なるパルス幅に分周して出力するｎ個の分周器
５２−１〜５２−ｎと、パルス幅情報５７に応じて、分
周器５２−１〜５２−ｎの出力５３−１〜５３−ｎのう
ち１つを選択する選択回路５４とを含んでいる。

【０１０１】以下、上述の構成を有するＰＬＬ回路３０
００の動作を説明する。

【０１０２】位相比較器１１は、基準クロック１００と
リファレンスクロック５５との間の位相差を示す信号１
０１を出力する。ループフィルタ１２は、位相比較器１
１から出力される信号１０１から高調波成分を除去す
る。電圧制御発振器１３から出力されるクロック１０３
の周波数は、ループフィルタ１２から出力される信号１
０２に応じて制御される。ＰＬＬ回路３０００が安定状
態（ロック状態）にある場合には、電圧制御発振器１３
は、基準クロック１００の周波数のｍ倍の周波数を有
し、かつ、基準クロック１００とほとんど位相差のない
クロック１０３を出力する。なお、クロック１０３の周
波数（ｍの値）は、ループフィルタ１２と電圧制御発振
器１３の回路定数によって決定される。

【０１０３】電圧制御発振器１３から出力されるクロッ
ク１０３は、パルス幅可変分周器５１内の分周器５２−
１〜５２−ｎのそれぞれに入力される。分周器５２−１
〜５２−ｎのそれぞれは、クロック１０３をｍ／１倍に
分周し、クロック１０３のパルス幅を変調する。分周器
５２−１〜５２−ｎの出力５３−１〜５３−ｎのパルス
幅は互いに異なっている。

【０１０４】本実施例では、クロック１０３の周波数が
基準クロック１００の周波数の２倍（ｍ＝２）となるよ
うに、ループフィルタ１２と電圧制御発振器１３の回路
定数が予め設定されているとする。従って、パルス幅可
変分周器５１は、クロック１０３を１／２倍に分周する
分周器である。

【０１０５】図１０は、分周器５２−ｉの構成例を示
す。ここで、ｉ＝１〜ｎの整数である。分周器５２−ｉ
は、フリップフロップ６１〜６３を含んでいる。フリッ
プフロップ６１の出力６６には容量体６４が付加されて
いる。フリップフロップ６２の出力６７には容量体６５
が付加されている。

【０１０６】フリップフロップ６３は、クロック５３−
ｉを出力する。クロック５３−ｉの周波数は、クロック
１０３の周波数の１／２倍である。クロック５３−ｉの
パルス幅は、容量体６４の容量と容量体６５の容量とに
よって決定される。一般的に、容量体６４の容量が容量
体６５の容量より大きい場合には、クロック５３−ｉが
高レベルである期間は、クロック５３−ｉが低レベルで
ある期間よりも長くなる（クロック５３−ｉのデューテ
ィ比が５０％より大きい）。容量体６４の容量が容量体
６５の容量より小さい場合には、クロック５３−ｉが高
レベルである期間は、クロック５３−ｉが低レベルであ
る期間よりも短くなる（クロック５３−ｉのデューティ
比が５０％より小さい）。

【０１０７】容量体６４の容量と容量体６５の容量を調
整することにより、例えば、分周器５２−ｉは、デュー
ティーがｉ：（ｎ＋１−ｉ）のクロック５３−ｉを出力
するように構成される。デューティーがｉ：（ｎ＋１−
ｉ）のクロック５３−ｉとは、クロック５３−ｉが高レ
ベルとなる期間が１サイクルのうちｉ／（ｎ＋１）であ
り、クロック５３−ｉが低レベルとなる期間が１サイク
ルのうち（ｎ＋１−ｉ）／（ｎ＋１）であることをい
う。パルス幅設定レジスタ５６に予め選択したいデュー
ティ比の情報を設定しておくことにより、分周器５２−
１〜５２−ｎの出力５３−１〜５３−ｎの中から所望の
デューティ比を有するクロックが選択回路５４によって
選択される。その結果、選択されたパルス幅を有するク
ロックが出力クロック５５としてパルス幅可変分周器５
１から出力される。さらに、出力クロック５５は、リフ
ァレンスクロックとして位相比較器１１に入力される。
パルス幅設定レジスタ５６へのパルス幅情報５７の書き
込みは、ＣＰＵからの指令に従ってデータバスを介して
行うようにしてもよい。この場合には、ソフトウェア的
にクロック１０３のパルス幅を変更することができる。

【０１０８】図１１は、パルス幅可変分周器５１の他の
構成例を示す。パルス幅可変分周器５１は、フリップフ
ロップ６１〜６３と選択回路６８〜６９とを含んでい
る。選択回路６８は、パルス幅情報５７に従って容量体
６４−１〜６４−ｎのうちの１つを選択する。容量体６
４−１〜６４−ｎの容量は互いに異なっている。選択回
路６９は、パルス幅情報５７に従って容量体６５−１〜
６５−ｎのうちの１つを選択する。容量体６５−１〜６
５−ｎの容量は互いに異なっている。フリップフロップ
６１の出力６６には、選択回路６８によって選択された
容量体６４−ｉが接続される。フリップフロップ６２の
出力６７には、選択回路６９によって選択された容量体
６５−ｉが接続される。選択回路６８によって選択され
た容量体６４−ｉの容量と選択回路６９によって選択さ
れた容量体６５−ｉの容量との組み合わせにより、出力
クロック５５のパルス幅が決定される。

【０１０９】なお、本実施例では、１／２分周器を例に
とり説明したが、他の分周割合の分周器を用いても同様
の構成を有するＰＬＬ回路を実現することができる。ま
た、出力クロックとして基準クロックの周波数と同じ周
波数を有するクロックを例にあげたが、分周器を複数設
ける構成により、基準クロックの周波数と異なる周波数
を有する出力クロックに対しても、同様の構成を有する
ＰＬＬ回路を実現することができる。さらに、パルス幅
情報をパルス幅設定レジスタに設定するかわりに、パル
ス幅情報を外部から直接与えるようにしてもよい。

【０１１０】また、容量体６４−１〜６４−ｎと容量体
６５−１〜６５−ｎの中からそれぞれ１つを選択すると
したが、上述のような容量比を実現できる限り、容量体
６４−１〜６４−ｎと容量体６５−１〜６５−ｎの中か
ら複数個を選択するようにしてもよい。

【０１１１】このように、本発明による第３の実施例の
ＰＬＬ回路によれば、分周器の出力に付加した容量を変
化させることにより出力信号のパルス幅が変化すること
を利用して、パルス幅情報に応じてクロックのパルス幅
をプログラマブルに変更することが可能となる。これに
より、ＰＬＬ回路の製造後でもクロックのパルス幅を容
易に変更することができる。その結果、ＰＬＬ回路を再
製造するのに要する時間を大幅に削減することができ
る。また、クロックの適切なパルス幅の検出が容易にな
る。

【０１１２】（第４の実施例）本実施例では、光を利用
して、機能ブロックからＰＬＬ回路へリファレンスクロ
ックを伝搬し、あるいは、ＰＬＬ回路から各機能ブロッ
クへクロックを分配するクロック発生装置およびクロッ
ク発生方法を説明する。

【０１１３】図１２は、半導体集積回路の概略レイアウ
トを示す。この例では、半導体集積回路は、機能ブロッ
ク１〜機能ブロック５を含んでいる。機能ブロック５
は、ＰＬＬ回路８１を含んでいる。ＰＬＬ回路８１に
は、クロックパッド８２を介して外部クロック１００が
入力される。ＰＬＬ回路８１は、外部クロック１００に
応答して機能ブロック１〜４のそれぞれにクロックを供
給する。

【０１１４】機能ブロック１〜４のそれぞれは、ＰＬＬ
回路８１から出力されるクロックをバッファリングする
クロックバッファ８４を含んでいる。クロックバッファ
８４の出力は、内部クロック８４として各機能ブロック
内に供給される。機能ブロック１の内部クロック８４の
みが発光素子８５に接続されている。

【０１１５】図１３は、図１２に示されるＰＬＬ回路８
１を中心とした半導体集積回路の詳細な構成を示す。

【０１１６】ＰＬＬ回路８１は、位相比較器１１とルー
プフィルタ１２と電圧制御発振器（ＶＣＯ）１３と受光
素子８６とを含んでいる。位相比較器１１には、クロッ
クパッド８２を介して基準クロック１００が入力され
る。また、位相比較器１１には、受光素子８６からの出
力がリファレンスクロックとして入力される。このよう
に、位相比較器１１に入力されるリファレンスクロック
として受光素子８６からの出力を用いている点で、ＰＬ
Ｌ回路８１は、従来のＰＬＬ回路と異なっている。

【０１１７】位相比較器１１は、基準クロック１００と
リファレンスクロックとの間の位相差を検出し、検出さ
れた位相差を示す信号１０１を出力する。ループフィル
タ１２は、信号１０１から高調波成分を除去し、制御電
圧１０２を出力する。電圧制御発振器１３は、ループフ
ィルタ１２から出力される制御電圧１０２に応じて周波
数可変のクロック１０７をクロックバッファ８３に出力
する。クロック１０７は、クロックバッファ８３を介し
て各機能ブロックに供給され、各機能ブロックのクロッ
クバッファ８３に入力される。

【０１１８】図１４は、ＰＬＬ回路８１の動作を示すタ
イミングチャートである。横軸は、すべて同一の時間軸
を示している。縦軸は、基準クロック１００と機能ブロ
ック１の内部クロック８４と発光素子８５の発光強度と
発光素子８６の出力（リファレンスクロック）と機能ブ
ロック２〜４の内部クロック８４とをそれぞれ示してい
る。

【０１１９】以下、図１２〜図１５を参照して、光を利
用して、機能ブロックからＰＬＬ回路８１へリファレン
スクロックを伝送する方法を説明する。

【０１２０】発光素子８５は、機能ブロック１のクロッ
クバッファ８３から出力される内部クロック８４に接続
されており、図１４に示されるように、内部クロック８
４に同期して発光する。発光素子８５から発せられる光
は受光素子８６に伝達される。受光素子８６は、発光素
子８５からの光を電気信号に変換する。変換された電気
信号がリファレンスクロックとして位相比較器１１に入
力される。位相比較器１１によって検出される位相差
（基準クロック１００と受光素子８６の出力との間の位
相差）は、発光素子８５から受光素子８６に至る伝搬遅
延を無視すれば、基準クロック１００と内部クロック８
４との間の位相差に等しい。従って、ＰＬＬ回路８１が
この位相差をゼロにすることにより、ＰＬＬ回路８１
は、発光素子８５が接続された機能ブロック１に、基準
クロック１００との位相差がゼロである内部クロック８
４を供給することが可能となる。さらに、光を利用し
て、機能ブロック１からＰＬＬ回路８１にリファレンス
クロックを伝搬することにより、誤差の原因となる配線
による信号遅延を防止することができる。これにより、
外部クロックと内部クロックとの間の位相差を小さくす
ることができる。

【０１２１】図１５に示されるように、基準クロック１
００に対する各機能ブロックの内部クロック８４の遅延
は、ＰＬＬ回路８１から各機能ブロックに至る配線長や
各機能ブロック内でのクロックの負荷などの要因によっ
てばらつきがある。従って、基準クロック１００に対し
て平均的な遅延を有する内部クロック８４に発光素子８
５を接続することが好ましい。このような設計とするこ
とにより、各機能ブロック間でのクロックスキューを最
小にすることができる。また、図１３に示される発光素
子８５を各機能ブロックに配置してもよい。この場合に
は、基準クロック１００と各機能ブロックの内部クロッ
ク８４との位相差の平均を出力する受光素子８６をＰＬ
Ｌ回路８１に設けることにより、各機能ブロック間での
クロックスキューを最小にすることができる。

【０１２２】図１６は、他の半導体集積回路の概略レイ
アウトを示す。この例では、半導体集積回路は、機能ブ
ロック１〜機能ブロック５を含んでいる。機能ブロック
１〜４のそれぞれは、ＰＬＬ回路１１１を含んでいる。
ＰＬＬ回路１１１は、クロックバッファ８３を介して各
機能ブロック内に内部クロック８４を供給する。機能ブ
ロック５は、クロック回路１１２を含んでいる。クロッ
ク回路１１２には、クロックパッド８２を介して外部ク
ロック１００が入力される。

【０１２３】図１７は、図１６に示されるＰＬＬ回路１
１１とクロック回路１１２とを中心とした半導体集積回
路の詳細な構成を示す。

【０１２４】ＰＬＬ回路１１１は、位相比較器１１とル
ープフィルタ１２と電圧制御発振器（ＶＣＯ）１３と受
光素子８６とを含んでいる。位相比較器１１には、受光
素子８６からの出力が基準クロックとして入力される。
また、位相比較器１１には、クロックバッファ８３から
出力される内部クロック８４がリファレンスクロックと
して入力される。このように、位相比較器１１に入力さ
れる基準クロックとして受光素子８６からの出力を用い
ている点で、ＰＬＬ回路１１１は、従来のＰＬＬ回路と
異なっている。位相比較器１１は、基準クロックとリフ
ァレンスクロックとの間の位相差を検出し、検出された
位相差を示す信号１０１を出力する。ループフィルタ１
２は、信号１０１から高調波成分を除去し、制御電圧１
０２を出力する。電圧制御発振器１３は、ループフィル
タ１２から出力される制御電圧１０２に応じて周波数可
変のクロック１０３をクロックバッファ８３に出力す
る。

【０１２５】クロック回路１１２は、ＰＬＬ回路１１１
の構成に加えて、発光素子８５を含んでいる。位相比較
器１１には、クロックパッド８２を介して基準クロック
１００が入力される。また、位相比較器１１には、受光
素子８６からの出力がリファレンスクロックとして入力
される。位相比較器１１は、基準クロックとリファレン
スクロックとの間の位相差を検出し、検出された位相差
を示す信号１０１を出力する。ループフィルタ１２は、
信号１０１から高調波成分を除去し、制御電圧１０２を
出力する。電圧制御発振器１３は、ループフィルタ１２
から出力される制御電圧１０２に応じて周波数可変のク
ロック１０３を発光素子８５に出力する。発光素子８５
は、クロック１０３に応答して光を発する。このよう
に、位相比較器１１に入力されるリファレンスクロック
として受光素子８６からの出力を用いており、電圧制御
発振器１３の出力に発光素子８５が接続されている点
で、クロック回路１１２は、従来のＰＬＬ回路と異なっ
ている。

【０１２６】図１８は、ＰＬＬ回路１１１とクロック回
路１１２の動作を示すタイミングチャートである。横軸
は、すべて同一の時間軸を示している。縦軸は、基準ク
ロック１００と発光素子８５の発光強度と発光素子８６
の出力とリファレンスクロックとをそれぞれ示してい
る。

【０１２７】以下、図１６〜図１８を参照して、光を利
用して、各機能ブロック内のＰＬＬ回路１１１からクロ
ック回路１１２へリファレンスクロックを伝送し、クロ
ック回路１１２から各機能ブロック内のＰＬＬ回路１１
１へクロックを分配する方法を説明する。

【０１２８】はじめに、クロック回路１１２の動作を説
明する。クロック回路１１２において、発光素子８５
は、電圧制御発振器１３の出力に接続されており、図１
８に示されるように、電圧制御発振器１３から出力され
るクロック１０３に同期して発光する。発光素子８５か
ら発せられる光は受光素子８６に伝達される。受光素子
８６は、発光素子８５からの光を電気信号に変換する。
変換された電気信号がリファレンスクロックとして位相
比較器１１に入力される。位相比較器１１によって検出
される位相差（基準クロック１００と受光素子８６の出
力との間の位相差）は、発光素子８５に電気信号入力し
てから受光素子８６から電気信号が出力されるまでに至
る遅延を含んだものである（図１８に示される位相差
１）。従って、クロック回路１１２がこの位相差をゼロ
にすることにより、クロック回路１１２は、受光素子８
６が接続された機能ブロック１〜４のそれぞれに、外部
クロック１００との位相差がゼロである基準クロックを
供給することが可能となる。

【０１２９】次に、各機能ブロック内に設けられたＰＬ
Ｌ回路１１１の動作を説明する。ＰＬＬ回路１１１にお
いて、位相比較器１１には、受光素子８６からの出力が
基準クロックとして入力される。位相比較器１１によっ
て検出される位相差（受光素子８６の出力とクロックバ
ッファ８３の出力との間の位相差）は、電圧制御発振器
１３から出力されるクロック１０３がクロックバッファ
８３によってバッファリングされ、論理回路に供給され
るに至る遅延を含んだものである（図１８に示される位
相差２）。従って、ＰＬＬ回路１１１がこの位相差をゼ
ロにすることにより、ＰＬＬ回路１１１は、受光素子８
６からの出力を基準クロックとする機能ブロック１〜４
のそれぞれに、他の機能ブロックとの位相差（機能ブロ
ック間のクロックスキュー）がゼロである内部クロック
信号を供給することが可能となる。

【０１３０】図１９は、他の半導体集積装置の構成を示
す。これは、図１７に示されるクロック回路１１２の構
成を簡略化したものである。

【０１３１】クロック回路１１２は、発光素子８５を含
んでいる。クロックパッド８２を介して基準クロック１
００が発光素子８５に入力される。発光素子８５は、基
準クロック１００に同期して発光する。発光素子８５か
ら発せられた光は各機能ブロックの受光素子８６に伝達
される。

【０１３２】各機能ブロックにおけるＰＬＬ回路１１１
の構成および動作は、図１７に示されるそれらと同様で
ある。従って、ＰＬＬ回路１１１が受光素子８６の出力
とクロックバッファ８３の出力との間の位相差をゼロに
することにより、ＰＬＬ回路１１１は、機能ブロック１
〜４のそれぞれに、他の機能ブロックとの位相差（機能
ブロック間のクロックスキュー）がゼロである内部クロ
ック信号を供給することが可能となる。

【０１３３】図１９に示される半導体集積回路の構成
は、基準クロックのスキュー（図１８に示される位相差
１）が無視できるほど小さい場合には有利な構成であ
る。図１７に示される半導体集積回路の構成よりもクロ
ック回路１１２の構成が簡易だからである。

【０１３４】図２０は、他の半導体集積装置の構成を示
す。これは、図１７に示されるＰＬＬ回路１１１の構成
にさらに発光素子８５を追加したものである。クロック
回路１１２の構成は、図１７に示されるクロック回路１
１２の構成と同様である。クロック回路１１２の発光素
子８５から発光される光は、ＰＬＬ回路１１１の受光素
子８６に伝達される。

【０１３５】ＰＬＬ回路１１１の構成は、ＰＬＬ回路１
１１のクロックバッファ８３の出力に発光素子８５が接
続されている点を除き、図１７に示されるＰＬＬ回路１
１１の構成と同様である。ＰＬＬ回路１１１の発光素子
８５から発光される光は、クロック回路１１２の受光素
子８６に伝達される。

【０１３６】このように、光を利用して、リファレンス
クロックの伝搬やクロックの分配を行うことにより、ク
ロックの配線長や機能ブロック内でのクロックの負荷な
どを原因とする遅延のばらつきを防止することができ、
機能ブロック間のクロックスキューおよび外部クロック
と内部クロックとの位相差を最小とすることができる。
また、光を利用してクロックを供給するため、金属配線
を用いてクロック（基準クロックやリファレンスクロッ
ク）を供給する必要がない。従って、従来、エレクトロ
マイグレーションなどを防ぐために太く配線する必要の
あったクロック配線も不要となる。これにより、配線の
数を大幅に削減することができるので、半導体集積回路
の面積を縮小することができる。また、ツリー状に配線
する必要があるクロック配線が無くなることで、半導体
集積回路のレイアウト設計の自由度が増大するという効
果もある。

【０１３７】以上の説明では、説明を簡単にするため
に、発光素子と受光素子とは同一の半導体集積回路上に
あるとした。しかし、複数個の半導体集積回路を同一の
封止容器内に納めたマルチチップモジュールであれば、
クロック回路１１２の発光素子と受光素子とが同一の半
導体集積回路上にあることを条件として、他の受光素子
はクロックを供給する必要のある半導体集積回路を搭載
した複数のボードのそれぞれに存在していてもよい。

【０１３８】これまでの説明では、発光素子８５と受光
素子８６との間の光の伝搬については説明していなかっ
た。次に、発光素子８５と受光素子８６との間の効率の
よい光の伝搬について説明する。

【０１３９】図２１ａ〜図２１ｃは、半導体集積回路１
４０を封止したパッケージ１４１の構造を示す。半導体
集積回路１４０には、発光素子８５と受光素子８６とが
搭載されている。図１６に示されるように、受光素子８
６は半導体集積回路１４０の周辺部に配置され、発光素
子８５は半導体集積回路１４０の中心部に配置されてい
る。また、パッケージ１４１は板状の蓋で封止されてい
る。

【０１４０】図２１ａに示される例では、パッケージ１
４１の蓋１４２として、鏡面研磨をした金属板、あるい
は、金属薄膜を形成した板（例えば、セラミック板）が
使用される。発光素子８５から発せられた光は、この板
により反射して受光素子８６に到達する。この方法が、
発光素子８５から受光素子８６へ光を効率よく伝搬させ
る最も簡単な方法である。

【０１４１】図２１ｂに示される例では、パッケージ１
４１の蓋１４２ａの裏面形状が、半導体集積回路１４０
の中心部からの光を半導体集積回路１４０の周辺部に発
散させるような光学特性を有するように形成される。こ
れにより、発光素子８５から発せられた光は、図２１Ａ
に示される例よりも効率よく受光素子８６に到達する。
受光素子８６は半導体集積回路１４０の周辺部に配置さ
れ、発光素子８５は半導体集積回路１４０の中心部に配
置されているからである。

【０１４２】図２１ｃに示される例では、蓋１４２ａの
代わりに、半導体集積回路１４０の中心部からの光を半
導体集積回路１４０の周辺部に発散させるような光学特
性を有するレンズ１４３が半導体集積回路１４０の上に
形成される。レンズ１４３は、光の伝搬に必要とされる
波長に対して透明なガラスあるいは樹脂を材料として形
成される。また、レンズ１４３の面のうち半導体集積回
路１４０に接していない面には、金属薄膜が形成され
る。これにより、発光素子８５から発せられた光は、図
２１ａに示される例よりも効率よく受光素子８６に到達
する。

【０１４３】このように、パッケージ１４１の蓋１４
２、１４２ａや半導体集積回路１４０上に形成されたレ
ンズ１４３を使用することにより、小さい光出力で信号
の伝搬を行うことが可能となる。これにより、発光素子
の搭載された半導体集積回路の消費電力を低減すること
ができる。また、消費電力を低減することで発熱も低減
することができる。ここでは、説明を簡単にするため、
発光素子と受光素子とが同一の半導体集積回路上に配置
される例を説明した。同一のパッケージに複数個の半導
体集積回路を搭載したマルチチップモジュールにおいて
も同様の効果が得られる。さらに、受光素子８６が半導
体集積回路１４０の周辺部に配置され、発光素子８５が
半導体集積回路１４０の中心部に配置されている例につ
いて説明したが、受光素子８６が半導体集積回路１４０
の中心部に配置され、発光素子８５が半導体集積回路１
４０の周辺部に配置される場合にも同様の効果が得られ
るのはいうまでもない。

【０１４４】

【発明の効果】本発明によるクロック発生装置およびク
ロック発生方法によれば、リセット信号に応答して、電
圧制御発振器１３が発振しないように電圧制御発振器１
３の制御電圧が制御され、かつ、位相比較器１１に入力
される２つの信号の位相差がゼロにされる。これによ
り、ＤＣパスの発生をさせることなくＰＬＬ回路を停止
させることが可能になる。その結果、ＰＬＬ回路によっ
て消費される電力を大幅に低減することができる。

【０１４５】また、本発明による他のクロック発生装置
およびクロック発生方法によれば、基準クロック１００
とリファレンスクロック１０３との位相差が所定のしき
い値を越えた場合に、強制ロック回路２１が作動する。
その結果、ＰＬＬ回路の状態は、ＰＬＬ回路の帰還特性
を使用するよりも早くロック状態に復帰する。これによ
り、ＰＬＬ回路に接続された機能ブロックは、性能を落
とすことなく動作を継続することが可能となる。

【０１４６】また、本発明による他のクロック発生装置
およびクロック発生方法によれば、システムを立ち上げ
る際、周波数引き込み過程を省略することが可能とな
る。これにより、システムの立ち上げに要するセットア
ップ時間を短縮することができる。

【０１４７】また、本発明による他のクロック発生装置
およびクロック発生方法によれば、パルス幅情報に応じ
てクロックのパルス幅をプログラマブルに変更すること
が可能となる。これにより、ＰＬＬ回路の製造後でもク
ロックのパルス幅を容易に変更することができる。その
結果、ＰＬＬ回路を再製造するのに要する時間を大幅に
削減することができる。また、クロックの適切なパルス
幅の検出が容易になる。

【０１４８】また、本発明による他のクロック発生装置
およびクロック発生方法によれば、光を利用して、リフ
ァレンスクロックを伝搬させることが可能となる。これ
により、外部クロックと内部クロックとの間の位相差を
なくすことができる。また、光を利用して、基準クロッ
クを伝搬させることが可能となる。これにより、複数の
機能ブロック間における内部クロックの位相差をなくす
ことができる。

【図面の簡単な説明】

【図１】本発明による第１の実施例のＰＬＬ回路１００
０の構成を示すブロック図である。

【図２】ＰＬＬ回路１０００における電圧固定制御回路
の構成を示す回路図である。

【図３】本発明による第２の実施例のＰＬＬ回路２００
０の構成を示すブロック図である。

【図４】ＰＬＬ回路２０００におけるしきい値判定回路
２０１０によって生成される制御信号の波形を示す図で
ある。

【図５】ＰＬＬ回路２０００のさらに詳細な構成を示す
回路図である。

【図６】ＰＬＬ回路２０００における積分器２４および
２５の構成を示す回路図である。

【図７】ＰＬＬ回路２０００の動作を示すタイミングチ
ャートである。

【図８】システムの立ち上げにおける従来のＰＬＬ回路
の過渡応答の例を示す図である。

【図９】本発明による第３の実施例のＰＬＬ回路３００
０の構成を示すブロック図である。

【図１０】ＰＬＬ回路３０００における分周器５２−ｉ
の構成を示す回路図である。

【図１１】ＰＬＬ回路３０００におけるパルス幅可変分
周器５１の他の構成を示す回路図である。

【図１２】本発明による第４の実施例のＰＬＬ回路８１
を含む半導体集積回路の概略レイアウトを示す図であ
る。

【図１３】ＰＬＬ回路８１の構成を示すブロック図であ
る。

【図１４】ＰＬＬ回路８１の動作を示すタイミングチャ
ートである。

【図１５】基準クロックに対する各機能ブロックの内部
クロック８４の遅延を示す図である。

【図１６】本発明による第４の実施例のＰＬＬ回路１１
１とクロック回路１１２とを含む半導体集積回路の概略
レイアウトを示す図である。

【図１７】ＰＬＬ回路１１１とクロック回路１１２の構
成を示すブロック図である。

【図１８】ＰＬＬ回路１１１とクロック回路１１２の動
作を示すブロック図である。

【図１９】本発明による第４の実施例のＰＬＬ回路１１
１とクロック回路１１２とを含む他の半導体集積回路の
概略レイアウトを示す図である。

【図２０】本発明による第４の実施例のＰＬＬ回路１１
１とクロック回路１１２とを含む他の半導体集積回路の
概略レイアウトを示す図である。

【図２１】半導体集積回路を搭載したパッケージの断面
図である。

【図２２】従来のＰＬＬ回路の構成を示すブロック図で
ある。

【符号の説明】

１１位相比較器１２ループフィルタ１３電圧制御発振器１４入力遮断制御回路１５電圧固定制御回路１００基準クロック１０１位相差信号１０２ループフィルタの出力信号１０３リファレンスクロック１０４リセット信号１０５、１０６入力遮断制御回路の出力信号

Claims

【特許請求の範囲】

【請求項１】基準クロックとリファレンスクロックと
を受け取り、リセット信号に応答して第１信号と第２信
号とを出力する入力遮断制御手段と、該第１信号と該第２信号との間の位相差を示す位相差信
号を出力する位相比較手段と、該位相差信号に応じて周波数可変のクロックを出力する
電圧制御発振手段と、該リセット信号に応答して該位相差信号の電圧を制御す
る電圧固定制御手段とを備えたクロック発生装置であっ
て、該リセット信号が第１レベルである場合には、該入力遮
断制御手段は該基準クロックを該第１信号として該位相
比較手段に出力し、該入力遮断制御手段は該リファレン
スクロックを該第２信号として該位相比較手段に出力
し、該電圧固定制御手段は該位相差信号の電圧を保持
し、該リセット信号が該第１レベルと異なる第２レベルであ
る場合には、該入力遮断制御手段は位相差が実質的にゼ
ロである２つの信号を該第１信号および該第２信号とし
て該位相比較手段に出力し、該電圧固定制御手段は、該
位相差信号の電圧を該電圧制御発振手段が発振しない所
定の電圧に固定する、クロック発生装置。
【請求項２】所定の条件に応答してリセット信号を出
力する検出手段と、クロックを発生させるクロック発生
装置と、該クロックに応じて動作する回路部分とを備え
た装置であって、該クロック発生装置は、基準クロックとリファレンスクロックとを受け取り、該
リセット信号に応答して第１信号と第２信号とを出力す
る入力遮断制御手段と、該第１信号と該第２信号との間の位相差を示す位相差信
号を出力する位相比較手段と、該位相差信号に応じて周波数可変のクロックを出力する
電圧制御発振手段と、該リセット信号に応答して該位相差信号の電圧を制御す
る電圧固定制御手段とを備えたクロック発生装置であっ
て、該リセット信号が第１レベルである場合には、該入力遮
断制御手段は該基準クロックを該第１信号として該位相
比較手段に出力し、該入力遮断制御手段は該リファレン
スクロックを該第２信号として該位相比較手段に出力
し、該電圧固定制御手段は該位相差信号の電圧を保持
し、該リセット信号が該第１レベルと異なる第２レベルであ
る場合には、該入力遮断制御手段は位相差が実質的にゼ
ロである２つの信号を該第１信号および該第２信号とし
て該位相比較手段に出力し、該電圧固定制御手段は、該
位相差信号の電圧を該電圧制御発振手段が発振しない所
定の電圧に固定する、装置。
【請求項３】基準クロックとリファレンスクロックと
を受け取り、該基準クロックと該リファレンスクロック
との間の位相差を示す位相差信号を出力する位相比較手
段と、該位相差信号に応じて周波数可変のクロックを出
力する電圧制御発振手段とを備えた装置を用いて、クロ
ックを発生させるクロック発生方法であって、リセット信号に応答して、該基準クロックと該リファレ
ンスクロックとの間の位相差を実質的にゼロにするステ
ップと、該リセット信号に応答して、該位相差信号の電圧を該電
圧制御発振手段が発振しない所定の電圧に固定するステ
ップとを包含するクロック発生方法。
【請求項４】基準クロックとリファレンスクロックと
を受け取り、該基準クロックと該リファレンスクロック
との間の位相差を示す位相差信号を出力する位相比較手
段と、第１スイッチング手段を介して該位相比較手段の出力に
接続され、該位相差信号に応じて周波数可変のクロック
を出力する電圧制御発振手段と、第２スイッチング手段を介して該電圧制御発振手段の入
力に接続され、第３スイッチング手段を介して該位相比
較手段の出力に接続され、ロック状態における該位相比
較手段の出力に実質的に等しい定電圧を供給する定電圧
供給手段と、第４スイッチング手段を介して該位相比較手段の出力に
接続され、該位相比較手段の出力を所定の電圧に固定す
る固定電圧手段と、該位相差信号が所定のしきい値を越えているか否かを判
定する判定手段と、該判定手段による判定結果に応じて、該第１スイッチン
グ手段から該第４スイッチング手段のオンオフを制御す
る制御手段とを備えたクロック発生装置。
【請求項５】前記位相差信号が前記所定のしきい値を
越えていると前記判定手段によって判定された場合に、
前記制御手段は、該位相差信号に応じた長さを有する第１期間において、
前記第１スイッチング手段をオフとし、かつ、前記第２
スイッチング手段をオンとし、該第１期間に含まれる第２期間において、前記第３スイ
ッチング手段をオンとし、該第１期間に含まれる第３期間であって該第２期間に続
く第３期間において、前記第４スイッチング手段をオン
とする、請求項４に記載のクロック発生装置。
【請求項６】基準クロックとリファレンスクロックと
を受け取り、該基準クロックと該リファレンスクロック
との間の位相差を示す位相差信号を出力する位相比較手
段と、該位相差信号に応じて周波数可変のクロックを出
力する電圧制御発振手段とを備えた装置を用いて、クロ
ックを発生させるクロック発生方法であって、該位相差信号が所定のしきい値を越えているか否かを判
定するステップと、該判定結果に応じて、該位相差信号に応じた長さを有す
る第１期間において、ロック状態における該位相比較手
段の出力に実質的に等しい定電圧を該電圧制御発振手段
の入力に供給するステップと、該判定結果に応じて、該第１期間に含まれる第２期間に
おいて、該位相比較手段の出力を所定の電圧に固定する
ステップと、該判定結果に応じて、該第１期間に含まれる第３期間で
あって該第２期間に続く第３期間において、ロック状態
における該位相比較手段の出力に実質的に等しい定電圧
を該位相比較手段の出力に供給するステップとを包含す
るクロック発生方法。
【請求項７】基準クロックとリファレンスクロックと
を受け取り、該基準クロックと該リファレンスクロック
との間の位相差を示す位相差信号を出力する位相比較手
段と、第１スイッチング手段を介して該位相比較手段の出力に
接続され、該位相差信号に応じて周波数可変のクロック
を出力する電圧制御発振手段と、第２スイッチング手段を介して該電圧制御発振手段の入
力に接続され、第３スイッチング手段を介して該位相比
較手段の出力に接続され、ロック状態における該位相比
較手段の出力に実質的に等しい定電圧を供給する定電圧
供給手段と、第４スイッチング手段を介して該位相比較手段の出力に
接続され、該位相比較手段の出力を所定の電圧に固定す
る固定電圧手段と、ロック指示信号を受け取る手段と、該ロック指示信号に応答して、第１スイッチング手段か
ら該第４スイッチング手段のオンオフを制御する制御手
段とを備えたクロック発生装置。
【請求項８】前記制御手段は、前記ロック指示信号に応答して、該位相差信号に応じた
長さを有する第１期間において、前記第１スイッチング
手段をオフとし、かつ、前記第２スイッチング手段をオ
ンとし、前記ロック指示信号に応答して、該第１期間に含まれる
第２期間において、前記第３スイッチング手段をオンと
し、前記ロック指示信号に応答して、該第１期間に含まれる
第３期間であって該第２期間に続く第３期間において、
前記第４スイッチング手段をオンとする、請求項７に記
載のクロック発生装置。
【請求項９】基準クロックとリファレンスクロックと
を受け取り、該基準クロックと該リファレンスクロック
との間の位相差を示す位相差信号を出力する位相比較手
段と、該位相差信号に応じて周波数可変のクロックを出
力する電圧制御発振手段とを備えた装置を用いて、クロ
ックを発生させるクロック発生方法であって、ロック指示信号に応答して、該位相差信号に応じた長さ
を有する第１期間において、ロック状態における該位相
比較手段の出力に実質的に等しい定電圧を該電圧制御発
振手段の入力に供給するステップと、該ロック指示信号に応答して、該第１期間に含まれる第
２期間において、該位相比較手段の出力を所定の電圧に
固定するステップと、該ロック指示信号に応答して、該第１期間に含まれる第
３期間であって該第２期間に続く第３期間において、ロ
ック状態における該位相比較手段の出力に実質的に等し
い定電圧を該位相比較手段の出力に供給するステップと
を包含するクロック発生方法。
【請求項１０】基準クロックとリファレンスクロック
とを受け取り、該基準クロックと該リファレンスクロッ
クとの間の位相差を示す位相差信号を出力する位相比較
手段と、該位相差信号に応じて周波数可変のクロックを出力する
電圧制御発振手段と、該電圧制御発振手段から出力される該クロックを所定の
倍率で分周するパルス幅可変分周手段であって、パルス
幅情報に応じて該分周手段の出力のパルス幅を決定する
パルス幅可変分周手段とを備えたクロック発生装置。
【請求項１１】前記パルス幅可変分周手段は、前記電圧制御発振手段から出力される前記クロックを受
け取り、互いに異なるパルス幅を有するクロックを出力
する複数の分周手段と、前記パルス幅情報に応じて、該複数の分周手段の出力の
うちの少なくとも１つを選択する選択手段とを備えてい
る、請求項１０に記載のクロック発生装置。
【請求項１２】前記パルス幅可変分周手段は、少なく
とも１つの内部信号に付加される容量を前記パルス幅情
報に応じて変更する手段を備えている、請求項１０に記
載のクロック発生装置。
【請求項１３】前記クロック発生装置は、前記パルス
幅情報を格納する格納手段をさらに備えており、該パル
ス幅情報はＣＰＵによる命令実行によって書き換えられ
る、請求項１０に記載のクロック発生装置。
【請求項１４】ＰＬＬ回路と、クロックに応答して光
を発する発光素子とを備えたクロック発生装置であっ
て、該ＰＬＬ回路は、基準クロックとリファレンスクロックとを受け取り、該
基準クロックと該リファレンスクロックとの間の位相差
を示す位相差信号を出力する位相比較手段と、該位相差信号に応じて周波数可変のクロックを出力する
電圧制御発振手段と、該位相比較手段に接続され、光を電気信号に変換する受
光素子とを備えており、該発光素子は、クロックバッファを介して該電圧制御発
振手段の出力に接続され、該発光素子から発せられる光
は該受光素子に入力され、該受光素子の出力は、該リフ
ァレンスクロックとして該位相比較手段に提供される、
クロック発生装置。
【請求項１５】前記クロック発生装置は、クロックに応答して光を発する少なくとも１つの発光素
子をさらに備えており、該少なくとも１つの発光素子は、クロックバッファを介
して前記電圧制御発振手段の出力に接続され、該少なく
とも１つの発光素子から発せられる光は前記受光素子に
入力され、前記受光素子は、前記発光素子からの光に応
答する第１出力と該少なくとも１つの発光素子からの光
に応答する第２出力との平均値を出力として前記位相比
較手段に提供する、請求項１４に記載のクロック発生装
置。
【請求項１６】前記発光素子と前記受光素子とは、同
一の半導体集積基板上に形成される、請求項１４に記載
のクロック発生装置。
【請求項１７】前記発光素子と前記受光素子のそれぞ
れは、同一の封止容器内に納められた複数の半導体集積
回路基板のうちのいずれかの上に形成される、請求項１
４に記載のクロック発生装置。
【請求項１８】前記発光素子は、封止容器内に納めら
れた複数の半導体集積回路基板のうち該封止容器内の中
心部に配置された半導体集積回路基板の上に形成され
る、請求項１４に記載のクロック発生装置。
【請求項１９】クロック回路とＰＬＬ回路とを備えた
クロック発生装置であって、該クロック回路は、第１基準クロックと第１リファレンスクロックとを受け
取り、該第１基準クロックと該第１リファレンスクロッ
クとの間の位相差を示す第１位相差信号を出力する第１
位相比較手段と、該第１位相差信号に応じて周波数可変の第１クロックを
出力する第１電圧制御発振手段と、該第１電圧制御発振手段に接続され、該第１電圧制御発
振手段から出力される該第１クロックに応答して光を発
する発光素子と、該第１位相比較手段に接続され、光を電気信号に変換す
る第１受光素子とを備えており、該ＰＬＬ回路は、第２基準クロックと第２リファレンスクロックとを受け
取り、該第２基準クロックと該第２リファレンスクロッ
クとの間の位相差を示す第２位相差信号を出力する第２
位相比較手段と、該第２位相差信号に応じて周波数可変の第２クロックを
出力する第２電圧制御発振手段と、該第２位相比較手段に接続され、光を電気信号に変換す
る第２受光素子とを備えており、該発光素子から発せられる光は、該第１受光素子と該第
２受光素子とに入力され、該第１受光素子の出力は、該
第１リファレンスクロックとして該第１位相比較手段に
提供され、該第２受光素子の出力は、該第２基準クロッ
クとして該第２位相比較手段に提供される、クロック発
生装置。
【請求項２０】クロック回路とＰＬＬ回路とを備えた
クロック発生装置であって、該クロック回路は、第１基準クロックを受け取り、該第１基準クロックに応
答して光を発する発光手段を備えており、該ＰＬＬ回路は、第２基準クロックとリファレンスクロックとを受け取
り、該第２基準クロックと該リファレンスクロックとの
間の位相差を示す位相差信号を出力する位相比較手段
と、該位相差信号に応じて周波数可変のクロックを出力する
電圧制御発振手段と、該位相比較手段に接続され、光を電気信号に変換する受
光素子とを備えており、該発光素子から発せられる光は該受光素子に入力され、
該受光素子の出力は、該第２基準クロックとして該位相
比較手段に提供される、クロック発生装置。
【請求項２１】クロック回路とＰＬＬ回路とを備えた
クロック発生装置であって、該クロック回路は、第１基準クロックと第１リファレンスクロックとを受け
取り、該第１基準クロックと該第１リファレンスクロッ
クとの間の位相差を示す第１位相差信号を出力する第１
位相比較手段と、該第１位相差信号に応じて周波数可変の第１クロックを
出力する第１電圧制御発振手段と、該第１電圧制御発振手段に接続され、該第１電圧制御発
振手段から出力される該第１クロックに応答して光を発
する第１発光素子と、該第１位相比較手段に接続され、光を電気信号に変換す
る第１受光素子とを備えており、該ＰＬＬ回路は、第２基準クロックと第２リファレンスクロックとを受け
取り、該第２基準クロックと該第２リファレンスクロッ
クとの間の位相差を示す第２位相差信号を出力する第２
位相比較手段と、該第２位相差信号に応じて周波数可変の第２クロックを
出力する第２電圧制御発振手段と、クロックバッファを介して該第２電圧制御発振手段の出
力に接続され、該クロックバッファの出力に応答して光
を発する第２発光素子と、該第２位相比較手段に接続され、光を電気信号に変換す
る第２受光素子とを備えており、該第１発光素子から発せられる光は該第２受光素子に入
力され、該第２発光素子から発せられる光は該第１受光
素子に入力され、該第１受光素子の出力は、該第１リフ
ァレンスクロックとして該第１位相比較手段に提供さ
れ、該第２受光素子の出力は、該第２基準クロックとし
て該第２位相比較手段に提供される、クロック発生装
置。
【請求項２２】基準クロックとリファレンスクロック
とを受け取り、該基準クロックに応答して出力クロック
を提供するＰＬＬ回路と、クロックバッファを介して該
出力クロックに接続され、該クロックバッファの出力に
応答して光を発する発光素子とを用いて、クロックを発
生させるクロック発生方法であって、該発光素子から発せられた光を利用して、該クロックバ
ッファの出力を該リファレンスクロックとして該ＰＬＬ
回路に伝搬するステップを包含するクロック発生方法。
【請求項２３】外部クロックに応答して光を発する発
光素子と、基準クロックとリファレンスクロックとを受
け取り、該基準クロックに応答して出力クロックを提供
するＰＬＬ回路とを用いて、クロックを発生させるクロ
ック発生方法であって、該発光素子から発せられた光を利用して、該外部クロッ
クを該基準クロックとして該ＰＬＬ回路に伝搬するステ
ップを包含するクロック発生方法。