JP2780354B2 - 半導体メモリ装置 - Google Patents
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- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔概 要〕 半導体メモリ装置、特に、テストモード時にＮビット
アドレス縮退による2Nビット圧縮データの入出口を行う
半導体メモリ装置に関し、 冗長セルのアドレスを検出すると共に、フェイル・セ
ルのアドレスを検出し、ひいては試験時間を短縮するこ
とを目的とし、 2Nビット中2Mビットのデータを同時に置換する冗長
手段と、前記2Mビットのデータを圧縮し該2Mビット圧縮
データを制御信号に応答して2L回（2N＝2M・2L）連続し
て出力する手段とを具備し、該出力された2Nビット圧縮
データのパスまたはフェイルをテストモード機能を用い
て判定するように構成し、または、2Nビット圧縮デー
タを構成する2Nビットのデータを制御信号に応答して１
ビットずつ2N回連続して出力する手段を具備し、テスト
モード機能を用いて前記2Nビット圧縮データのパスまた
はフェイルを判定し、該判定結果がフェイルの場合に前
記データ出力手段を機能させ、出力された１ビット単位
のデータのパスまたはフェイルをテストモード機能によ
り判定するように構成する。
アドレス縮退による2Nビット圧縮データの入出口を行う
半導体メモリ装置に関し、 冗長セルのアドレスを検出すると共に、フェイル・セ
ルのアドレスを検出し、ひいては試験時間を短縮するこ
とを目的とし、 2Nビット中2Mビットのデータを同時に置換する冗長
手段と、前記2Mビットのデータを圧縮し該2Mビット圧縮
データを制御信号に応答して2L回（2N＝2M・2L）連続し
て出力する手段とを具備し、該出力された2Nビット圧縮
データのパスまたはフェイルをテストモード機能を用い
て判定するように構成し、または、2Nビット圧縮デー
タを構成する2Nビットのデータを制御信号に応答して１
ビットずつ2N回連続して出力する手段を具備し、テスト
モード機能を用いて前記2Nビット圧縮データのパスまた
はフェイルを判定し、該判定結果がフェイルの場合に前
記データ出力手段を機能させ、出力された１ビット単位
のデータのパスまたはフェイルをテストモード機能によ
り判定するように構成する。
本発明は、半導体メモリ装置に関し、特に、テストモ
ード時にＮビットアドレス縮退による2Nビット圧縮デー
タの入出力を行う半導体メモリ装置に関する。
ード時にＮビットアドレス縮退による2Nビット圧縮デー
タの入出力を行う半導体メモリ装置に関する。
近年、半導体メモリ装置の大容量化に伴い、冗長用セ
ルにおいてもビット容量が増大してきており、そのた
め、冗長用セルの効率的な使用方法が望まれている。ま
た、テスト時間の増大も問題となっており、Ｎビットア
ドレス縮退による2Nビット圧縮データ出力を行うテスト
モード機能が半導体メモリ装置に付加されるようになっ
てきた。
ルにおいてもビット容量が増大してきており、そのた
め、冗長用セルの効率的な使用方法が望まれている。ま
た、テスト時間の増大も問題となっており、Ｎビットア
ドレス縮退による2Nビット圧縮データ出力を行うテスト
モード機能が半導体メモリ装置に付加されるようになっ
てきた。
第６図には従来形におけるテストモード時の動作タイ
ミングが示される。
ミングが示される。
まずテストモード・エントリーサイクルでは、入力端
子スーパー・ボルテージ・エントリーやWCBRエントリ
ー、あるいは第３図に示されるようなWCBRアドレス・ロ
ジック・エントリー等の方法により、テストモードに入
る。次のテストモード・ライトサイクルでは2Nビットの
セルに同時にデータを書き込み、テストモード・ノーマ
ルリードサイクルでは2Nビットのデータを圧縮して一度
に読み出す。データ圧縮方法としては下記の方式があ
る。
子スーパー・ボルテージ・エントリーやWCBRエントリ
ー、あるいは第３図に示されるようなWCBRアドレス・ロ
ジック・エントリー等の方法により、テストモードに入
る。次のテストモード・ライトサイクルでは2Nビットの
セルに同時にデータを書き込み、テストモード・ノーマ
ルリードサイクルでは2Nビットのデータを圧縮して一度
に読み出す。データ圧縮方法としては下記の方式があ
る。
A.0・１方式 この方式では、2Nビットデータのすべてのビットが一
致した時に「１」が出力され、１ビットでもフェイル
（Fail）した時は「０」が出力される。
致した時に「１」が出力され、１ビットでもフェイル
（Fail）した時は「０」が出力される。
B.0・１・Ｚ方式 この方式では、2Nビットデータのすべてのビットが
「０」の時に「０」が出力され、2Nビットデータのすべ
てのビットが「１」の時は「１」が出力され、１ビット
でもフェイルした場合には出力は高インピーダンス
（Ｚ）状態すなわちフローティング状態となる。
「０」の時に「０」が出力され、2Nビットデータのすべ
てのビットが「１」の時は「１」が出力され、１ビット
でもフェイルした場合には出力は高インピーダンス
（Ｚ）状態すなわちフローティング状態となる。
また、第６図に示されるようにテストモード・ページ
リードサイクルでは、行選択線で選択されたセルのすべ
てのデータが2Nビット圧縮データとして一度に読み出さ
れる。これによって、より一層高速のデータ読み出しお
よび書き込みを行い、試験時間の短縮化を図っている。
リードサイクルでは、行選択線で選択されたセルのすべ
てのデータが2Nビット圧縮データとして一度に読み出さ
れる。これによって、より一層高速のデータ読み出しお
よび書き込みを行い、試験時間の短縮化を図っている。
上述した従来形のテスト方式では、テストモードがＮ
ビットアドレス縮退による2Nビット圧縮データで、冗長
機能により同時に置換されるデータが上記2Nビット中2M
ビット（2N＞2M）の場合、2Nビット圧縮データ・テスト
モードでは、2L組ある2Mビットのうちどのセルを冗長す
ればよいか分からないという欠点がある。
ビットアドレス縮退による2Nビット圧縮データで、冗長
機能により同時に置換されるデータが上記2Nビット中2M
ビット（2N＞2M）の場合、2Nビット圧縮データ・テスト
モードでは、2L組ある2Mビットのうちどのセルを冗長す
ればよいか分からないという欠点がある。
また、2Nビット圧縮データ・テストモードでは、テス
トを2N回行う必要があるため、それに応じて試験時間も
多大にかかるという不都合が生じる。
トを2N回行う必要があるため、それに応じて試験時間も
多大にかかるという不都合が生じる。
さらに、圧縮データ・テストモードでは、短時間に全
ビットのチェックは可能であるが、フェイルが生じた場
合、2Nビットのうちどのビットがフェイルしたか分から
ず、テストモードのみのチェックでは不良解析に不都合
をきたし、好ましくない。
ビットのチェックは可能であるが、フェイルが生じた場
合、2Nビットのうちどのビットがフェイルしたか分から
ず、テストモードのみのチェックでは不良解析に不都合
をきたし、好ましくない。
本発明は、上述した従来技術における課題に鑑み創作
されたもので、冗長セルのアドレスを検出すると共に、
フェイル・セルのアドレスを検出し、ひいては試験時間
を短縮することができる半導体メモリ装置を提供するこ
とを目的としている。
されたもので、冗長セルのアドレスを検出すると共に、
フェイル・セルのアドレスを検出し、ひいては試験時間
を短縮することができる半導体メモリ装置を提供するこ
とを目的としている。
本発明による半導体メモリ装置は、その一形態として
第１図（ａ）に示されるように、テストモード時にＮビ
ットアドレス縮退による2Nビット圧縮データの入出力を
行う半導体メモリ装置を前提とし、前記2Nビット中2Mビ
ットのデータを同時に置換する冗長手段１と、前記2Mビ
ットのデータを圧縮し該2Mビット圧縮データを制御信号
CSに応答して2L回、ただし2N＝2M・2L、連続して出力す
る手段２とを具備し、該出力された2Mビット圧縮データ
のパスまたはフェイルをテストモード機能を用いて判定
するようにしたことを特徴とする。
第１図（ａ）に示されるように、テストモード時にＮビ
ットアドレス縮退による2Nビット圧縮データの入出力を
行う半導体メモリ装置を前提とし、前記2Nビット中2Mビ
ットのデータを同時に置換する冗長手段１と、前記2Mビ
ットのデータを圧縮し該2Mビット圧縮データを制御信号
CSに応答して2L回、ただし2N＝2M・2L、連続して出力す
る手段２とを具備し、該出力された2Mビット圧縮データ
のパスまたはフェイルをテストモード機能を用いて判定
するようにしたことを特徴とする。
また他の形態によれば、同図（ｂ）に示されるよう
に、テストモード時にＮビットアドレス縮退による2Nビ
ット圧縮データの入出力を行う半導体メモリ装置であっ
て、前記2Nビット圧縮データを構成する2Nビットのデー
タを制御信号CSに応答して１ビットずつ2N回連続して出
力する手段３を具備し、テストモード機能を用いて前記
2Nビット圧縮データのパスまたはフェイルを判定し、該
判定結果がフェイルの場合に前記データ出力手段を機能
させ、出力された１ビット単位のデータのパスまたはフ
ェイルをテストモード機能により判定するようにしたこ
とを特徴とする半導体メモリ装置が提供される。
に、テストモード時にＮビットアドレス縮退による2Nビ
ット圧縮データの入出力を行う半導体メモリ装置であっ
て、前記2Nビット圧縮データを構成する2Nビットのデー
タを制御信号CSに応答して１ビットずつ2N回連続して出
力する手段３を具備し、テストモード機能を用いて前記
2Nビット圧縮データのパスまたはフェイルを判定し、該
判定結果がフェイルの場合に前記データ出力手段を機能
させ、出力された１ビット単位のデータのパスまたはフ
ェイルをテストモード機能により判定するようにしたこ
とを特徴とする半導体メモリ装置が提供される。
また、本発明の好適な実施態様によれば、テストモー
ド時にセルアレイから読み出された複数ビットのデータ
の一致／不一致を検出する手段と、前記複数ビットのデ
ータの不一致が検出された場合には、制御信号に基づい
て該複数ビットのデータを１ビット単位で出力し、前記
複数ビットのデータの一致が検出された場合には、次の
複数ビットのデータを読み出す手段と、を具備すること
を特徴とする半導体メモリ装置が提供される。
ド時にセルアレイから読み出された複数ビットのデータ
の一致／不一致を検出する手段と、前記複数ビットのデ
ータの不一致が検出された場合には、制御信号に基づい
て該複数ビットのデータを１ビット単位で出力し、前記
複数ビットのデータの一致が検出された場合には、次の
複数ビットのデータを読み出す手段と、を具備すること
を特徴とする半導体メモリ装置が提供される。
第１図（ａ）では、冗長手段１により置換されそして
データ出力手段２により圧縮および出力された2Mビット
圧縮データのパス（Pass）またはフェイル（Fail）を判
定することにより、冗長セルのアドレスを検出（特定）
することが可能となる。
データ出力手段２により圧縮および出力された2Mビット
圧縮データのパス（Pass）またはフェイル（Fail）を判
定することにより、冗長セルのアドレスを検出（特定）
することが可能となる。
また第１図（ｂ）では、まず2Nビット圧縮データのパ
スまたはフェイルを判定し、フェイルの場合に該2Nビッ
ト圧縮データを構成している１ビットデータを制御信号
CSに応答して順次出力し、各データのパスまたはフェイ
ルを判定することにより、フェイル・セルのアドレスを
検出（特定）することが可能となる。これによって、テ
ストモードを使用しない場合に比べて試験時間を短縮す
ることができる。
スまたはフェイルを判定し、フェイルの場合に該2Nビッ
ト圧縮データを構成している１ビットデータを制御信号
CSに応答して順次出力し、各データのパスまたはフェイ
ルを判定することにより、フェイル・セルのアドレスを
検出（特定）することが可能となる。これによって、テ
ストモードを使用しない場合に比べて試験時間を短縮す
ることができる。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
第２図には本発明の一実施例としての半導体メモリ装
置における主要部、すなわちデータ入出力部の回路構成
が示される。
置における主要部、すなわちデータ入出力部の回路構成
が示される。
同図において、110〜117はセルアレイからの読み出し
データを増幅するデータ増幅機（データラッチ）、120
〜127は外部から入力された書き込みデータを増幅する
書き込み増幅器（ライトアンプ）を示す。データラッチ
111（111）およびライトアンプ120（121）は、１対のｎ
チャネルトランジスタ130,140（131,141）を介してそれ
ぞれデータ線DL、相補データ線DLXに接続されると共
に、ナントゲート150の一方（他方）の入力端およびナ
ンドゲート151の一方（他方）の入力端に接続されてい
る。また、データラッチ112（113）およびライトアンプ
122（123）は、１対のｎチャネルトランジスタ132,142
（133,143）を介してそれぞれデータ線DL、相補データ
線DLXに接続されると共に、ナンドゲート152の一方（他
方）の入力端およびナンドゲート153の一方（他方）の
入力端に接続されている。
データを増幅するデータ増幅機（データラッチ）、120
〜127は外部から入力された書き込みデータを増幅する
書き込み増幅器（ライトアンプ）を示す。データラッチ
111（111）およびライトアンプ120（121）は、１対のｎ
チャネルトランジスタ130,140（131,141）を介してそれ
ぞれデータ線DL、相補データ線DLXに接続されると共
に、ナントゲート150の一方（他方）の入力端およびナ
ンドゲート151の一方（他方）の入力端に接続されてい
る。また、データラッチ112（113）およびライトアンプ
122（123）は、１対のｎチャネルトランジスタ132,142
（133,143）を介してそれぞれデータ線DL、相補データ
線DLXに接続されると共に、ナンドゲート152の一方（他
方）の入力端およびナンドゲート153の一方（他方）の
入力端に接続されている。
同様に、データラッチ114（115）およびライトアンプ
124（125）は、１対のｎチャネルトランジスタ134,144
（135,145）を介してそれぞれデータ線DL、相補データ
線DLXに接続されると共に、、ナンドゲート154の一方
（他方）の入力端およびナンドゲート155の一方（他
方）の入力端に接続されている。また、データラッチ11
6（117）およびライトアンプ126（127）は、１対のｎチ
ャネルトランジスタ136,146（137,147）を介してそれぞ
れデータ線DL、相補データ線DLXに接続されると共に、
ナンドゲート156の一方（他方）の入力端およびナンド
ゲート157の一方（他方）の入力端に接続されている。
124（125）は、１対のｎチャネルトランジスタ134,144
（135,145）を介してそれぞれデータ線DL、相補データ
線DLXに接続されると共に、、ナンドゲート154の一方
（他方）の入力端およびナンドゲート155の一方（他
方）の入力端に接続されている。また、データラッチ11
6（117）およびライトアンプ126（127）は、１対のｎチ
ャネルトランジスタ136,146（137,147）を介してそれぞ
れデータ線DL、相補データ線DLXに接続されると共に、
ナンドゲート156の一方（他方）の入力端およびナンド
ゲート157の一方（他方）の入力端に接続されている。
ナンドゲート150〜157の各出力端はそれぞれインバー
タ160,161,……,167を介してｎチャネルトランジスタ17
0,171,……,177の各ソース（ドレイン）に接続されてい
る。また、インバータ160,162,164および166の出力端は
ナンドゲート21の入力端に接続され、インバータ161,16
3,165および167の出力端はナンドゲート31の入力端に接
続されている。ナンドゲート21および31の出力端はそれ
ぞれインバータ22,23を介してｎチャネルトランジスタ2
3,33の各ソース（ドレイン）に接続されている。トラン
ジスタ170,172,174,176および23の各ドレイン（ソー
ス）はインバータ24の入力端およびインバータ25の出力
端と入力端子DINに接続され、トランジスタ171,173,1
75,177および33の各ドレイン（ソース）はインバータ34
の入力端およびインバータ35の出力端と入力端子DINに
接続されている。
タ160,161,……,167を介してｎチャネルトランジスタ17
0,171,……,177の各ソース（ドレイン）に接続されてい
る。また、インバータ160,162,164および166の出力端は
ナンドゲート21の入力端に接続され、インバータ161,16
3,165および167の出力端はナンドゲート31の入力端に接
続されている。ナンドゲート21および31の出力端はそれ
ぞれインバータ22,23を介してｎチャネルトランジスタ2
3,33の各ソース（ドレイン）に接続されている。トラン
ジスタ170,172,174,176および23の各ドレイン（ソー
ス）はインバータ24の入力端およびインバータ25の出力
端と入力端子DINに接続され、トランジスタ171,173,1
75,177および33の各ドレイン（ソース）はインバータ34
の入力端およびインバータ35の出力端と入力端子DINに
接続されている。
インバータ24の出力端は、インバータ25の入力端に接
続されると共に、インバータ26を介してｎチャネルトラ
ンジスタ27のゲートに接続され、一方、インバータ34の
出力端は、インバータ35の入力端に接続されると共に、
インバータ36を介してｎチャネルトランジスタ37のゲー
トに接続されている。トランジスタ27のドレイン（ソー
ス）は高電位の電源ラインVccに接続され、ソース（ド
レイン）は出力端子DOUTに接続されている。また、トラ
ンジスタ37のドレイン（ソース）は出力端子DOUTに接続
され、ソース（ドレイン）は低電位の電源ラインVssに
接続されている。
続されると共に、インバータ26を介してｎチャネルトラ
ンジスタ27のゲートに接続され、一方、インバータ34の
出力端は、インバータ35の入力端に接続されると共に、
インバータ36を介してｎチャネルトランジスタ37のゲー
トに接続されている。トランジスタ27のドレイン（ソー
ス）は高電位の電源ラインVccに接続され、ソース（ド
レイン）は出力端子DOUTに接続されている。また、トラ
ンジスタ37のドレイン（ソース）は出力端子DOUTに接続
され、ソース（ドレイン）は低電位の電源ラインVssに
接続されている。
トランジスタ130,140〜137,147の各対のゲートにはそ
れぞれゲート信号d0〜d7が印加され、同様にトランジス
タ170,171〜176,177の各対のゲートにはそれぞれゲート
信号e0〜e3が印加され、またトランジスタ23および33の
各ゲートにはゲート信号f0が印加される。
れぞれゲート信号d0〜d7が印加され、同様にトランジス
タ170,171〜176,177の各対のゲートにはそれぞれゲート
信号e0〜e3が印加され、またトランジスタ23および33の
各ゲートにはゲート信号f0が印加される。
第３図に各ゲート信号を発生する回路の一構成例が示
される。
される。
図中、ＣはWCBRアドレス・ロジック制御回路であっ
て、アクティブ・ローのライト・イネーブル信号WEX、
ロウアドレスストローブ信号RASXおよびコラムアドレス
ストローブ信号CASXと11ビットのアドレス信号ADD0〜AD
D10に応答してイネーブル信号SE1,SE2,SE3と２ビットの
アドレス信号A1（ADD8,ADD9）および３ビットのアドレ
ス信号A2（ADD8〜ADD10）を出力する。G1はゲート信号
発生回路であって、基本的には、イネーブル信号SE1が
所定レベルにある時、コラムアドレスストローブ信号CA
SXの立ち下がりエッジで活性化されてゲート信号f0を発
生する。ゲート信号発生回路G1は後述の制御信号Ｅまた
はＤに応答してゲート信号f0を発生することもできる。
ゲート信号f0の発生後、制御信号Ｆが出力される。
て、アクティブ・ローのライト・イネーブル信号WEX、
ロウアドレスストローブ信号RASXおよびコラムアドレス
ストローブ信号CASXと11ビットのアドレス信号ADD0〜AD
D10に応答してイネーブル信号SE1,SE2,SE3と２ビットの
アドレス信号A1（ADD8,ADD9）および３ビットのアドレ
ス信号A2（ADD8〜ADD10）を出力する。G1はゲート信号
発生回路であって、基本的には、イネーブル信号SE1が
所定レベルにある時、コラムアドレスストローブ信号CA
SXの立ち下がりエッジで活性化されてゲート信号f0を発
生する。ゲート信号発生回路G1は後述の制御信号Ｅまた
はＤに応答してゲート信号f0を発生することもできる。
ゲート信号f0の発生後、制御信号Ｆが出力される。
また、G2はゲート信号発生回路であって、イネーブル
信号SE2が所定レベルにある時、制御信号Ｆとアドレス
信号A1に応答し、コラムアドレスストローブ信号CASXの
立ち下がりエッジで活性化されてゲート信号e0〜e3を順
次発生する。最終のゲート信号e3の発生後、制御信号Ｅ
が出力される。応用にG3はゲート信号発生回路であっ
て、イネーブル信号SE3が所定レベルにある時、制御信
号Ｆとアドレス信号A2に応答し、コラムアドレスストロ
ーブ信号CASXの立ち下がりエッジで活性化されてゲート
信号d0〜d7を順次発生する。最終のゲート信号d7の発生
後、制御信号Ｄが出力される。なお、ゲート信号発生回
路G1〜G3は互いに同時には活性化されない。
信号SE2が所定レベルにある時、制御信号Ｆとアドレス
信号A1に応答し、コラムアドレスストローブ信号CASXの
立ち下がりエッジで活性化されてゲート信号e0〜e3を順
次発生する。最終のゲート信号e3の発生後、制御信号Ｅ
が出力される。応用にG3はゲート信号発生回路であっ
て、イネーブル信号SE3が所定レベルにある時、制御信
号Ｆとアドレス信号A2に応答し、コラムアドレスストロ
ーブ信号CASXの立ち下がりエッジで活性化されてゲート
信号d0〜d7を順次発生する。最終のゲート信号d7の発生
後、制御信号Ｄが出力される。なお、ゲート信号発生回
路G1〜G3は互いに同時には活性化されない。
本実施例の構成では、各ゲート信号をそれぞれ対応す
るトランジスタに適宜印加することにより以下の３つの
形態のデータ出力が行われる。
るトランジスタに適宜印加することにより以下の３つの
形態のデータ出力が行われる。
ゲート信号f0により、３ビットアドレス縮退による23
ビット圧縮データ（以下D(3)で表す）を出力することが
できる。この場合、ゲート信号f0が“H"レベルの時にト
ランジスタ23および33がそれぞれオン状態となり、23ビ
ット圧縮データD(3)が出力される。
ビット圧縮データ（以下D(3)で表す）を出力することが
できる。この場合、ゲート信号f0が“H"レベルの時にト
ランジスタ23および33がそれぞれオン状態となり、23ビ
ット圧縮データD(3)が出力される。
ゲート信号e0〜e3により、21ビット圧縮データ（以下
D0 (1)〜D3 (1)で表す）を０・１・Ｚ方式で22回連続して
出力することができる。この場合、２ビットのアドレス
ADD8およびADD9に基づきゲート信号e0〜e3をそれぞれ順
次“H"レベルにすると、それぞれ対応する１対のトラン
ジスタ170,171〜176,177が順次オン状態となり、それぞ
れ対応する21ビット圧縮データD0 (1),D1 (1),D2 (1),D3
(1)が順次出力される。
D0 (1)〜D3 (1)で表す）を０・１・Ｚ方式で22回連続して
出力することができる。この場合、２ビットのアドレス
ADD8およびADD9に基づきゲート信号e0〜e3をそれぞれ順
次“H"レベルにすると、それぞれ対応する１対のトラン
ジスタ170,171〜176,177が順次オン状態となり、それぞ
れ対応する21ビット圧縮データD0 (1),D1 (1),D2 (1),D3
(1)が順次出力される。
ゲート信号d0〜d7により、23ビットのデータ（以下D0
〜D7で表す）をデータ圧縮を行わないで１ビットずつ出
力することができる。この場合、３ビットのアドレスAD
D8〜ADD10に基づきゲート信号d0〜d7をそれぞれ順次
“H"レベルにすると、それぞれ対応する１対のトランジ
スタ130,140〜137,147が順次オン状態となり、それぞれ
対応する１ビットデータD0,D1,……D7が順次出力され
る。
〜D7で表す）をデータ圧縮を行わないで１ビットずつ出
力することができる。この場合、３ビットのアドレスAD
D8〜ADD10に基づきゲート信号d0〜d7をそれぞれ順次
“H"レベルにすると、それぞれ対応する１対のトランジ
スタ130,140〜137,147が順次オン状態となり、それぞれ
対応する１ビットデータD0,D1,……D7が順次出力され
る。
第４図には第２図回路のテストモード時における動作
タイミングの一例が示される。図示の例では上述した
およびの出力形態が併用されている。
タイミングの一例が示される。図示の例では上述した
およびの出力形態が併用されている。
すなわち、ロウアドレスストローブ信号RASXの立ち下
がりエッジで11ビットのアドレス信号ADD0〜ADD10をラ
ッチし、次いでコラムアドレスストローブ信号CASXの立
ち下がりエッジでラッチされた８ビットのアドレスADD0
〜ADD7に基づき23ビット圧縮データD(3)を選択出力し、
同時に、２ビットのアドレスADD8およびADD9に基づき21
ビット圧縮データD0 (1)を選択出力し、以降、コラムア
ドレスストローブ信号CASXの立ち下がりエッジで順次21
ビット圧縮データD1 (1)〜D3 (1)を出力する。
がりエッジで11ビットのアドレス信号ADD0〜ADD10をラ
ッチし、次いでコラムアドレスストローブ信号CASXの立
ち下がりエッジでラッチされた８ビットのアドレスADD0
〜ADD7に基づき23ビット圧縮データD(3)を選択出力し、
同時に、２ビットのアドレスADD8およびADD9に基づき21
ビット圧縮データD0 (1)を選択出力し、以降、コラムア
ドレスストローブ信号CASXの立ち下がりエッジで順次21
ビット圧縮データD1 (1)〜D3 (1)を出力する。
従って、21ビット圧縮データD0 (1)〜D3 (1)のそれぞれ
のパスまたはフェイルを判定することにより、冗長すべ
きセルのアドレスを特定することができる。
のパスまたはフェイルを判定することにより、冗長すべ
きセルのアドレスを特定することができる。
また、第５図にはテストモード時における動作タイミ
ングの他の例が示される。図示の例では上述したおよ
びの出力形態が併用されている。
ングの他の例が示される。図示の例では上述したおよ
びの出力形態が併用されている。
この場合、ロウアドレスストローブ信号RASXの立ち下
がりエッジで11ビットのアドレス信号ADD0〜ADD10をラ
ッチし、次いでコラムアドレスストローブ信号CASXの立
ち下がりエッジでラッチされた８ビットのアドレスADD0
〜ADD7に基づき23ビット圧縮データD(3)を選択出力し、
同時に、３ビットのアドレスADD8〜ADD10に基づき１ビ
ットデータD0を選択出力し、以降、コラムアドレススト
ローブ信号CASXの立ち下がりエッジで順次１ビットデー
タD1〜D7を出力する。
がりエッジで11ビットのアドレス信号ADD0〜ADD10をラ
ッチし、次いでコラムアドレスストローブ信号CASXの立
ち下がりエッジでラッチされた８ビットのアドレスADD0
〜ADD7に基づき23ビット圧縮データD(3)を選択出力し、
同時に、３ビットのアドレスADD8〜ADD10に基づき１ビ
ットデータD0を選択出力し、以降、コラムアドレススト
ローブ信号CASXの立ち下がりエッジで順次１ビットデー
タD1〜D7を出力する。
第５図の例示では、選択出力された23ビット圧縮デー
タD(3)がフェイルであったものとして、各信号の動作タ
イミングが示されている。もし、23ビット圧縮データD
(3)がパスの場合には次の23ビット圧縮データが選択出
力され、最終的に、フェイルしている23ビット圧縮デー
タが出力されるまで繰り返され、その後、１ビットデー
タD0〜D7が順次出力される。第５図の形態によれば、フ
ェイルしている2Nビット圧縮データを構成する１ビット
データのパスまたはフェイルを判定することにより、フ
ェイル・セルのアドレスを特定することができる。これ
によって、テストモードを使用しない場合に比べて試験
時間を短縮することが可能となる。
タD(3)がフェイルであったものとして、各信号の動作タ
イミングが示されている。もし、23ビット圧縮データD
(3)がパスの場合には次の23ビット圧縮データが選択出
力され、最終的に、フェイルしている23ビット圧縮デー
タが出力されるまで繰り返され、その後、１ビットデー
タD0〜D7が順次出力される。第５図の形態によれば、フ
ェイルしている2Nビット圧縮データを構成する１ビット
データのパスまたはフェイルを判定することにより、フ
ェイル・セルのアドレスを特定することができる。これ
によって、テストモードを使用しない場合に比べて試験
時間を短縮することが可能となる。
なお、第４図の動作タイミング図では21ビット圧縮デ
ータD0 (1)〜D3 (1)の出力に先立ち23ビット圧縮データD
(3)を出力するように構成したが、これは、本発明の要
旨からも明らかなように23ビット圧縮データD(3)は必ず
しも出力させる必要はない。
ータD0 (1)〜D3 (1)の出力に先立ち23ビット圧縮データD
(3)を出力するように構成したが、これは、本発明の要
旨からも明らかなように23ビット圧縮データD(3)は必ず
しも出力させる必要はない。
以上説明したように本発明によれば、冗長機能により
2Nビット中2Mビット（2M＜2N）のデータを圧縮して出力
し、該2Mビット圧縮データのパスまたはフェイルを判定
することにより、冗長セルのアドレスを検出することが
できる。
2Nビット中2Mビット（2M＜2N）のデータを圧縮して出力
し、該2Mビット圧縮データのパスまたはフェイルを判定
することにより、冗長セルのアドレスを検出することが
できる。
また、2Nビット圧縮データ出力に続いて2Nビットのデ
ータを１ビットずつ出力し、各データのパスまたはフェ
イルを判定することにより、テストモード時においても
フェイル・セルのアドレスを検出でき、ノーマルモード
・リード時に比べて短時間で不良解析を行うことが可能
となる。
ータを１ビットずつ出力し、各データのパスまたはフェ
イルを判定することにより、テストモード時においても
フェイル・セルのアドレスを検出でき、ノーマルモード
・リード時に比べて短時間で不良解析を行うことが可能
となる。
第１図（ａ）および（ｂ）は本発明による半導体メモリ
装置の原理図、 第２図は本発明の一実施例としての半導体メモリ装置に
おける主要部の構成を示す回路図、 第３図は第２図における各トランジスタのゲート信号を
発生する回路の一例を示す回路図、 第４図は第２図回路のテストモード時における動作の一
例を示すタイミング図、 第５図は第２図回路のテストモード時における動作の他
の例を示すタイミング図、 第６図は従来形におけるテストモード時の動作を示すタ
イミング図、 である。 （符号の説明） １……冗長手段、 ２……データ出力手段、 ３……データ出力手段、 CS……制御信号。
装置の原理図、 第２図は本発明の一実施例としての半導体メモリ装置に
おける主要部の構成を示す回路図、 第３図は第２図における各トランジスタのゲート信号を
発生する回路の一例を示す回路図、 第４図は第２図回路のテストモード時における動作の一
例を示すタイミング図、 第５図は第２図回路のテストモード時における動作の他
の例を示すタイミング図、 第６図は従来形におけるテストモード時の動作を示すタ
イミング図、 である。 （符号の説明） １……冗長手段、 ２……データ出力手段、 ３……データ出力手段、 CS……制御信号。
フロントページの続き (56)参考文献 特開 昭63−257999（ＪＰ，Ａ) 特開 昭64−73600（ＪＰ，Ａ) 特開 平３−29199（ＪＰ，Ａ) 特開 昭57−12500（ＪＰ，Ａ) 特開 昭63−228500（ＪＰ，Ａ) 特開 昭63−86200（ＪＰ，Ａ) 実開 昭63−149500（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00
Claims (1)
- 【請求項１】テストモード時にセルアレイから読み出さ
れた複数ビットのデータの一致／不一致を検出する手段
と、 前記複数ビットのデータの不一致が検出された場合に
は、制御信号に基づいて該複数ビットのデータを１ビッ
ト単位で出力し、前記複数ビットのデータの一致が検出
された場合には、次の複数ビットのデータを読み出す手
段と、 を具備することを特徴とする半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171283A JP2780354B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
| US07/553,027 US5148398A (en) | 1989-07-04 | 1990-07-03 | Semiconductor memory device with built-in test circuit and method for testing the same |
| KR1019900010074A KR930009543B1 (ko) | 1989-07-04 | 1990-07-04 | 빌트-인 테스트(built-in test)회로를 갖는 반도체 기억장치 및 테스트방법 |
| EP90307314A EP0407173B1 (en) | 1989-07-04 | 1990-07-04 | Semiconductor memory device |
| DE69022310T DE69022310T2 (de) | 1989-07-04 | 1990-07-04 | Halbleiterspeichergerät. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171283A JP2780354B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0337900A JPH0337900A (ja) | 1991-02-19 |
| JP2780354B2 true JP2780354B2 (ja) | 1998-07-30 |
Family
ID=15920453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1171283A Expired - Fee Related JP2780354B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5148398A (ja) |
| EP (1) | EP0407173B1 (ja) |
| JP (1) | JP2780354B2 (ja) |
| KR (1) | KR930009543B1 (ja) |
| DE (1) | DE69022310T2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4028819A1 (de) * | 1990-09-11 | 1992-03-12 | Siemens Ag | Schaltungsanordnung zum testen eines halbleiterspeichers mittels paralleltests mit verschiedenen testbitmustern |
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| JP2957284B2 (ja) * | 1990-12-22 | 1999-10-04 | 富士通株式会社 | 半導体回路 |
| US6781895B1 (en) * | 1991-12-19 | 2004-08-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| KR950000305Y1 (ko) * | 1991-12-23 | 1995-01-16 | 금성일렉트론 주식회사 | 메모리 장치의 테스트 모드회로 |
| JPH05210998A (ja) * | 1992-01-30 | 1993-08-20 | Nec Corp | 半導体メモリ装置 |
| US5216672A (en) * | 1992-04-24 | 1993-06-01 | Digital Equipment Corporation | Parallel diagnostic mode for testing computer memory |
| JPH0612878A (ja) * | 1992-06-25 | 1994-01-21 | Mitsubishi Electric Corp | 半導体メモリ装置 |
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| JP2768175B2 (ja) * | 1992-10-26 | 1998-06-25 | 日本電気株式会社 | 半導体メモリ |
| KR960002016B1 (ko) * | 1993-02-15 | 1996-02-09 | 금성일렉트론주식회사 | 반도체 기억소자의 테스트 모드회로 |
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| JP5181698B2 (ja) | 2008-01-30 | 2013-04-10 | 富士通セミコンダクター株式会社 | 半導体メモリおよび半導体メモリの製造方法 |
| WO2009116117A1 (ja) | 2008-03-19 | 2009-09-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法 |
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| US4686456A (en) * | 1985-06-18 | 1987-08-11 | Kabushiki Kaisha Toshiba | Memory test circuit |
| JP2523586B2 (ja) * | 1987-02-27 | 1996-08-14 | 株式会社日立製作所 | 半導体記憶装置 |
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| JP2805853B2 (ja) * | 1989-06-26 | 1998-09-30 | 日本電気株式会社 | 半導体メモリ |
-
1989
- 1989-07-04 JP JP1171283A patent/JP2780354B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-03 US US07/553,027 patent/US5148398A/en not_active Expired - Lifetime
- 1990-07-04 KR KR1019900010074A patent/KR930009543B1/ko not_active Expired - Fee Related
- 1990-07-04 DE DE69022310T patent/DE69022310T2/de not_active Expired - Fee Related
- 1990-07-04 EP EP90307314A patent/EP0407173B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0337900A (ja) | 1991-02-19 |
| US5148398A (en) | 1992-09-15 |
| EP0407173B1 (en) | 1995-09-13 |
| EP0407173A3 (en) | 1992-01-08 |
| DE69022310D1 (de) | 1995-10-19 |
| DE69022310T2 (de) | 1996-02-22 |
| EP0407173A2 (en) | 1991-01-09 |
| KR910003679A (ko) | 1991-02-28 |
| KR930009543B1 (ko) | 1993-10-06 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |