JP2779789B2 - 半導体パッケージ用リードフレーム及びリードフレームストップ - Google Patents

半導体パッケージ用リードフレーム及びリードフレームストップ

Info

Publication number
JP2779789B2
JP2779789B2 JP8358683A JP35868396A JP2779789B2 JP 2779789 B2 JP2779789 B2 JP 2779789B2 JP 8358683 A JP8358683 A JP 8358683A JP 35868396 A JP35868396 A JP 35868396A JP 2779789 B2 JP2779789 B2 JP 2779789B2
Authority
JP
Japan
Prior art keywords
lead
fuse
lead frame
semiconductor package
absorbing means
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP8358683A
Other languages
English (en)
Other versions
JPH104171A (ja
Inventor
吉 範 金
永 錫 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ANAMU INDASUTORIARU KK
Original Assignee
ANAMU INDASUTORIARU KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ANAMU INDASUTORIARU KK filed Critical ANAMU INDASUTORIARU KK
Publication of JPH104171A publication Critical patent/JPH104171A/ja
Application granted granted Critical
Publication of JP2779789B2 publication Critical patent/JP2779789B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージ用
リードフレームに関するもので、より詳しくは、熱放出
及びグラウンドのためのヒューズ（Fused ）リードに形
成されるダウンセット（Down Set）部の付近に多様な形
状の応力吸収手段を備えた半導体パッケージ用リードフ
レームに関するものである。
【０００２】
【従来の技術】最近、半導体チップの高集積化趨勢の加
速化及び半導体チップを用いた電子機器の小型化趨勢に
従って、プラスチック半導体パッケージに広範囲に使用
されているリードフレームにおいても、限定された単位
面積当たりより多くのリードの形成が要求されている。
このような趨勢に対応するため、リードフレームの厚さ
と各々のリードの幅及びリード間の間隔を極小化するし
かないので、、リードフレームの構造は段々複雑になっ
ていく。しかし、このようなリードフレーム構造の複雑
化の傾向にもかかわらず、リードフレームの高精密度に
伴う半導体パッケージの信頼性はさらに強調されている
ことが現状であり、リードフレームの成形時に主に使用
されるスタンピング（Stamping）法又はエッチング（Et
ching ）法等のいずれかを使用しても、要求される精密
な形状又はパターンを得ることが段々困難になる。
【０００３】このような状況の典型的な一例として、リ
ードが四方に延長されるコードフラット（QuadFlat）半
導体パッケージを含んだ多様な類型のリードフレームを
用いたプラスチック半導体パッケージにおいては、パッ
ケージの軽薄短小化のため、リードフレーム上の半導体
チップ搭載板をリードの高さよりやや低くダウンセット
させることにより半導体チップの実装後のパッケージの
高さを減少させることが通常であるが、この場合、半導
体チップ搭載板に連結されているヒューズリードの数が
多い時は、ダウンセット加工により発生した残留応力に
よりリードフレームストリップ及び／又はリードフレー
ムが湾曲されて偏平度が低下し、これにより後続工程処
理の困難又は完成された半導体パッケージの信頼性の低
下等の問題をもたらす憂いがあった。
【０００４】図８（Ａ）に示すように、ヒューズリード
３を有する従来のユニットリードフレーム１’で構成さ
れる従来のリードフレームストリップ１００において
は、ユニットリードフレーム１’が半導体チップ搭載板
２と、これに連結されて放射状外部に向いて延長され、
ダウンセット部４が形成されている多数のヒューズリー
ド３と、半導体チップ搭載板２から短絡されている多数
のリード８と、ダムバー９とから構成され、工程処理の
効率性を高めるため、このようなユニットリードフレー
ム１’の多数を一つのリードフレームストリップ１００
に構成する。
【０００５】
【発明が解決しようとする課題】このような従来の通常
のリードフレーム１’においては、図８（Ａ）のＡ−Ａ
線についての断面図である図９に示すように、（半導体
チップ搭載板２に連結されている熱放出及びグラウンド
用のヒューズリード３が応力吸収手段の形成なしにダウ
ンセット部４のみを有するので、ダウンセットの形成
時、残留応力によりリードフレーム１′）が変形される
おそれがある。又、図８（Ａ）のダウンセット部４の拡
大図である図８（Ｂ）に示すように、ダウンセット部４
を限定する二つの折曲部がヒューズリード３の両辺に直
角でなく斜線状に、つまり半導体チップ搭載板２の辺又
はリード先端が成す延長線に平行に形成されるので、直
角である場合に比べて折曲部の長さが長くなり、これに
より残留応力も大きくなってリードフレーム１’の変形
のおそれがある。
【０００６】従って、このような従来のユニットリード
フレーム１’でなる従来のリードフレームストリップ１
００は、ダウンセット加工時の残留応力により、図１０
に示すように、長手方向へのコイルセット（Coil Set）
現象及び／又は幅方向へのクロスバウ（CrossBow）現象
が発生するおそれが大きくなる。先に説明したように、
このような現象の発生はリードフレーム及び／又はその
ストリップの偏平度の低下によりその形状又はパターン
の精密度を低下させるので、後続する半導体パッケージ
の加工工程の進行が困難になるか、又は完成された半導
体パッケージの信頼度が低下する問題があった。
【０００７】従って、本発明の第１目的は、ヒューズリ
ードのダウンセット形成予定部の付近に多様な形状の応
力吸収手段を形成させることにより、ダウンセット部の
形成時に残留応力を吸収して、リードフレームの変形を
最小化し得る半導体パッケージ用リードフレームを提供
することである。
【０００８】本発明の第２目的は、前記本発明の第１目
的による多数のリードフレームでなる、コイルセット及
びクロスバウ現象を最小化し得る半導体パッケージ用リ
ードフレームストリップを提供することである。
【０００９】本発明の第３目的は、ヒューズリードのダ
ウンセット部の付近に形成された応力吸収手段の一部分
にグラウンドボンディングのための銀鍍金領域を形成さ
せることにより、プラスチック封止部を形成するモルデ
ィング樹脂との結合力が劣等な銀鍍金面積のヒューズリ
ードの全体面積に対する相対的比率を最小化して、モル
ディング樹脂とリードフレーム間の結合力をさらに向上
させ得るようにした半導体パッケージ用リードフレーム
を提供することである。
【００１０】本発明の第４目的は、ヒューズリードのダ
ウンセット部を限定する二つの折曲部が最短長さを有す
るよう、ヒューズリードの両辺に直角である幅方向に形
成されて、ダウンセットによる残留応力を減少させる半
導体パッケージ用リードフレームを提供することであ
る。
【００１１】
【課題を解決するための手段】前記目的を達成するため
の本発明は、半導体チップ搭載板と、サイドレールと、
前記半導体チップ搭載板及びサイドレールに一体に連結
され、ダウンセット部の付近に応力吸収手段が形成され
ている多数のヒューズリードと、前記サイドレールに一
体に連結され、前記半導体チップ搭載板から短絡され、
前記多数のヒューズリード間に位置する多数のリードと
から構成され、前記ヒューズリードに形成された応力吸
収手段がヒューズリードのダウンセットにより発生され
る残留応力を吸収してリードフレームの変形を防止する
半導体パッケージ用リードフレームを提供する。
【００１２】
【発明の実施の形態】以下、本発明を添付図面を参照し
てより詳細に説明する。図１（Ａ）はヒューズリード３
に形成されたダウンセット部４の付近に多様な形状の応
力吸収手段５を形成させた本発明の好ましい一具体例に
よる半導体パッケージ用リードフレーム１の平面図で、
リードフレーム１は半導体チップ搭載板２、ヒューズリ
ード３及びリード８を含む。
【００１３】ヒューズリード３は半導体チップ搭載板２
とサイドレール（ダムバー９の外側に隣接した位置に形
成され、リード８とヒューズリード３を一体に連結支持
し、半導体パッケージの製造のためのプラスチック樹脂
のモールディング後にはダムバー９とともに切断除去さ
れる）に一体に連結され、半導体チップ搭載板２をサイ
ドレールに支持する機能を果たし、半導体パッケージの
製造後には、半導体チップ１０の作動時に発生する熱を
外部に効率的に放出させる機能及びグラウンドの機能を
果たす。
【００１４】ヒューズリード３には二つのの折曲部によ
り限定されるダウンセット部４が形成され（図９参
照）、これにより半導体チップ搭載板２はリード８及び
サイドレールの下部の他の平面上に置かれ、半導体パッ
ケージの製造のための半導体チップ１０の実装時、半導
体パッケージの軽薄化に寄与することになる。
【００１５】本発明の好ましい一具体例による半導体パ
ッケージ用リードフレーム１におけるヒューズリード３
には、ダウンセット部４の付近に多様な形状の応力吸収
手段が形成されており、これによりダウンセット加工時
の残留応力を吸収又は緩和させることにより、リードフ
レーム１又はそのストリップの湾曲又はねじれ現象を防
止することができる。
【００１６】ヒューズリード３に形成される応力吸収手
段５の位置はダウンセット部４の前方及び／又は後方
（つまり、ダウンセット部４と半導体チップ搭載板２と
の間及び／又はダウンセット部４とダムバー９との間）
のどのところであってもかまわなく、その位置の選択は
リードフレーム１のデザインに従う。
【００１７】応力吸収手段５はヒューズリード３と同一
平面上にこれに一体に形成される。このような応力吸収
手段５の形状は“Ｖ”字状、“Ｕ”字状、又は細孔６の
形成された正方形、長方形、楕円形又は菱形のどの一つ
だけで形成することもできるが、本発明によるリードフ
レーム１の場合においては、前記多様な形状が複合的に
選択され形成され、本発明において、このような選択は
任意的である。このように多様な形状の応力吸収手段５
を複合的に形成させる場合、各々のヒューズリード３に
ランダムに形成させることができるが、相互対称関係に
あるヒューズリード３には同一形状の応力吸収手段５を
形成させることがダウンセットによる残留応力を均一に
分散させ得るので好ましい。又、この多様な形状の応力
吸収手段５はダウンセット部の前方又は後方に選択的に
形成させることができるが、前方及び後方の両方に位置
するように適宜分散して形成させることもできる。一
方、正方形、長方形、楕円形又は菱形の応力吸収手段５
に形成されている細孔６はダウンセット時に発生される
応力を吸収するとともに、半導体パッケージへのモルデ
ィング時、モルディング樹脂との結合力を強化する長所
がある。
【００１８】又、応力吸収手段５の位置部領域を銀鍍金
してグラウンドボンディング領域７を形成させることも
できる。このようなグラウンドボンディングは、半導体
パッケージの製造時、実装される半導体チップ１０のボ
ンドパッド１１と導電性向上のために銀鍍金されたグラ
ウンドボンディング領域７との間をワイヤー２０でボン
ディングして成される（図１（Ａ）には便宜上一つのワ
イヤーボンディングのみを図示する）。この場合、前記
のような形状の応力吸収手段５によりヒューズリード３
の全体面積が増大する結果となるので、銀鍍金されたグ
ラウンドボンディング領域７の面積が一定であるとして
もその相対的面積の比は減少する。従って、パッケージ
の製造のためのモールディング樹脂との結合力が劣等な
銀鍍金領域の面積比率が減少するので、パッケージの製
造時、モールディング樹脂との結合力が向上する結果を
もたらす。
【００１９】図１（Ｂ）は図１（Ａ）のダウンセット部
４の拡大図で、ダウンセット部４を限定する二つの折曲
部が最短長さを有するよう、ヒューズリード３の両辺に
直角である幅方向に形成させることができることを示す
が、これは本発明において制限的でなく選択的である。
図１（Ｂ）のように形成させることにより、半導体チッ
プ搭載板２の辺又は多数のリード８の先端がなす延長線
に平行に形成させる場合（つまり、二つの折曲部をヒュ
ーズリード３の両辺に対して傾斜方向に形成させた図８
（Ｂ）参照）に比べてダウンセットによる残留応力を減
少させることができる。
【００２０】図２乃至図４はそれぞれヒューズリード３
に形成されたダウンセット部４の前方に一定形状の応力
吸収手段５を形成させた本発明の好ましい具体例による
半導体パッケージ用リードフレーム１ａ〜１ｅの平面図
で、その基本構成は応力吸収手段５の形状及び位置上の
相違点を除き図１（Ａ）に示した半導体パッケージ用リ
ードフレーム１と実質的に同様であるので、その相違点
についてだけ簡略に説明する。
【００２１】図２乃至図４に示した半導体パッケージ用
リードフレーム１ａ〜１ｅにおけるヒューズリード３に
形成される応力吸収手段５の形状はそれぞれ“Ｖ”字
状、“Ｕ”字状、細孔６の形成された正方形、細孔６の
形成された菱形、ヒューズリード３の幅を減少させた細
長形の単一形状のみで構成され、応力吸収手段５の位置
はダウンセット部４の前方、つまり半導体チップ搭載板
２とダウンセット部４との間である。その他の事項は図
１（Ａ）で説明したものと基本的に同様である。
【００２２】図５及び図６はそれぞれヒューズリード３
に形成されたダウンセット部４の後方に一定形状の応力
吸収手段５を形成させた本発明の好ましい具体例による
半導体パッケージ用リードフレーム１ｆ〜１ｉの平面図
で、その基本構成は応力吸収手段５の形状及び位置上の
相違点を除き図１（Ａ）に示した半導体パッケージ用リ
ードフレーム１と実質的に同様であるので、その相違点
についてだけ簡略に説明する。
【００２３】図５及び図６に示した半導体パッケージ用
リードフレーム１ｆ〜１ｉにおけるヒューズリード３に
形成される応力吸収手段５の形状はそれぞれ“Ｖ”字
状、“Ｕ”字状、細孔６の形成された正方形、細孔６の
形成された菱形の単一形状のみで構成され、応力吸収手
段５の位置はダウンセット部４の後方、つまりダウンセ
ット部４とダムバー９との間である。その他の事項につ
いては図１（Ａ）で説明したものと基本的に同様であ
る。
【００２４】図７は図３（Ａ）の半導体パッケージ用リ
ードフレーム１ｃ上に実装された半導体チップ１０のボ
ンドパッド１１とヒューズリード３の応力吸収手段５に
形成されたグラウンドボンディング領域７とをワイヤー
２０で電気的に接続させた状態を例示する図で、応力吸
収手段５の一部領域を銀鍍金してグラウンドボンディン
グ領域７を形成させ、半導体チップ１０のボンドパッド
１１と導電性向上のために銀鍍金されたグラウンドボン
ディング領域７との間をワイヤー２０でボンディングす
る（図面上ではヒューズリード３とのグラウンドボンデ
ィングのみを示す）。このような構成は、グラウンドボ
ンディング時、銀鍍金領域の最小化によりパッケージの
製造時のモルディング樹脂との結合力が向上される結果
をもたらすことは図１（Ａ）で説明したようであり、応
力吸収手段５に形成されたグラウンドボンディング領域
７に対するグラウンドボンディング時にはボンディング
されるワイヤー２０のボンディング角度が半導体チップ
搭載板２上にボンディングする場合のワイヤーボンディ
ング角度に比べて小さくなるので、ボンディングされた
ワイヤー２０が製造工程上の衝撃又はモルディング時の
樹脂流入圧により短絡される憂いが小さくなる利点があ
る。
【００２５】このようなグラウンドボンディングは本発
明による半導体パッケージ用リードフレームの全てに適
用できることは勿論である。又、図面上には示さなかっ
たが、本発明による半導体パッケージ用リードフレーム
の多数の一列に連結してリードストリップを構成するこ
とにより、コイルセット現象及びクロスバウ現象を最小
化し得るので、半導体パッケージの製造工程の円滑化及
び最終製品の信頼性向上を図ることができる。
【００２６】このように、本発明は半導体チップ搭載板
と、サイドレールと、前記半導体チップ搭載板及びサイ
ドレールに一体に連結され、ダウンセット部の付近に応
力吸収手段が形成されている多数のヒューズリードと、
前記サイドレールに一体に連結され、前記半導体チップ
搭載板から短絡され、前記多数のヒューズリード間に位
置する多数のリードとから構成され、前記ヒューズリー
ドに形成された応力吸収手段がヒューズリードのダウン
セットにより発生される残留応力を吸収してリードフレ
ームの変形を防止することを特徴とする。
【００２７】又、前記応力吸収手段が半導体チップ搭載
板とダウンセット部間のヒューズリードに形成されるこ
とを特徴とする。
【００２８】又、前記応力吸収手段がダウンセット部と
サイドレール間のヒューズリードに形成されることを特
徴とする。
【００２９】又、前記ヒューズリードに形成される応力
吸収手段が前記リードと同一平面上に“Ｖ”字状に一体
に形成されることを特徴とする。
【００３０】又、前記ヒューズリードに形成される応力
吸収手段が前記リードと同一平面上に“Ｕ”字状に一体
に形成されることを特徴とする。
【００３１】又、前記ヒューズリードに形成される応力
吸収手段が前記リードと同一平面上に細孔の形成された
正方形又は長方形に一体に形成されることを特徴とす
る。
【００３２】前記ヒューズリードに形成される応力吸収
手段が前記リードと同一平面上に細孔の形成された菱形
に一体に形成されることを特徴とする。
【００３３】又、前記ヒューズリードに形成される応力
吸収手段が前記リードと同一平面上に幅の減少された細
長形に一体に形成されることを特徴とする。
【００３４】又、前記ヒューズリードに形成された応力
吸収手段が“Ｖ”字状、“Ｕ”字状、及び細孔の形成さ
れた正方形、長方形、楕円形、及び菱形でなる群から選
択される少なく二つ以上の形状を含むことを特徴とす
る。
【００３５】又、前記ヒューズリードの応力吸収手段の
形状において、互いに対称であるヒューズリードは同一
であることを特徴とする。
【００３６】又、応力吸収手段が半導体チップ搭載板と
ダウンセット部との間及びダウンセット部とサイドレー
ルとの間に分散形成されることを特徴とする。
【００３７】又、ヒューズリードの全体面積に対する銀
鍍金領域の相対的面積比の減少によりモールディング樹
脂とリードフレーム間の結合力が向上されるよう、前記
応力吸収手段の一部領域が銀鍍金されてグラウンドボン
ディング領域を形成することを特徴とする。
【００３８】ダウンセットによる残留応力を減少させる
ため、ダウンセット部を限定する二つの折曲部が最短長
さを有するようにヒューズリードの両辺に直角である幅
方向に形成されることを特徴とする。
【００３９】サイドレールと半導体チップ搭載板間のサ
イドレールに隣接した位置にリード及びヒューズリード
を一体に連結支持するダムバーが形成されることを特徴
とする。
【００４０】半導体チップ搭載板と、サイドレールと、
前記半導体チップ搭載板及びサイドレールに一体に連結
され、ダウンセット時に発生する残留応力を吸収してフ
レームの変形を防止するための応力吸収手段がダウンセ
ット部の付近に形成される多数のヒューズリードと、前
記サイドレールに一体に連結され、前記半導体チップ搭
載板から短絡され、前記多数のヒューズリード間に位置
する多数のリードとから構成され、ヒューズリードに応
力吸収手段が形成された半導体パッケージ用リードフレ
ームが一列に配列されて構成されることを特徴とする。
【００４１】
【発明の効果】以上説明したように、本発明半導体パッ
ケージ用リードフレームは、ヒューズリードに多様な形
状の応力吸収手段を形成させることにより、ダウンセッ
トにより発生される残留応力を均一に吸収分散させて、
リードフレームの変形、リードフレームストリップのコ
イルセット又はクロスバウ現象を最小化し得るととも
に、半導体チップ搭載板から離隔された位置に存在する
応力吸収手段の一部領域にグラウンドボンディング領域
を形成しワイヤーボンディングさせることにより、モル
ディング樹脂との結合力を向上させるとともにワイヤー
ボンディング強度を向上させ得る新規で有用な発明であ
る。
【図面の簡単な説明】
【図１】（Ａ）はヒューズリードに形成されたダウンセ
ット部の前後方に多様な形状の応力吸収手段を備えた本
発明の好ましい一具体例による半導体パッケージ用リー
ドフレームの平面図、（Ｂ）は図１（Ａ）のダウンセッ
ト部の拡大図である。
【図２】（Ａ），（Ｂ）は、ヒューズリードに形成され
たダウンセット部の前方にそれぞれ所定形状の応力吸収
手段を備える本発明の好ましい具体例による半導体パッ
ケージ用リードフレームの平面図である。
【図３】（Ａ），（Ｂ）は、ヒューズリードに形成され
たダウンセット部の前方にそれぞれ所定形状の応力吸収
手段を備える本発明の好ましい具体例による半導体パッ
ケージ用リードフレームの平面図である。
【図４】ヒューズリードに形成されたダウンセット部の
前方にそれぞれ所定形状の応力吸収手段を備える本発明
の好ましい具体例による半導体パッケージ用リードフレ
ームの平面図である。
【図５】（Ａ），（Ｂ）は、ヒューズリードに形成され
たダウンセット部の後方にそれぞれ所定形状の応力吸収
手段を備える本発明の好ましい具体例による半導体パッ
ケージ用リードフレームの平面図である。
【図６】（Ａ），（Ｂ）は、ヒューズリードに形成され
たダウンセット部の後方にそれぞれ所定形状の応力吸収
手段を備える本発明の好ましい具体例による半導体パッ
ケージ用リードフレームの平面図である。
【図７】図３（Ａ）のリードフレーム上に実装された半
導体チップのボンドパッドとヒューズリードの応力吸収
手段に形成されたグラウンドボンディング領域とをワイ
ヤーで電気的に接続させた状態を示す例示図である。
【図８】（Ａ）は、ヒューズリードを有する多数の従来
のユニットリードフレームで従来のリードフレームスト
リップの概略平面図、（Ｂ）は図８（Ａ）のダウンセッ
ト部の拡大図である。
【図９】図８（Ａ）のＡ−Ａ線についての断面図であ
る。
【図１０】ヒューズリードへのダウンセット部の形成
時、機械的応力による従来のリードフレームストリップ
における変形を説明する説明図である。
【符号の説明】
１、１ａ〜１ｉ 本発明の半導体パッケージ用リードフ
レーム ２ 半導体チップ搭載板 ３ ヒューズリード ４ ダウンセット部 ５ 応力吸収手段 ６ 細孔 ７ グラウンドボンディング領域 ８ リード ９ ダムバー １０ 半導体チップ １１ ボンドパッド ２０ ワイヤー １００ 多数の従来のユニットフレームで構成されるリ
ードフレームストリップ

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップ搭載板と、 サイドレールと、 前記半導体チップ搭載板及びサイドレールに一体に連結
    され、ダウンセット部の付近に応力吸収手段が形成され
    ている多数のヒューズリードと、 前記サイドレールに一体に連結され、前記半導体チップ
    搭載板から短絡され、前記多数のヒューズリード間に位
    置する多数のリードとから構成され、 前記ヒューズリードに形成された応力吸収手段がヒュー
    ズリードのダウンセットにより発生される残留応力を吸
    収してリードフレームの変形を防止することを特徴とす
    る半導体パッケージ用リードフレーム。
  2. 【請求項２】 前記応力吸収手段が半導体チップ搭載板
    とダウンセット部間のヒューズリードに形成されること
    を特徴とする請求項１記載の半導体パッケージ用リード
    フレーム。
  3. 【請求項３】 前記応力吸収手段がダウンセット部とサ
    イドレール間のヒューズリードに形成されることを特徴
    とする請求項１記載の半導体パッケージ用リードフレー
    ム。
  4. 【請求項４】 前記ヒューズリードに形成される応力吸
    収手段が前記リードと同一平面上に“Ｖ”字状に一体に
    形成されることを特徴とする請求項２又は３記載の半導
    体パッケージ用リードフレーム。
  5. 【請求項５】 前記ヒューズリードに形成される応力吸
    収手段が前記リードと同一平面上に“Ｕ”字状に一体に
    形成されることを特徴とする請求項２又は３記載の半導
    体パッケージ用リードフレーム。
  6. 【請求項６】 前記ヒューズリードに形成される応力吸
    収手段が前記リードと同一平面上に細孔の形成された正
    方形又は長方形に一体に形成されることを特徴とする請
    求項２又は３記載の半導体パッケージ用リードフレー
    ム。
  7. 【請求項７】 前記ヒューズリードに形成される応力吸
    収手段が前記リードと同一平面上に細孔の形成された菱
    形に一体に形成されることを特徴とする請求項２又は３
    記載の半導体パッケージ用リードフレーム。
  8. 【請求項８】 前記ヒューズリードに形成される応力吸
    収手段が前記リードと同一平面上に幅の減少された細長
    形に一体に形成されることを特徴とする請求項２又は３
    記載の半導体パッケージ用リードフレーム。
  9. 【請求項９】 前記ヒューズリードに形成された応力吸
    収手段が“Ｖ”字状、“Ｕ”字状、及び細孔の形成され
    た正方形、長方形、楕円形、及び菱形でなる群から選択
    される少なく二つ以上の形状を含むことを特徴とする請
    求項１乃至３のいずれか記載の半導体パッケージ用リー
    ドフレーム。
  10. 【請求項１０】 前記ヒューズリードの応力吸収手段の
    形状において、互いに対称であるヒューズリードは同一
    であることを特徴とする請求項９記載の半導体パッケー
    ジ用リードフレーム。
  11. 【請求項１１】 応力吸収手段が半導体チップ搭載板と
    ダウンセット部との間及びダウンセット部とサイドレー
    ルとの間に分散形成されることを特徴とする請求項８記
    載の半導体パッケージ用リードフレーム。
  12. 【請求項１２】 ヒューズリードの全体面積に対する銀
    鍍金領域の相対的面積比の減少によりモールディング樹
    脂とリードフレーム間の結合力が向上されるよう、前記
    応力吸収手段の一部領域が銀鍍金されてグラウンドボン
    ディング領域を形成することを特徴とする請求項１乃至
    ３のいずれか記載の半導体パッケージ用リードフレー
    ム。
  13. 【請求項１３】 ダウンセットによる残留応力を減少さ
    せるため、ダウンセット部を限定する二つの折曲部が最
    短長さを有するようにヒューズリードの両辺に直角であ
    る幅方向に形成されることを特徴とする請求項１乃至３
    のいずれか記載の半導体パッケージ用リードフレーム。
  14. 【請求項１４】 サイドレールと半導体チップ搭載板間
    のサイドレールに隣接した位置にリード及びヒューズリ
    ードを一体に連結支持するダムバーが形成されることを
    特徴とする請求項１乃至３のいずれか記載の半導体パッ
    ケージ用リードフレーム。
  15. 【請求項１５】 半導体チップ搭載板と、サイドレール
    と、前記半導体チップ搭載板及びサイドレールに一体に
    連結され、ダウンセット時に発生する残留応力を吸収し
    てフレームの変形を防止するための応力吸収手段がダウ
    ンセット部の付近に形成される多数のヒューズリード
    と、前記サイドレールに一体に連結され、前記半導体チ
    ップ搭載板から短絡され、前記多数のヒューズリード間
    に位置する多数のリードとから構成され、ヒューズリー
    ドに応力吸収手段が形成された半導体パッケージ用リー
    ドフレームが一列に配列されて構成されることを特徴と
    するリードフレームストリップ。
JP8358683A 1995-12-27 1996-12-27 半導体パッケージ用リードフレーム及びリードフレームストップ Expired - Fee Related JP2779789B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019950058806A KR100191078B1 (ko) 1995-12-27 1995-12-27 퓨즈드 리이드에 응력흡수수단이 형성된 반도체 패키지용 리이드프레임
KR1995P58806 1995-12-27

Publications (2)

Publication Number Publication Date
JPH104171A JPH104171A (ja) 1998-01-06
JP2779789B2 true JP2779789B2 (ja) 1998-07-23

Family

ID=19445093

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8358683A Expired - Fee Related JP2779789B2 (ja) 1995-12-27 1996-12-27 半導体パッケージ用リードフレーム及びリードフレームストップ

Country Status (2)

Country Link
JP (1) JP2779789B2 (ja)
KR (1) KR100191078B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7064420B2 (en) 2002-09-30 2006-06-20 St Assembly Test Services Ltd. Integrated circuit leadframe with ground plane
KR100634238B1 (ko) 2005-08-12 2006-10-16 삼성전자주식회사 테이프 캐리어 패키지용 탭 테이프

Also Published As

Publication number Publication date
KR100191078B1 (ko) 1999-07-01
KR970053726A (ko) 1997-07-31
JPH104171A (ja) 1998-01-06

Similar Documents

Publication Publication Date Title
JPS61269345A (ja) 半導体装置
KR20080022452A (ko) Ｐｏｐ 패키지 및 그의 제조 방법
JPH11121543A (ja) チップスケールパッケージ
JPH1012658A (ja) 入出力端子を多数有する半導体集積回路素子
JP2779789B2 (ja) 半導体パッケージ用リードフレーム及びリードフレームストップ
US6828659B2 (en) Semiconductor device having a die pad supported by a die pad supporter
KR100281298B1 (ko) 볼그리드어레이용리드프레임과,그것을이용한반도체장치및그제조방법
US20010042776A1 (en) Method of wire bonding for small clearance
JPH10200036A (ja) 集積回路用超ファインピッチリードフレーム
JP2532304B2 (ja) 半導体チップと、これが搭載される基板との間のワイヤボンディング構造
JPH0750314A (ja) 半導体装置とそのワイヤボンディング方法
JPH02216839A (ja) 半導体装置
KR940008340B1 (ko) 반도체 장치용 리이드 프레임
JPH0529528A (ja) 半導体集積回路装置およびそれに用いるリードフレーム
JP2008027994A (ja) 半導体装置及びその製造方法
JP3215505B2 (ja) 標準リードフレームおよびこの標準リードフレームを用いたリードフレームの製造方法
JPS62144349A (ja) 半導体装置用リ−ドフレ−ムおよびその製造方法
JP3115770B2 (ja) リ−ドフレームの製造方法
JP3793752B2 (ja) 半導体装置
CN115910974A (zh) 高密度半导体集成电路引线框架
JP3195515B2 (ja) 半導体装置及びその製造方法
JPH0834282B2 (ja) 半導体装置用リードフレーム
JPH06224261A (ja) 半導体装置
KR0120186B1 (ko) 버퍼칩을 이용한 반도체 장치 및 그 제조방법
JPH07254679A (ja) 半導体装置用リードフレーム

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090515

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100515

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110515

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120515

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees