JP2763476B2 - 配線基板及びその製造方法 - Google Patents

配線基板及びその製造方法

Info

Publication number
JP2763476B2
JP2763476B2 JP5123974A JP12397493A JP2763476B2 JP 2763476 B2 JP2763476 B2 JP 2763476B2 JP 5123974 A JP5123974 A JP 5123974A JP 12397493 A JP12397493 A JP 12397493A JP 2763476 B2 JP2763476 B2 JP 2763476B2
Authority
JP
Japan
Prior art keywords
external lead
wiring layer
lead terminal
brazing material
sintered body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5123974A
Other languages
English (en)
Other versions
JPH06334102A (ja
Inventor
哲生 平川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP5123974A priority Critical patent/JP2763476B2/ja
Publication of JPH06334102A publication Critical patent/JPH06334102A/ja
Application granted granted Critical
Publication of JP2763476B2 publication Critical patent/JP2763476B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]

Landscapes

  • Structure Of Printed Boards (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体素子収納用パッケ
ージや混成集積回路基板等に使用される配線基板に関す
るものである。
【0002】
【従来の技術】従来、半導体素子を収容するための半導
体素子収納用パッケージは絶縁基体に被着させたメタラ
イズ配線層に外部リード端子を取着して成る配線基板と
蓋体とから構成されており、具体的には酸化アルミニウ
ム質焼結体等の電気絶縁材料から成り、その上面の略中
央部に半導体素子を収容するための凹部を有し、且つ該
凹部周辺から下面にかけて導出されたタングステン、モ
リブデン、マンガン等の高融点金属粉末から成るメタラ
イズ配線層を有する絶縁基体と、半導体素子を外部電気
回路に電気的に接続するために前記メタライズ配線層に
溶融温度が約800℃の銀ロウ材を介し取着されたコバ
ール金属もしくは42アロイからなる外部リード端子
と、酸化アルミニウム質焼結体等の電気絶縁材料から成
る蓋体とで形成されている。
【0003】かかる半導体素子収納用パッケージは配線
基板の絶縁基体に設けた凹部底面に半導体素子を接着剤
を介して取着固定し、半導体素子の各電極とメタライズ
配線層とをボンディングワイヤを介して電気的に接続す
るとともに絶縁基体の上面に蓋体をガラス、樹脂、ロウ
材等から成る封止材により接合させ、半導体素子を気密
に封止することによって製品としての半導体装置とな
る。
【0004】しかしながら、近時、半導体素子は高密度
化、高速化が急激に進み、該半導体素子を上記従来の半
導体素子収納用パッケージに収容した場合、半導体素子
収納用パッケージに使用される配線基板の絶縁基体を構
成する酸化アルミニウム質焼結体の誘電率が9〜10
(室温1MHz)と高いため、絶縁基体に設けたメタラ
イズ配線層を伝わる電気信号の伝播速度が遅く、そのた
め信号の高速伝播を要求する半導体素子はその収容が不
可となるという欠点を有していた。
【0005】そこで上記欠点を解消するために半導体素
子収納用パッケージに使用される配線基板の絶縁基体を
低誘電率であるガラスセラミックス焼結体で形成するこ
とが必要とされる。
【0006】
【発明が解決しようとする課題】しかしながら、ガラス
セラミックス焼結体はその軟化温度が700℃と低いた
め、絶縁基体に被着させたメタライズ配線層に外部リー
ド端子を銀ロウ材を介して取着した場合、銀ロウ材を溶
融させる熱(約800℃)によって絶縁基体が大きく軟
化変形し、絶縁基体に被着させたメタライズ配線層に断
線を招来するという欠点が誘発される。
【0007】また更に前記欠点を解消するために外部リ
ード端子を取着するロウ材を溶融温度が800℃と高い
銀ロウ材にかえて溶融温度が600℃以下と低い金 錫
ロウ材を使用することが考えられる。
【0008】しかしながら、ガラスセラミックス焼結体
から成る絶縁基体のメタライズ配線層にコバール金属や
42アロイから成る外部リード端子を金 錫ロウ材を介
して取着した場合、コバール金属や42アロイのビッカ
ース硬度(Hv)が200〜250であり硬いこと、コ
バール金属や42アロイの熱膨張係数は約7.0×10
-6/℃であり、ガラスセラミックス焼結体の熱膨張係数
(3.5〜4.5×10-6/℃)と相違していること等
から絶縁基体と外部リード端子との間に大きな熱応力が
発生するとともに両者の取着部に内在してしまい、その
結果、絶縁基体に外部リード端子を取着した後、外部リ
ード端子に外力が印加されると、該外力が前記内在応力
と相俊って大きくなり、外部リード端子が絶縁基体より
外れて、半導体素子の各電極を外部電気回路基板に確実
に電気的接続することができないという欠点が誘発され
る。
【0009】
【発明の目的】本発明は上記欠点を鑑み案出されたもの
で、その目的はガラスセラミックス焼結体から成る絶縁
基体に被着させたメタライズ配線層の断線を皆無とし、
且つメタライズ配線層と外部リード端子との取着を強固
とするとともにメタライズ配線層を伝わる電気信号の伝
播速度を高速にすることができる配線基板及びその製造
方法を提供することにある。
【0010】
【課題を解決するための手段】本発明はガラスセラミッ
クス焼結体から成る絶縁基体に被着させたメタライズ配
線層に外部リード端子をロウ材を介して取着して成る配
線基板において、前記外部リード端子はビッカース硬度
(Hv)が100≦Hv≦150であり、且つロウ材の
溶融温度が600℃以下であることを特徴とするもので
ある。
【0011】
【実施例】次に本発明を添付図面に示す実施例に基づき
詳細に説明する。
【0012】図1は本発明にかかる配線基板を半導体素
子を収容する半導体素子収納用パッケージに適用した場
合の一実施例を示す断面図であり、1は絶縁基体、2は
絶縁基体1に被着されたメタライズ配線層、3はメタラ
イズ配線層2に取着された外部リード端子である。この
絶縁基体1に被着されたメタライズ配線層2に外部リー
ド端子3を取着したものが配線基板Aとなる。
【0013】前記絶縁基体1はその上面中央部に半導体
素子4を収納するための空所を形成する凹部1aが設け
てあり、該凹部1a底面には半導体素子4が接着剤を介
し取着される。
【0014】前記絶縁基体1となる低誘電率のガラスセ
ラミックス焼結体は以下に列挙する組成のものがある。
【0015】1)硼珪酸ガラスにアルミナ(Al
2 3)もしくはムライト(3Al2 3・2Si
2 )を添加してなる原料粉末より製作されるガラスセ
ラミックス焼結体(誘電率5〜6) 2)コージライト系結晶化ガラスにアルミナ(Al2
3)もしくはムライト(3Al2 3・2SiO2 )を
添加してなる原料粉末より製作されるガラスセラミック
ス焼結体(誘電率5〜6) 3)ムライト系結晶化ガラスにアルミナ(Al2 3
もしくはムライト(3Al2 3・2SiO2 )を添加
してなる原料粉末より製作されるガラスセラミックス焼
結体(誘電率5〜6) 上記のうち、例えば、硼珪酸ガラスにセラミック絶縁材
料を添加して形成されるガラスセラミックス焼結体から
成る場合は、原料粉末の組成が重量比で72〜76%の
SiO2 、15〜17%のB2 3 、2〜4%のAl2
3、1.5以下のMgO、1.1〜1.4%のZrO
2 、Na2 0、K2 0及びLi2 Oの合計量が2.0〜
3.0%から成る硼珪酸ガラス粉末にアルミナ(Al2
3)、石英(SiO2 )及びコージライト(2MgO
・2Al2 3・5SiO2 )の各粉末とアクリル樹脂
を主成分とするバインダー及び分散剤、可塑剤、有機溶
媒を加えて泥漿物を作るとともに該泥漿物をドクターブ
レード法やカレンダロール法を採用することによってグ
リーンシート(生シート)と成し、しかる後、前記グリ
ーンシートに適当な打ち抜き加工を施すとともにこれを
複数枚積層し、約800〜1000℃の温度で焼成する
ことによって製作される。
【0016】前記絶縁基体1は凹部1aの周辺から下面
にかけて複数個のメタライズ配線層2が被着されてお
り、該メタライズ配線層2の凹部1a周辺部には半導体
素子4の各電極がボンディングワイヤ6を介し電気的に
接続され、また下面に導出された部位には外部電気回路
と接続される外部リード端子3がロウ材5を介し取着さ
れている。
【0017】前記メタライズ配線層2は銅、銀、金等の
金属材料から成り、該銅等の粉末に適当なバインダー及
び有機溶媒を添加混合して得た金属ペーストを絶縁基体
1となるグリーンシートに予め従来周知のスクリーン印
刷法により所定パターンに印刷塗布しておくことによっ
て絶縁基体1の所定位置に被着される。
【0018】前記メタライズ配線層2は絶縁基体1を構
成するガラスセラミックス焼結体の誘電率が5〜6(室
温1MHz)と低いことからそれを伝わる電気信号の伝
播速度を極めて速いものとなるので、これによってパッ
ケージ内に信号の伝播速度が速い高速駆動を行う半導体
素子4を収容することが可能となる。
【0019】また前記メタライズ配線2にロウ材5を介
し取着される外部リード端子3は内部に収容する半導体
素子4を外部電気回路に接続する作用を為し、外部リー
ド端子3を外部電気回路に接続することによって内部に
収容される半導体素子4はメタライズ配線層2及び外部
リード端子3を介し外部電気回路に電気的に接続される
こととなる。
【0020】前記外部リード端子3はビッカース硬度
(Hv)が100≦Hv≦150の金属材料から成り、
例えばコバール金属や42アロイを約800℃で焼き鈍
し処理したものが好適に使用される。
【0021】前記外部リード端子3はビッカース硬度
(Hv)が100≦Hv≦150であり、適度に軟質で
あることから、絶縁基体1のメタライズ配線2にロウ材
5を介して取着する際、絶縁基体1と外部リード端子3
との取着部に両者の熱膨張係数の相違に起因する大きな
熱応力が発生したとしても、その熱応力は外部リード端
子3を変形させることによって吸収除去されることとな
り、その結果、外部リード端子3はメタライズ配線層2
に極めて強固に取着し、半導体素子4の各電極を外部電
気回路に確実、強固に電気的接続することが可能とな
る。
【0022】尚、外部リード端子3はそのビッカース硬
度(Hv)が150を越えると外部リード端子3の硬さ
が硬くなってメタライズ配線層2に外部リード端子3を
取着する際、絶縁基体1と外部リード端子3との間に大
きな熱応力が発生し、外部リード端子3のメタライズ配
線層2への取着強度の信頼性が低いものとなってしま
う。またビッカース硬度(Hv)が100未満となると
外部リード端子3の硬さが軟らかくなり過ぎ、外力印加
によって容易に変形してしまうため取扱いが極めて面倒
なものとなる。従って、前記外部リード端子3はそのビ
ッカース硬度(Hv)が100≦Hv≦150の範囲に
特定される。
【0023】更に前記絶縁基体1のメタライズ配線層2
に外部リード端子3を取着するロウ材5は溶融温度が6
00℃以下のロウ材、具体的には金 錫ロウ材が好適に
使用される。
【0024】前記ロウ材5はその溶融温度は600℃以
下で絶縁基体1を構成するガラスセラミックス焼結体の
軟化温度(700℃)より低いことから、絶縁基体1に
被着させたメタライズ配線層2に外部リード端子3をロ
ウ材5を介して取着した場合、ロウ材5を溶融させる熱
によって絶縁基体1が大きく変形することは一切なく、
その結果、絶縁基体1に被着させたメタライズ配線層2
に断線を招来することも皆無となる。
【0025】前記ロウ材5はその溶融温度が600℃を
越えると、絶縁基体1のメタライズ配線層2に外部リー
ド端子3を取着する際、絶縁基体1に変形を発生させて
メタライズ配線層2に断線を招来してしまう。従って、
前記ロウ材5はその溶融温度が600℃以下のものに特
定される。
【0026】かくして上述の半導体素子収納用パッケー
ジによれば、配線基板Aの絶縁基体1に設けた凹部1a
底面に半導体素子4を接着剤を介して取着するとともに
半導体素子4の各電極をメタライズ配線層2にボンディ
ングワイヤ6を介して電気的に接続し、しかる後、絶縁
基体1の上面に蓋体7をガラス、樹脂等から成る封止材
により接合させ、絶縁基体1と蓋体7とで半導体素子4
を気密に封止することによって製品としての半導体装置
となる。
【0027】次に上述の半導体素子収納用パッケージに
おける配線基板Aの製造方法について図2(a)乃至
(c)により説明する。
【0028】まず図2(a)に示す如く、コバール金属
(鉄 ニッケル コバルト合金)もしくは42アロイ
(鉄 ニッケル合金)からなる外部リード端子3aを準
備する。
【0029】前記外部リード端子3aはコバール金属や
42アロイから成るインゴット(塊)に圧延加工法や打
ち抜き加工法等、従来周知の金属加工法を施し、棒状に
成形することによって製作される。
【0030】次に図2(b)に示す如く、前記外部リー
ド端子3aに約800〜1000℃の熱を加え焼き鈍し
処理を行うことによって、ビッカース硬度(Hv)が1
00≦Hv≦150の範囲である外部リード端子3を得
る。
【0031】最後に図2(c)に示す如く、前記外部リ
ード端子3の頂部を絶縁基体1に被着させたメタライズ
配線層2に、間に金 錫ロウ材等、溶融温度が600℃
以下のロウ材5を挟んで当接させ、しかる後、これを約
300℃の温度で加熱し、ロウ材5を加熱溶融させるこ
とによって外部リード端子3をメタライズ配線層2に取
着させ、これによって絶縁基体1に被着させたメタライ
ズ配線層2に外部リーード端子3を取着して成る配線基
板Aが製作される。この場合、ロウ材5の溶融温度が6
00℃以下であり、絶縁基体1の軟化温度より低いこと
から絶縁基体1に変形を発生することはなく、また外部
リード端子3のビッカース硬度(Hv)が100≦Hv
≦150であることから外部リード端子3と絶縁基体1
との間に発生する熱応力は外部リード端子3の変形によ
って良好に吸収除去され外部リード端子3の取着強度は
極めて強固なものとなっている。
【0032】尚、本発明は上述の実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能であり、例えば、上述の実施例ではロウ
材5として金 錫を使用したが、金 シリコンロウ材、
金 インジウムロウ材等を使用してもよい。
【0033】また上述の実施例では本発明の配線基板を
半導体素子を収容する半導体素子収納用パッケージに使
用したもので説明したが、半導体素子が搭載される混成
集積回路基板等にも適用可能である。
【0034】(実験例)次に本発明の作用効果を以下の
実験例に基づき説明する。
【0035】まず、コバール金属(鉄 ニッケル コバ
ルト合金)から成る外部リード端子に400℃〜100
0℃の熱を加え、焼き鈍し処理を施すことによってビッ
カース硬度が表1に示す値の各種外部リード端子試料を
準備する。
【0036】次に前記各外部リード端子試料をガラスセ
ラミックス焼結体の表面に被着させたメタライズ金属層
に溶融温度が400℃の金 錫ロウ材を用いてロウ付け
し、しかる後、各外部リード端子試料を垂直方向に引っ
張り、各外部リード端子試料がメタライズ金属層ととも
にガラスセラミックス焼結体から剥がれ、外れた際の引
っ張り強度を調べ、これを外部リード端子のロウ付け強
度として評価した。
【0037】尚、前記ガラスセラミックス焼結体は硼珪
酸ガラスにアルミナもしくはムライトを添加したもので
製作し、表面に被着されるメタライズ金属層はタングス
テン粉末で形成し、その形状を直径が1.6mmの円形
状とした。
【0038】また前記ガラスセラミックス焼結体の表面
に被着させたメタライズ金属層はロウ材との濡れ性を向
上させるために表面に厚さを3mmとしたニッケル及び
厚さを1mmとした金が順次、メッキ法により層着され
ている。
【0039】更に表1中、試料番号5は比較試料であ
り、従来一般に使用されている焼き鈍し処理が施されて
いないビッカース硬度が200のコバール金属(鉄 ニ
ッケルコバルト合金)から成るものである。
【0040】上記の結果を表1に示す。
【0041】
【表1】
【0042】上記実験結果からも判るように従来一般に
使用されているビッカース硬度が200である外部リー
ド端子は2kgfの引っ張り力でガラスセラミックス焼
結体からメタライズ金属層とともに剥がれ、外れてしま
うのに対し、本発明のビッカース硬度が100乃至15
0の外部リード端子は7.5kgf以上の引っ張り力に
耐え、ガラスセラミックス焼結体のメタライズ金属層に
極めて強度にロウ付けされていることが判る。
【0043】
【発明の効果】本発明の配線基板はガラスセラミックス
焼結体から成る絶縁基体にメタライズ配線層を被着させ
るとともに、該メタライズ配線層に取着される外部リー
ド端子のビッカース硬度(Hv)を100≦Hv≦15
0としたことから外部リード端子がメタライズ配線層に
極めて強固に取着されることとなり、半導体素子を外部
電気回路に確実に電気的接続することが可能となる。
【0044】更に絶縁基体に被着させたメタライズ配線
層に外部リード端子を取着するロウ材として溶融温度が
600℃以下のロウ材を使用したことから外部リード端
子を取着する際の熱によって絶縁基体に大きな変形が発
生することは一切なく、絶縁基体に被着させたメタライ
ズ配線層に断線を招来することが皆無で、これによって
も半導体素子等の外部電気回路に確実に電気的接続する
ことが可能となる。
【0045】また、ガラスセラミックス焼結体からなる
絶縁基体はその誘電率が5〜6と低いため該絶縁基体に
設けたメタライズ配線層を伝わる電気信号の伝播速度を
極めて速いものとなすことができ、その結果、高速駆動
する半導体素子の搭載収容が可能となる。
【図面の簡単な説明】
【図1】本発明の配線基板を半導体素子収納用パッケー
ジに適用した場合の一実施例を示す断面図である。
【図2】(a)乃至(c)は図1に示す半導体素子収納
用パッケージに使用される配線基板の製造方法を説明す
るための各工程毎の断面図である。
【符号の説明】
1・・・絶縁基体 2・・・メタライズ配線層 3・・・外部リード端子 4・・・半導体素子 5・・・ロウ材 7・・・蓋体 A・・・配線基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H05K 3/00 H01L 23/12 K

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】ガラスセラミックス焼結体から成る絶縁基
    体に被着させたメタライズ配線層に外部リード端子をロ
    ウ材を介して取着して成る配線基板において、前記外部
    リード端子はビッカース硬度(Hv)が100≦Hv≦
    150であり、且つロウ材の溶融温度が600℃以下で
    あることを特徴とする配線基板。
  2. 【請求項2】外部リード端子を焼き鈍し処理によってビ
    ッカース硬度(Hv)を100≦Hv≦150とし、次
    に前記ビッカース硬度(Hv)が100≦Hv≦150
    の外部リード端子をガラスセラミックス焼結体から成る
    絶縁基体に被着させたメタライズ配線層に溶融温度が6
    00℃以下のロウ材を介して取着することを特徴とする
    配線基板の製造方法。
JP5123974A 1993-05-26 1993-05-26 配線基板及びその製造方法 Expired - Fee Related JP2763476B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5123974A JP2763476B2 (ja) 1993-05-26 1993-05-26 配線基板及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5123974A JP2763476B2 (ja) 1993-05-26 1993-05-26 配線基板及びその製造方法

Publications (2)

Publication Number Publication Date
JPH06334102A JPH06334102A (ja) 1994-12-02
JP2763476B2 true JP2763476B2 (ja) 1998-06-11

Family

ID=14873921

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5123974A Expired - Fee Related JP2763476B2 (ja) 1993-05-26 1993-05-26 配線基板及びその製造方法

Country Status (1)

Country Link
JP (1) JP2763476B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231564A (ja) * 2001-01-31 2002-08-16 Tdk Corp セラミックコンデンサ

Also Published As

Publication number Publication date
JPH06334102A (ja) 1994-12-02

Similar Documents

Publication Publication Date Title
US5057376A (en) Hybrid package, glass ceramic substrate for the hybrid package, and composition for the glass ceramic substrate
JP2763476B2 (ja) 配線基板及びその製造方法
JP3398294B2 (ja) 電子部品収納用パッケージ
JP2735708B2 (ja) セラミック配線基板
JPH088503A (ja) 配線基板
JP3210837B2 (ja) 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造
JP2002252461A (ja) 配線基板およびその製造方法
JP2746841B2 (ja) 配線基板
JP3323043B2 (ja) 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造
JP3339999B2 (ja) 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造
JP2601313B2 (ja) 半導体素子収納用パッケージ
JPH10209336A (ja) 半導体素子収納用パッケージ
JP3250941B2 (ja) 配線基板
JP2000138306A (ja) 半導体素子収納用パッケージ
CN107431047A (zh) 布线基板、电子装置以及电子模块
JPH07335786A (ja) 半導体素子収納用パッケージ
JP3323010B2 (ja) 半導体素子収納用パッケージ
JP2514911Y2 (ja) 半導体素子収納用パッケージ
JPH06112375A (ja) 半導体素子収納用パッケージ
JP2001267443A (ja) 半導体素子収納用パッケージ
JPH08125063A (ja) 配線基板
JP2717727B2 (ja) 半導体素子収納用パッケージ
JP3305579B2 (ja) 配線基板、半導体素子収納用パッケージおよび実装構造
JPH1117344A (ja) 多層配線基板
JPH11340347A (ja) 半導体素子収納用パッケージ

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090327

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090327

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100327

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110327

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees