JP3250941B2 - 配線基板 - Google Patents

配線基板

Info

Publication number
JP3250941B2
JP3250941B2 JP11431395A JP11431395A JP3250941B2 JP 3250941 B2 JP3250941 B2 JP 3250941B2 JP 11431395 A JP11431395 A JP 11431395A JP 11431395 A JP11431395 A JP 11431395A JP 3250941 B2 JP3250941 B2 JP 3250941B2
Authority
JP
Japan
Prior art keywords
wiring conductor
insulating base
wiring
wiring board
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP11431395A
Other languages
English (en)
Other versions
JPH08316596A (ja
Inventor
彰一 仲川
慎也 寺尾
潤 福田
憲一 合原
隆志 奥ノ薗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP11431395A priority Critical patent/JP3250941B2/ja
Publication of JPH08316596A publication Critical patent/JPH08316596A/ja
Application granted granted Critical
Publication of JP3250941B2 publication Critical patent/JP3250941B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0201Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass

Landscapes

  • Structure Of Printed Boards (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体素子が収容搭載
される半導体素子収納用パッケージや混成集積回路装置
等に用いられる配線基板に関するものである。
【0002】
【従来の技術】従来、配線基板、例えば半導体素子を収
容する半導体素子収納用パッケージに使用される配線基
板は一般に酸化アルミニウム質焼結体等の電気絶縁性の
セラミック質焼結体から成り、その上面の略中央部に半
導体素子を収容するための凹部を有する絶縁基体と、前
記絶縁基体の凹部周辺から下面にかけて導出されたタン
グステン、モリブデン、マンガン等の高融点金属粉末か
ら成る配線導体とから構成されており、絶縁基体の凹部
底面に半導体素子をガラス、樹脂、ロウ材等の接着剤を
介して接着固定するとともに半導体素子の各電極を凹部
周辺に位置する配線導体にボンディングワイヤを介して
電気的に接続し、しかる後、前記絶縁基体の上面に、金
属やセラミックス等から成る蓋体を絶縁基体の凹部を塞
ぐようにガラス、樹脂、ロウ材等から成る封止材を介し
て接合させ、絶縁基体の凹部内に半導体素子を気密に収
容することによって最終製品としての半導体装置とな
る。
【0003】尚、前記半導体素子収納用パッケージに使
用される配線基板は、絶縁基体に設けた配線導体の一部
に鉄−ニッケル−コバルト合金や鉄−ニッケル合金等か
ら成る外部リード端子が銀ロウ等のロウ材を介して取着
されており、外部リード端子を外部電気回路に接続させ
ることによって半導体素子の各電極は配線導体、ボンデ
ィングワイヤ及び外部リード端子を介し外部電気回路に
電気的に接続される。
【0004】また前記配線導体は酸化アルミニウム、酸
化珪素、酸化マグネシウム等の原料粉末に適当な有機バ
インダー、可塑剤、溶剤を添加混合して泥漿状となすと
ともにこれを従来周知のドクターブレード法やカレンダ
ーロール法等のテープ成形技術を採用して複数のセラミ
ックグリーンシート(セラミック生シート)を得、次に
前記各セラミックグリーンシートにタングステン、モリ
ブデン等の高融点金属粉末に適当な有機バインダー、可
塑剤、溶剤を添加混合して得た金属ペーストを所定パタ
ーンに印刷塗布し、最後に前記セラミックグリーンシー
トを上下に積層するとともにこれを還元雰囲気中、約1
600℃の温度で焼成することによって製作される。
【0005】
【発明が解決しようとする課題】しかしながら、この従
来の配線基板は以下に述べる欠点を有していた。
【0006】(1) 絶縁基体を構成するセラミック質焼結
体(例えば、酸化アルミニウム質焼結体)及び配線導体
を形成するタングステン、モリブデン等、高融点金属粉
末の熱膨張係数がそれぞれ6.0×10-6/℃〜7.5
×10-6/℃、4.5×10-6/℃〜5.5×10-6
℃であり、両者相違することから、タングステン、モリ
ブデン等の高融点金属粉末から成る金属ペーストを所定
パターンに印刷塗布したセラミックグリーンシートを焼
成し、配線基板となす際、絶縁基体と配線導体との間に
両者の熱膨張係数の相違に起因する熱応力が発生すると
ともにこれが配線基板内に残留してししまい、配線導体
に外力や熱衝撃が印加されると該外力や熱衝撃力が前記
残留応力と相俟って極めて大きなものとなり、絶縁基体
にクラックを発生させて配線導体に断線を招来させた
り、配線導体を絶縁基体より剥離させたりするという欠
点を有していた。
【0007】
【発明の目的】本発明は上記欠点に鑑み案出されたもの
で、その目的は配線導体の剥離や配線導体に断線等を招
来する絶縁基体のクラック発生を有効に防止し、絶縁基
体に所定パターンの配線導体を強固に取着させて成る配
線基板を提供することにある。
【0008】
【課題を解決するための手段】本発明はセラミック質焼
結体から成る絶縁基体に金属ペーストを印刷塗布し焼成
して成る配線導体を一体的に取着して成る配線基板であ
って、前記配線導体は、幅WがW≦1.5mmの細線を
複数平行に配置し並列接続させて形成されていることを
特徴とするものである。
【0009】また本発明の配線基板は前記配線導体を形
成する細線の幅Wと厚みTがT/4≦W≦4Tで、且つ
W・T≦3mm2 の関係にあることを特徴とするもので
ある。
【0010】
【作用】本発明の配線基板によれば、金属ペーストを印
刷塗布し焼成して成る配線導体を、幅WがW≦1.5m
mの細線を複数平行に配置し並列接続させることによっ
て形成したことから配線導体を構成する各細線と絶縁基
体との接合面積は狭く、両者間に発生する両者の熱膨張
係数の相違に起因する熱応力も小さなものとなり、その
結果、配線導体と絶縁基体との間に残留する熱応力は極
めて小さく、配線基板に外力や熱衝撃力が印加されても
絶縁基体にクラックが発生することは殆どなく、これに
よって配線導体に断線等を招来するのを有効に防止する
ことができるとともに配線導体を絶縁基体に強固に取着
させておくことが可能となる。
【0011】
【実施例】次に本発明を添付図面に基づき詳細に説明す
る。図1及び図2は本発明の配線基板を半導体素子を収
容する半導体素子収納用パッケージに適用した場合の一
実施例を示し、1は絶縁基体、2は絶縁基体1に一体的
に取着された配線導体である。この配線導体2を絶縁基
体1に一体的に取着させたものが配線基板Aとなる。
【0012】前記絶縁基体1はその上面中央部に半導体
素子3を収容するための空所を形成する凹部1aが設け
てあり、該凹部1a底面には半導体素子3がガラス、樹
脂、ロウ材等の接着剤を介して接着固定される。
【0013】前記絶縁基体1は酸化アルミニウム質焼結
体やムライト質焼結体、窒化アルミニウム質焼結体、ガ
ラスセラミックス焼結体等のセラミック質焼結体から成
り、例えば酸化アルミニウム質焼結体で形成されている
場合には、酸化アルミニウム、酸化珪素、酸化マグネシ
ウム、酸化カルシウム等の原料粉末に適当な有機バイン
ダー、可塑剤、溶剤を添加混合して泥漿状となすととも
に該泥漿物を従来周知のドクターブレード法やカレンダ
ーロール法等を採用することによってセラミックグリー
ンシート(セラミック生シート)と成し、しかる後、前
記セラミックグリーンシートに適当な打ち抜き加工を施
すとともにこれを複数枚積層し、約1600℃の温度で
焼成することによって製作される。
【0014】また前記絶縁基体1はその凹部1a周辺か
ら下面にかけて複数個の配線導体2が一体的に取着され
ており、該配線導体2の凹部1a周辺部は半導体素子3
の各電極がボンディングワイヤ4を介して電気的に接続
され、また絶縁基体1の下面に導出された部位には外部
電気回路と接続される外部リード端子5が電気的に接続
されている。
【0015】更に前記配線導体2は図2に示す如く、幅
WがW≦1.5mmの細線2aを複数個平行に配置し並
列接続させて形成されており、該複数個の細線2aから
成る配線導体2は外部電気回路に接続される外部リード
端子5に半導体素子3の各電極を電気的に導通させる作
用を為す。
【0016】前記複数個の細線2aから成る配線導体2
はタングステン、モリブデン等の高融点金属粉末から成
り、該タングステン等の粉末に適当な有機バインダー、
可塑剤、溶剤を添加混合して得た金属ペーストを絶縁基
体1となるセラミックグリーンシートに予め従来周知の
スクリーン印刷法により所定パターンに印刷塗布してお
くことによって絶縁基体1の所定位置に所定パターンに
一体的に取着される。
【0017】この場合、複数個の平行に配置した細線2
aから成る配線導体2はその細線2aの幅WがW≦1.
5mmと細く、各細線2aと絶縁基体1との接合面積が
狭いため、両者間に発生する両者の熱膨張係数の相違に
起因する熱応力は極めて小さなものとなり、その結果、
配線導体2と絶縁基体1との間に残留する熱応力は小さ
く、配線基板Aに外力や熱衝撃力が印加されても絶縁基
体1にクラックが発生し、配線導体2に断線等を招来す
ることはなく、また同時に配線導体2が絶縁基体1より
剥離することもない。
【0018】尚、前記配線導体2はそれを構成する細線
2aの幅WがW>1.5mmとなると細線2aと絶縁基
体1との間に大きな熱応力が発生内在し、該内在する熱
応力に起因して絶縁基体1にクラックが発生し、配線導
体2に断線を招来させたり、配線導体2が絶縁基体1よ
り剥離したりしてしまう。従って、前記配線導体2はそ
れを構成する細線2aの幅WがW≦1.5mmに特定さ
れる。
【0019】また前記配線導体2を構成する細線2aは
その幅Wと厚みTの関係がW<T/4となるとスクリー
ン印刷法を採用して細線2aを形成するのが困難で、細
線2aに断線等を発生させる危険性を有し、またW>4
Tとなると細線2aと絶縁基体1の接合面積が広くな
り、両者間に大きな熱応力が発生内在し、該内在する熱
応力に起因して絶縁基体1にクラックが発生し、配線導
体2に断線を招来させたり、配線導体2が絶縁基体1よ
り剥離したりする危険性がある。更にW・T>3mm2
となると細線2aと絶縁基体1の接合面積が広くなり、
両者間に大きな熱応力が発生し、配線導体2に断線を招
来させたり、配線導体2が絶縁基体1より剥離したりす
る危険性がある。従って、前記配線導体2を構成する細
線2aはその幅Wと厚みTの関係がT/4≦W≦4T
で、且つW・T≦3mm2 とすることが好ましい。
【0020】更に前記配線導体2はその絶縁基体1の下
面に導出された部位に外部リード端子5が銀ロウ等のロ
ウ剤を介してロウ付けされている。
【0021】前記外部リード端子5は絶縁基体1の凹部
1a内に収容する半導体素子3を外部電気回路に接続す
る作用を為し、外部リード端子5を外部電気回路に接続
することによって凹部1a内に収容される半導体素子3
は配線導体2、ボンディングワイヤ4及び外部リード端
子5を介し外部電気回路に電気的に接続されることとな
る。
【0022】前記外部リード端子5は鉄−ニッケル−コ
バルト合金や鉄−ニッケル合金等の金属材料から成り、
例えば鉄−ニッケル−コバルト合金等のインゴット
(塊)を圧延加工法や打ち抜き加工法等、従来周知の金
属加工法を採用することによって所定の形状に形成され
る。
【0023】かくして、上述の半導体素子収納用パッケ
ージによれば、絶縁基体1の凹部1a底面に半導体素子
3をガラス、樹脂、ロウ材等の接着剤を介して接着固定
するとともに該半導体素子3の各電極をボンディングワ
イヤ4を介して配線導体2に電気的に接続し、しかる
後、絶縁基体1の上面に蓋体6を絶縁基体1の凹部1a
を塞ぐようにガラス、樹脂、ロウ材等から成る封止材を
介して接合させ、絶縁基体1の凹部1a内に半導体素子
3を気密に収容することによって最終製品としての半導
体装置となる。
【0024】尚、本発明は上述の実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能であり、例えば、上述の実施例では本発
明の配線基板を半導体素子を収容する半導体素子収納用
パッケージに適用した場合の例で説明したが、これを混
成集積回路装置に使用される配線基板にも適用し得る。
【0025】
【発明の効果】本発明の配線基板によれば、金属ペース
トを印刷塗布し焼成して成る配線導体を、幅WがW≦
1.5mmの細線を複数平行に配置し並列接続させるこ
とによって形成したことから配線導体を構成する各細線
と絶縁基体との接合面積は狭く、両者間に発生する両者
の熱膨張係数の相違に起因する熱応力も小さなものとな
り、その結果、配線導体と絶縁基体との間に残留する熱
応力は極めて小さく、配線基板に外力や熱衝撃力が印加
されても絶縁基体にクラックが発生することは殆どな
く、これによって配線導体に断線等を招来するのを有効
に防止することができるとともに配線導体を絶縁基体に
強固に取着させておくことが可能となる。
【0026】また本発明の配線基板によれば、配線導体
を構成する細線の幅Wと厚みTとの関係をT/4≦W≦
4Tで、且つW・T≦3mm2 としておくと所定パター
ンの配線導体を絶縁基体に極めて強固に取着させること
が可能となる。
【図面の簡単な説明】
【図1】本発明の配線基板を半導体素子収納用パッケー
ジに適用した場合の一実施例を示す断面図である。
【図2】図1に示す配線基板の配線導体を説明するため
の部分拡大斜視図である。
【符号の説明】 1・・・・・・・・・・・・・絶縁基体 2・・・・・・・・・・・・・配線導体 2a・・・・・・・・・・・・細線 3・・・・・・・・・・・・・半導体素子 A・・・・・・・・・・・・・配線基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥ノ薗 隆志 鹿児島県国分市山下町1番1号 京セラ 株式会社鹿児島国分工場内 審査官 林 茂樹 (56)参考文献 特開 平5−283863(JP,A) 特開 平4−343287(JP,A) 特開 平4−139733(JP,A) (58)調査した分野(Int.Cl.7,DB名) H05K 1/02 H01L 23/12

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】セラミック質焼結体から成る絶縁基体に
    属ペーストを印刷塗布し焼成して成る配線導体を一体的
    に取着して成る配線基板であって、前記配線導体は、幅
    WがW≦1.5mmの細線を複数平行に配置し並列接続
    させて形成されていることを特徴とする配線基板。
  2. 【請求項2】前記配線導体を形成する細線の幅Wと厚み
    TがT/4≦W≦4Tで、且つW・T≦3mm2の関係
    にあることを特徴とする請求項1に記載の配線基板。
JP11431395A 1995-05-12 1995-05-12 配線基板 Expired - Fee Related JP3250941B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11431395A JP3250941B2 (ja) 1995-05-12 1995-05-12 配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11431395A JP3250941B2 (ja) 1995-05-12 1995-05-12 配線基板

Publications (2)

Publication Number Publication Date
JPH08316596A JPH08316596A (ja) 1996-11-29
JP3250941B2 true JP3250941B2 (ja) 2002-01-28

Family

ID=14634738

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11431395A Expired - Fee Related JP3250941B2 (ja) 1995-05-12 1995-05-12 配線基板

Country Status (1)

Country Link
JP (1) JP3250941B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4030363B2 (ja) * 2002-06-25 2008-01-09 株式会社ルネサステクノロジ 半導体装置

Also Published As

Publication number Publication date
JPH08316596A (ja) 1996-11-29

Similar Documents

Publication Publication Date Title
JP3250941B2 (ja) 配線基板
JPH088503A (ja) 配線基板
JP3199588B2 (ja) 配線基板
JP2003179175A (ja) 配線基板
JP2746841B2 (ja) 配線基板
JP3406710B2 (ja) 半導体素子収納用パッケージ
JP2746813B2 (ja) 半導体素子収納用パッケージ
JP3210838B2 (ja) 半導体素子収納用パッケージの製造方法
JP3176251B2 (ja) 半導体素子収納用パッケージ
JP3187291B2 (ja) 半導体素子収納用パッケージ
JP3426741B2 (ja) 半導体素子収納用パッケージ
JP3297603B2 (ja) 半導体素子収納用パッケージ
JP3420362B2 (ja) 半導体装置の実装構造
JP2784129B2 (ja) 半導体素子収納用パッケージ
JP2003224222A (ja) 半導体素子収納用パッケージ
JPH10107240A (ja) イメージセンサー素子収納用パッケージ
JP3441170B2 (ja) 配線基板
JP2717727B2 (ja) 半導体素子収納用パッケージ
JP3170433B2 (ja) 半導体素子収納用パッケージ
JP3981316B2 (ja) 半導体素子収納用パッケージ
JP2866962B2 (ja) 半導体素子収納用パッケージの製造方法
JP2002170908A (ja) 半導体素子収納基板
JPH08125063A (ja) 配線基板
JP2002246499A (ja) 半導体素子収納用パッケージ
JPH08316363A (ja) 半導体素子収納用パッケージ

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees