JP2866962B2 - 半導体素子収納用パッケージの製造方法 - Google Patents
半導体素子収納用パッケージの製造方法Info
- Publication number
- JP2866962B2 JP2866962B2 JP63294159A JP29415988A JP2866962B2 JP 2866962 B2 JP2866962 B2 JP 2866962B2 JP 63294159 A JP63294159 A JP 63294159A JP 29415988 A JP29415988 A JP 29415988A JP 2866962 B2 JP2866962 B2 JP 2866962B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- metal layer
- metallized
- insulating base
- metallized metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体素子、特に半導体集積回路素子を収容
するための半導体素子収納用パッケージの製造方法の改
良に関するものてある。
するための半導体素子収納用パッケージの製造方法の改
良に関するものてある。
（従来の技術） 従来、半導体素子を収容するための半導体素子収納用
パッケージ、例えばリードレスのパッケージ（チップキ
ャリア）は、アルミナ（Al2O3）セラミックス等の電気
絶縁材料から成り、その上面中央部に、底面にメタライ
ズ金属層が被着形成された半導体素子を収容するための
凹部を有し、かつ外周部、即ち側面及び底面に半導体素
子を外部電気回路に接続するためのタングステン
（Ｗ）、モリブデン（Mo）等の金属粉末から成るメタラ
イズリードを被着形成した絶縁基体と蓋体とから構成さ
れており、絶縁基体の凹部底面に設けたメタライズ金属
層上に半導体素子を取着固定するとともに該半導体素子
の各電極をボンディングワイヤを介しメタライズリード
に電気的に接続し、しかる後、絶縁基体の上面に蓋体を
接着材を介し接合させ、内部に半導体素子を気密に封止
することによって最終製品としての半導体装置が完成す
る。
パッケージ、例えばリードレスのパッケージ（チップキ
ャリア）は、アルミナ（Al2O3）セラミックス等の電気
絶縁材料から成り、その上面中央部に、底面にメタライ
ズ金属層が被着形成された半導体素子を収容するための
凹部を有し、かつ外周部、即ち側面及び底面に半導体素
子を外部電気回路に接続するためのタングステン
（Ｗ）、モリブデン（Mo）等の金属粉末から成るメタラ
イズリードを被着形成した絶縁基体と蓋体とから構成さ
れており、絶縁基体の凹部底面に設けたメタライズ金属
層上に半導体素子を取着固定するとともに該半導体素子
の各電極をボンディングワイヤを介しメタライズリード
に電気的に接続し、しかる後、絶縁基体の上面に蓋体を
接着材を介し接合させ、内部に半導体素子を気密に封止
することによって最終製品としての半導体装置が完成す
る。
尚、この従来の半導体素子収納用パッケージは絶縁基
体の凹部底面に設けたメタライズ金属層に半導体素子を
強固に取着固定するために、またメタライズリードと外
部電気回路との電気的接続を良好とし、かつメタライズ
リードが酸化腐蝕するのを有効に防止するために通常、
メタライズ金属層及びメタライズリードの外表面にはニ
ッケル（Ni）及び金（Au）等がメッキにより層着されて
いる。
体の凹部底面に設けたメタライズ金属層に半導体素子を
強固に取着固定するために、またメタライズリードと外
部電気回路との電気的接続を良好とし、かつメタライズ
リードが酸化腐蝕するのを有効に防止するために通常、
メタライズ金属層及びメタライズリードの外表面にはニ
ッケル（Ni）及び金（Au）等がメッキにより層着されて
いる。
（発明が解決しようとする課題） しかし乍ら、この従来の半導体素子収納用パッケージ
は、近時の電子機器の小型化に伴い絶縁基体の形状が小
さく、特に厚みが薄くなってきていること、絶縁基体の
凹部底面に被着形成されるメタライズ金属層はその厚み
が他のメタライズリードと同じく約20μｍ以上あること
等から以下に述べるような欠点を有する。
は、近時の電子機器の小型化に伴い絶縁基体の形状が小
さく、特に厚みが薄くなってきていること、絶縁基体の
凹部底面に被着形成されるメタライズ金属層はその厚み
が他のメタライズリードと同じく約20μｍ以上あること
等から以下に述べるような欠点を有する。
即ち、未焼成のセラミック体にタングステン（Ｗ）、
モリブデン（Mo）等の金属粉末から成る金属ペーストを
20μｍ以上の厚みに印刷塗布し、しかる後、これを還元
性雰囲気中，約1500℃の温度で同時に焼成してメタライ
ズ金属層及びメタライズリードを有するセラミック体
（絶縁基体）を得る際、セラミックはタングステン
（Ｗ）、モリブデン（Mo）等のメタライズ金属層と熱膨
張係数が異なることから両者間に熱膨張係数の相違に起
因する応力が発生し、これが絶縁基体内に内在したもの
となっている。そのためこの絶縁基体のメタライズ金属
層上に半導体素子を金−シリコン（Au−Si）等のロウ材
を介し取着固定する場合、絶縁基体に半導体素子の熱膨
張係数とメタライズ金属層又はセラミックとの熱膨張係
数の相違により発生する応力が印加されると該応力が前
記絶縁基体に内在する応力と相俊って大となり、絶縁基
体にクラックや割れを発生してしまい、その結果、パッ
ケージ内部に収容する半導体素子の気密が容易に破れ、
半導体素子を長期間にわたり、正常、且つ安定に作動さ
せることができないという欠点を有していた。
モリブデン（Mo）等の金属粉末から成る金属ペーストを
20μｍ以上の厚みに印刷塗布し、しかる後、これを還元
性雰囲気中，約1500℃の温度で同時に焼成してメタライ
ズ金属層及びメタライズリードを有するセラミック体
（絶縁基体）を得る際、セラミックはタングステン
（Ｗ）、モリブデン（Mo）等のメタライズ金属層と熱膨
張係数が異なることから両者間に熱膨張係数の相違に起
因する応力が発生し、これが絶縁基体内に内在したもの
となっている。そのためこの絶縁基体のメタライズ金属
層上に半導体素子を金−シリコン（Au−Si）等のロウ材
を介し取着固定する場合、絶縁基体に半導体素子の熱膨
張係数とメタライズ金属層又はセラミックとの熱膨張係
数の相違により発生する応力が印加されると該応力が前
記絶縁基体に内在する応力と相俊って大となり、絶縁基
体にクラックや割れを発生してしまい、その結果、パッ
ケージ内部に収容する半導体素子の気密が容易に破れ、
半導体素子を長期間にわたり、正常、且つ安定に作動さ
せることができないという欠点を有していた。
（発明の目的） 本発明は上記欠点に鑑み案出されたものでその目的
は、絶縁基体内に内在する応力を小とし、絶縁基体に半
導体素子を取着固定する際の応力が印加されたとしても
絶縁基体にクラックや割れが発生するのを皆無となし、
内部に収容する半導体素子を長期間にわたり正常、かつ
安定に作動させることができる半導体素子収納用パッケ
ージの製造方法を提供することにある。
は、絶縁基体内に内在する応力を小とし、絶縁基体に半
導体素子を取着固定する際の応力が印加されたとしても
絶縁基体にクラックや割れが発生するのを皆無となし、
内部に収容する半導体素子を長期間にわたり正常、かつ
安定に作動させることができる半導体素子収納用パッケ
ージの製造方法を提供することにある。
（課題を解決するための手段） 本発明は、半導体素子を収容するための凹部及び該凹
部底面に半導体素子をロウ材を介して取着するためのメ
タライズ金属層を有するアルミナセラミック絶縁基体を
具備する半導体素子収納用パッケージの製造方法であっ
て、前記メタライズ金属層を、アルミナセラミックグリ
ーンシートの前記半導体素子ロウ付け部分に焼結後の厚
みが15μｍ以下とすべく高融点金属を含有する金属ペー
ストを塗布してなる積層体を作製し、この積層体を焼結
することによって、前記絶縁基体 （実施例） 次に本発明にかかる半導体素子収納用パッケージをリ
ードレスのパッケージ（チップキャリア）を例に採って
詳細に説明する。
部底面に半導体素子をロウ材を介して取着するためのメ
タライズ金属層を有するアルミナセラミック絶縁基体を
具備する半導体素子収納用パッケージの製造方法であっ
て、前記メタライズ金属層を、アルミナセラミックグリ
ーンシートの前記半導体素子ロウ付け部分に焼結後の厚
みが15μｍ以下とすべく高融点金属を含有する金属ペー
ストを塗布してなる積層体を作製し、この積層体を焼結
することによって、前記絶縁基体 （実施例） 次に本発明にかかる半導体素子収納用パッケージをリ
ードレスのパッケージ（チップキャリア）を例に採って
詳細に説明する。
第１図は本発明の半導体素子収納用パッケージの一実
施例を示し、１はアルミナセラミック等の電気絶縁材料
から成る絶縁基体、２は蓋体である。この絶縁基体１と
蓋体２とで半導体素子を収容するための容器を構成す
る。
施例を示し、１はアルミナセラミック等の電気絶縁材料
から成る絶縁基体、２は蓋体である。この絶縁基体１と
蓋体２とで半導体素子を収容するための容器を構成す
る。
前記絶縁基体１はその上面中央部に半導体素子を収容
するための空所を形成する段状の凹部を有しており、該
凹部底面にはメタライズ金属層３が被着形成されてい
る。
するための空所を形成する段状の凹部を有しており、該
凹部底面にはメタライズ金属層３が被着形成されてい
る。
前記絶縁基体１の凹部底面に設けたメタライズ金属層
３上には半導体素子４がロウ材を介し取着され、固定さ
れる。
３上には半導体素子４がロウ材を介し取着され、固定さ
れる。
また前記絶縁基体１には凹部段状上面から側面を介し
底面にかけて導出しているメタライズリード５が形成さ
れており、メタライズリード５の凹部段状上面部には半
導体素子４の電極がボンディングワイヤ６を介し電気的
に接続され、またメタライズリード５の基体１底面部は
外部電気回路の配線導体に半田等のロウ材を介しロウ付
けされる。
底面にかけて導出しているメタライズリード５が形成さ
れており、メタライズリード５の凹部段状上面部には半
導体素子４の電極がボンディングワイヤ６を介し電気的
に接続され、またメタライズリード５の基体１底面部は
外部電気回路の配線導体に半田等のロウ材を介しロウ付
けされる。
前記絶縁基体１、メタライズ金属層３及びメタライズ
リート５は表面に金属ペーストを印刷塗布した未焼成セ
ラミックシート（グリーンシート）を複数枚積層すると
ともに還元性雰囲気中（H2−N2ガス中）、約1400〜1600
℃の高温で焼成することによって形成される。
リート５は表面に金属ペーストを印刷塗布した未焼成セ
ラミックシート（グリーンシート）を複数枚積層すると
ともに還元性雰囲気中（H2−N2ガス中）、約1400〜1600
℃の高温で焼成することによって形成される。
尚、前記未焼成セラミックシートはアルミナ（Al
2O3）、シリカ（SiO2）等のセラミック原料粉末に適当
な溶剤、溶媒を添加混合して泥漿物を作り、これを従来
周知のドクターブレード法によりシート状となすことに
よって形成され、また金属ペーストはタングステン
（Ｗ）、モリブデン（Mo）、マンガン（Mn）等の高融点
金属粉末に適当な溶剤、溶媒を添加混合することによっ
て作成され、未焼成セラミックシートの表面には従来周
知のスクリーン印刷等の膜厚手法を採用することによっ
て印刷塗布される。
2O3）、シリカ（SiO2）等のセラミック原料粉末に適当
な溶剤、溶媒を添加混合して泥漿物を作り、これを従来
周知のドクターブレード法によりシート状となすことに
よって形成され、また金属ペーストはタングステン
（Ｗ）、モリブデン（Mo）、マンガン（Mn）等の高融点
金属粉末に適当な溶剤、溶媒を添加混合することによっ
て作成され、未焼成セラミックシートの表面には従来周
知のスクリーン印刷等の膜厚手法を採用することによっ
て印刷塗布される。
前記絶縁基体１の凹部底面に被着形成されるメタライ
ズ金属層３はその厚みが15μｍ以下であり、厚みが薄い
ことから未焼成セラミックシートに金属ペーストを印刷
塗布し、しかる後、同時に焼成してメタライズ金属層３
を有する絶縁基体１を得る場合、セラミックとモリブデ
ン、タングステン等との熱膨張係数の相違により発生す
る応力は極めて小さいものであり、絶縁基体１内に大き
な応力が内在することはない。従って、絶縁基体１のメ
タライズ金属層３上に半導体素子４をロウ材を介し取着
固定する際、絶縁基体に半導体素子とメタライズ金属層
３又はセラミック体との熱膨張係数の相違により発生す
る応力が印加されたとしても該応力が前記絶縁基体に内
在する応力と相俊って大となることはなく、絶縁基体１
にクラックや割れ等が発生することもない。
ズ金属層３はその厚みが15μｍ以下であり、厚みが薄い
ことから未焼成セラミックシートに金属ペーストを印刷
塗布し、しかる後、同時に焼成してメタライズ金属層３
を有する絶縁基体１を得る場合、セラミックとモリブデ
ン、タングステン等との熱膨張係数の相違により発生す
る応力は極めて小さいものであり、絶縁基体１内に大き
な応力が内在することはない。従って、絶縁基体１のメ
タライズ金属層３上に半導体素子４をロウ材を介し取着
固定する際、絶縁基体に半導体素子とメタライズ金属層
３又はセラミック体との熱膨張係数の相違により発生す
る応力が印加されたとしても該応力が前記絶縁基体に内
在する応力と相俊って大となることはなく、絶縁基体１
にクラックや割れ等が発生することもない。
尚、前記絶縁基体１の凹部底面に被着形成するメタラ
イズ金属層３の厚みを15μｍ以下とするには未焼成セラ
ミックシートに金属ペーストをスクリーン印刷法により
印刷塗布する際、スクリーンのレジスト厚みを薄くした
り、金属ペーストの粘度を小さくすることによって調節
される。
イズ金属層３の厚みを15μｍ以下とするには未焼成セラ
ミックシートに金属ペーストをスクリーン印刷法により
印刷塗布する際、スクリーンのレジスト厚みを薄くした
り、金属ペーストの粘度を小さくすることによって調節
される。
また前記絶縁基体１に設けたメタライズ金属層３及び
メタライズリード５は、メタライズ金属層３上に半導体
素子４を強固に取着固定するために、またメタライズリ
ード５と外部電気回路との電気的接続を良好とし、かつ
メタライズリード５が酸化腐蝕するのを防止するため
に、その外表面にニッケル（Ni）及び金（Au）がメッキ
により層着されている。
メタライズリード５は、メタライズ金属層３上に半導体
素子４を強固に取着固定するために、またメタライズリ
ード５と外部電気回路との電気的接続を良好とし、かつ
メタライズリード５が酸化腐蝕するのを防止するため
に、その外表面にニッケル（Ni）及び金（Au）がメッキ
により層着されている。
かくして前記絶縁基体１の凹部底面に設けたメタライ
ズ金属層３に半導体素子４を金−シリコン（Au−Si）等
のロウ材を介し取着固定するとともに半導体素子の各電
極をメタライズリード５にボンディングワイヤ６を介し
て電気的に接続し、しかる後、絶縁基体１の上面に蓋体
２を接着材により取着し、容器の内部を気密に封止する
ことによって最終製品である半導体装置となる。
ズ金属層３に半導体素子４を金−シリコン（Au−Si）等
のロウ材を介し取着固定するとともに半導体素子の各電
極をメタライズリード５にボンディングワイヤ６を介し
て電気的に接続し、しかる後、絶縁基体１の上面に蓋体
２を接着材により取着し、容器の内部を気密に封止する
ことによって最終製品である半導体装置となる。
尚、前記蓋体２は金属板、あるいは絶縁基体１と同様
のセラミックス板から成り、セラミック板から成る場合
には、例えばセラミックスの粉末を従来周知のプレス成
形法を採用することによって絶縁基体１の凹部を塞ぐ大
きさの板状に成形するとともにこれを高温で焼成するこ
とによって形成される。
のセラミックス板から成り、セラミック板から成る場合
には、例えばセラミックスの粉末を従来周知のプレス成
形法を採用することによって絶縁基体１の凹部を塞ぐ大
きさの板状に成形するとともにこれを高温で焼成するこ
とによって形成される。
（実験例） 次ぎに本発明の作用効果を下記に示す実験例に基づい
て説明する。
て説明する。
まずアルミナ（Al2O3）セラミックスから成る未焼成
セラミックシートにタングステン（Ｗ）の粉末を用いた
金属ペーストを所定パターンに印刷塗布し、これを複数
枚積層するとともに約1500℃の温度で焼成して第１図に
示す様な凹部底面にメタライズ金属層を被着形成した構
造の半導体素子収納用パッケージの絶縁基体を作成す
る。
セラミックシートにタングステン（Ｗ）の粉末を用いた
金属ペーストを所定パターンに印刷塗布し、これを複数
枚積層するとともに約1500℃の温度で焼成して第１図に
示す様な凹部底面にメタライズ金属層を被着形成した構
造の半導体素子収納用パッケージの絶縁基体を作成す
る。
尚、この際、半導体素子が取着固定されるメタライズ
金属層の厚みは第１表に示す夫々の厚みとし、これらを
100個づつ作って実験試料とした。
金属層の厚みは第１表に示す夫々の厚みとし、これらを
100個づつ作って実験試料とした。
次に前記絶縁基体のメタライズ金属層上に金−シリコ
ン（Au−Si）から成るロウ材及びシリコン半導体素子を
載置するとともにこれを450℃に設定されたヒーターブ
ロック上に置き、ロウ材を加熱溶融させて半導体素子を
メタライズ金属層上にロウ付けする。
ン（Au−Si）から成るロウ材及びシリコン半導体素子を
載置するとともにこれを450℃に設定されたヒーターブ
ロック上に置き、ロウ材を加熱溶融させて半導体素子を
メタライズ金属層上にロウ付けする。
尚、前記絶縁基体に設けたメタライズ金属層の外表面
には該メタライズ金属層と半導体素子との接合を良好と
するためにニッケル（Ni）及び金（Au）をメッキにより
層着した。
には該メタライズ金属層と半導体素子との接合を良好と
するためにニッケル（Ni）及び金（Au）をメッキにより
層着した。
そして次ぎに前記絶縁基体の上面にコバール（Fe−Ni
−Co合金）から成る金属製の蓋体を接着材を介し接着
し、パッケージの内部を気密に封止するとともにヘリウ
ムリークディテクターでパッケージ内部の気密性を検査
し、気密が破れているものの数を数え、これを不良率と
して算出した。
−Co合金）から成る金属製の蓋体を接着材を介し接着
し、パッケージの内部を気密に封止するとともにヘリウ
ムリークディテクターでパッケージ内部の気密性を検査
し、気密が破れているものの数を数え、これを不良率と
して算出した。
その結果を第１表に示す。
（発明の効果） 上記実験結果からも判るように、絶縁基体の凹部底面
に設けたメタライズ金属層の厚みが18μｍを越えるもの
（試料番号５及び６）は絶縁基体内に内在している応力
が大きいためメタライズ金属層上に半導体素子をロウ付
けするとその際の応力が前記絶縁基体内に内在する応力
と相俊って大となり、絶縁基体にクラックや割れを発生
させて33％以上のパッケージに気密不良を招来させてし
まうのに対し、本発明のもの、即ち、メタライズ金属層
の厚みが15μｍ以下であるものは絶縁基体内に内在する
応力が小さく、半導体素子をロウ付けする際に応力が印
加されても絶縁基体にクラックや割れ等を発生すること
はなくパッケージ内部に半導体素子を気密に封止するの
を可能として半導体素子を長期間にわたり正常、且つ安
定に作動させることができる。
に設けたメタライズ金属層の厚みが18μｍを越えるもの
（試料番号５及び６）は絶縁基体内に内在している応力
が大きいためメタライズ金属層上に半導体素子をロウ付
けするとその際の応力が前記絶縁基体内に内在する応力
と相俊って大となり、絶縁基体にクラックや割れを発生
させて33％以上のパッケージに気密不良を招来させてし
まうのに対し、本発明のもの、即ち、メタライズ金属層
の厚みが15μｍ以下であるものは絶縁基体内に内在する
応力が小さく、半導体素子をロウ付けする際に応力が印
加されても絶縁基体にクラックや割れ等を発生すること
はなくパッケージ内部に半導体素子を気密に封止するの
を可能として半導体素子を長期間にわたり正常、且つ安
定に作動させることができる。
第１図は本発明にかかる半導体素子収納用パッケージの
一実施例を示す断面図である。 1:絶縁基体、2:蓋体 3:メタライズ金属層 5:メタライズリード
一実施例を示す断面図である。 1:絶縁基体、2:蓋体 3:メタライズ金属層 5:メタライズリード
Claims (1)
- 【請求項１】半導体素子を収容するための凹部及び該凹
部底面に半導体素子をロウ材を介して取着するためのメ
タライズ金属層を有するアルミナセラミック絶縁基体を
具備する半導体素子収納用パッケージの製造方法におい
て、前記メタライズ金属層をアルミナセラミックグリー
ンシートの前記半導体素子ロウ付け部分に焼結後の厚み
が15μｍ以下とすべく高融点金属を含有する金属ペース
トを塗布してなる積層体を焼結することによって形成し
たことを特徴とする半導体素子収納用パッケージの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63294159A JP2866962B2 (ja) | 1988-11-21 | 1988-11-21 | 半導体素子収納用パッケージの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63294159A JP2866962B2 (ja) | 1988-11-21 | 1988-11-21 | 半導体素子収納用パッケージの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02139951A JPH02139951A (ja) | 1990-05-29 |
| JP2866962B2 true JP2866962B2 (ja) | 1999-03-08 |
Family
ID=17804078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63294159A Expired - Lifetime JP2866962B2 (ja) | 1988-11-21 | 1988-11-21 | 半導体素子収納用パッケージの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2866962B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342148A (ja) * | 1986-08-07 | 1988-02-23 | Showa Denko Kk | 導電性シ−ト及びそれによるメタライズ方法 |
| JPH0736952B2 (ja) * | 1986-11-27 | 1995-04-26 | 京セラ株式会社 | メタライズ金属層の表面被覆構造 |
-
1988
- 1988-11-21 JP JP63294159A patent/JP2866962B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02139951A (ja) | 1990-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2678511B2 (ja) | 半導体素子収納用パッケージ | |
| JP2001102469A (ja) | 半導体素子収納用パッケージ | |
| JP2866962B2 (ja) | 半導体素子収納用パッケージの製造方法 | |
| JP3046148B2 (ja) | 電子部品収納用パッケージ | |
| JP2750237B2 (ja) | 電子部品収納用パッケージ | |
| JP2631397B2 (ja) | 半導体素子収納用パッケージ | |
| JP2735708B2 (ja) | セラミック配線基板 | |
| JP2514094Y2 (ja) | 半導体素子収納用パッケ―ジ | |
| JP2750232B2 (ja) | 電子部品収納用パッケージ | |
| JP3406710B2 (ja) | 半導体素子収納用パッケージ | |
| JP3176267B2 (ja) | 半導体素子収納用パッケージ | |
| JPH05160284A (ja) | 半導体素子収納用パッケージ | |
| JP3426741B2 (ja) | 半導体素子収納用パッケージ | |
| JP2831182B2 (ja) | 金の導電層を有する電子部品 | |
| JP2873105B2 (ja) | 半導体素子収納用パッケージ | |
| JP2948991B2 (ja) | 半導体素子収納用パッケージ | |
| JP2724075B2 (ja) | 窒化アルミニウム質焼結体への金属層の被着方法 | |
| JPH0745962Y2 (ja) | 半導体素子収納用パッケージ | |
| JP2740606B2 (ja) | 半導体素子収納用パッケージ | |
| JP2813072B2 (ja) | 半導体素子収納用パッケージ | |
| JP2813074B2 (ja) | 半導体素子収納用パッケージ | |
| JP2784094B2 (ja) | 半導体素子収納用パッケージ | |
| JP2548964Y2 (ja) | 半導体素子収納用パッケージ | |
| JP2717727B2 (ja) | 半導体素子収納用パッケージ | |
| JP2813073B2 (ja) | 半導体素子収納用パッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081225 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |