JP2705766B2 - Ｔｆｔパネル - Google Patents
ＴｆｔパネルInfo
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- JP2705766B2 JP2705766B2 JP27419792A JP27419792A JP2705766B2 JP 2705766 B2 JP2705766 B2 JP 2705766B2 JP 27419792 A JP27419792 A JP 27419792A JP 27419792 A JP27419792 A JP 27419792A JP 2705766 B2 JP2705766 B2 JP 2705766B2
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- insulating film
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Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリックス
型の液晶表示素子に使用されるＴＦＴパネルに関するも
のである。
型の液晶表示素子に使用されるＴＦＴパネルに関するも
のである。
【０００２】
【従来の技術】テレビジョン画像等を表示するアクティ
ブマトリックス型の液晶表示素子に使用されるＴＦＴパ
ネルは、透明基板上に、多数本のゲ―トラインと、この
ゲ―トラインと直交する多数本のデ―タラインとを形成
するとともに、前記各ゲ―トラインおよび各デ―タライ
ンに沿わせて、多数の透明画素電極と、この各画素電極
を駆動する多数の薄膜トランジスタ（ＴＦＴ）とを縦横
に配列形成した構成となっている。
ブマトリックス型の液晶表示素子に使用されるＴＦＴパ
ネルは、透明基板上に、多数本のゲ―トラインと、この
ゲ―トラインと直交する多数本のデ―タラインとを形成
するとともに、前記各ゲ―トラインおよび各デ―タライ
ンに沿わせて、多数の透明画素電極と、この各画素電極
を駆動する多数の薄膜トランジスタ（ＴＦＴ）とを縦横
に配列形成した構成となっている。
【０００３】図４は従来のＴＦＴパネルの一部分を示し
たものである。図中２はゲ―トラインであり、７はデ―
タラインである。３はこのゲ―トライン２を覆うように
図示しない透明基板上のほぼ全面にわたって形成された
ゲ―ト絶縁膜である。また、９はゲ―トライン２とデ―
タライン７とに沿って形成された透明画素電極である。
そして、ゲ―トライン２とデ―タライン７との交差部に
は薄膜トランジスタＴが形成されている。
たものである。図中２はゲ―トラインであり、７はデ―
タラインである。３はこのゲ―トライン２を覆うように
図示しない透明基板上のほぼ全面にわたって形成された
ゲ―ト絶縁膜である。また、９はゲ―トライン２とデ―
タライン７とに沿って形成された透明画素電極である。
そして、ゲ―トライン２とデ―タライン７との交差部に
は薄膜トランジスタＴが形成されている。
【０００４】この薄膜トランジスタＴは詳細を後述する
ように、図示しない透明基板上にゲ―ト電極２Ｇ、ゲ―
ト絶縁膜３、ｎ- −ａ−Ｓi 半導体層４を順次積層形成
し、このｎ- −ａ−Ｓi 半導体層４の上に、このｎ- −
ａ−Ｓi 半導体層４と前記透明画素電極９とを電気的に
接続するソ―ス電極６Ｓと、前記デ―タライン７の一部
であるドレイン電極７Ｄと、ブロッキング層８とを形成
したものである。
ように、図示しない透明基板上にゲ―ト電極２Ｇ、ゲ―
ト絶縁膜３、ｎ- −ａ−Ｓi 半導体層４を順次積層形成
し、このｎ- −ａ−Ｓi 半導体層４の上に、このｎ- −
ａ−Ｓi 半導体層４と前記透明画素電極９とを電気的に
接続するソ―ス電極６Ｓと、前記デ―タライン７の一部
であるドレイン電極７Ｄと、ブロッキング層８とを形成
したものである。
【０００５】上記ＴＦＴパネルの構造を具体的に示した
のが図５であり、この図５は図４のＶ−Ｖ線に沿う断面
図である。図５において、図中１は透明基板（ガラス
板）であり、この基板１面にはゲ―トライン２が形成さ
れ、さらにこの基板１上にはそのほぼ全面にわたって、
前記ゲ―トライン２を覆う透明なゲ―ト絶縁膜３が形成
されている。
のが図５であり、この図５は図４のＶ−Ｖ線に沿う断面
図である。図５において、図中１は透明基板（ガラス
板）であり、この基板１面にはゲ―トライン２が形成さ
れ、さらにこの基板１上にはそのほぼ全面にわたって、
前記ゲ―トライン２を覆う透明なゲ―ト絶縁膜３が形成
されている。
【０００６】このゲ―ト絶縁膜３の上には、前記ゲ―ト
ライン２のゲ―ト電極２Ｇ部分に対応させてｎ- −ａ−
Ｓi 半導体層４が形成され、この半導体層４の上には、
ｎ+ −ａ−Ｓi コンタクト層５を介してソ―ス電極６Ｓ
およびドレイン電極７Ｄが形成されており、前記ゲ―ト
電極２Ｇとゲ―ト絶縁膜３および半導体層４とソ―ス，
ドレイン電極６Ｓ，７Ｄによって逆スタガ―構造の薄膜
トランジスタＴが構成されている。
ライン２のゲ―ト電極２Ｇ部分に対応させてｎ- −ａ−
Ｓi 半導体層４が形成され、この半導体層４の上には、
ｎ+ −ａ−Ｓi コンタクト層５を介してソ―ス電極６Ｓ
およびドレイン電極７Ｄが形成されており、前記ゲ―ト
電極２Ｇとゲ―ト絶縁膜３および半導体層４とソ―ス，
ドレイン電極６Ｓ，７Ｄによって逆スタガ―構造の薄膜
トランジスタＴが構成されている。
【０００７】この薄膜トランジスタＴのドレイン電極７
Ｄは、前記ゲ―ト絶縁膜３上に前記ゲ―トライン２と直
交させて形成されたデ―タライン７につながっている。
なお、８は半導体層４のチャンネル部の上に形成された
絶縁膜からなるブロッキング層であり、このブロッキン
グ層８は、前記ソ―ス，ドレイン電極６Ｓ，７Ｄとその
下のコンタクト層５とをフォトエッチング法によってパ
タ―ニングする際に半導体層４がダメ―ジを受けるのを
防ぐために設けられたものである。
Ｄは、前記ゲ―ト絶縁膜３上に前記ゲ―トライン２と直
交させて形成されたデ―タライン７につながっている。
なお、８は半導体層４のチャンネル部の上に形成された
絶縁膜からなるブロッキング層であり、このブロッキン
グ層８は、前記ソ―ス，ドレイン電極６Ｓ，７Ｄとその
下のコンタクト層５とをフォトエッチング法によってパ
タ―ニングする際に半導体層４がダメ―ジを受けるのを
防ぐために設けられたものである。
【０００８】また、９は前記ゲ―ト絶縁膜３の上に形成
された透明画素電極であり、この画素電極９は、その一
端部を前記薄膜トランジスタＴのソ―ス電極６Ｓの上に
重ねて形成することによって前記ソ―ス電極６Ｓに接続
されている。
された透明画素電極であり、この画素電極９は、その一
端部を前記薄膜トランジスタＴのソ―ス電極６Ｓの上に
重ねて形成することによって前記ソ―ス電極６Ｓに接続
されている。
【０００９】このＴＦＴパネルは、次のようにして製造
されている。まず基板１面にゲ―トライン２を形成し、
その上にゲ―ト絶縁膜３を形成した後、このゲ―ト絶縁
膜３の上にｎ- −ａ−Ｓi 半導体層４を膜付けする。
されている。まず基板１面にゲ―トライン２を形成し、
その上にゲ―ト絶縁膜３を形成した後、このゲ―ト絶縁
膜３の上にｎ- −ａ−Ｓi 半導体層４を膜付けする。
【００１０】次に、この半導体層４の上に前記ブロッキ
ング層８を形成してから、ｎ- −ａ−Ｓi コンタクト層
５と、ソ―ス，ドレイン電極６Ｓ，７Ｄおよびデ―タラ
イン７となる金属膜を順次膜付けし、この後前記金属膜
とその下のコンタクト層５および半導体層４をソ―ス，
ドレイン電極６Ｓ，７Ｄおよびデ―タライン７の形状に
パタ―ニングするとともに、次いでチャンネル部の前記
金属膜とその下のコンタクト層５を前記ブロッキング層
８に達するまでエッチングすることによりソ―ス電極６
Ｓとドレイン電極７Ｄとを分離して薄膜トランジスタＴ
を完成させ、この後前記ゲ―ト絶縁膜３上に画素電極９
を形成する。
ング層８を形成してから、ｎ- −ａ−Ｓi コンタクト層
５と、ソ―ス，ドレイン電極６Ｓ，７Ｄおよびデ―タラ
イン７となる金属膜を順次膜付けし、この後前記金属膜
とその下のコンタクト層５および半導体層４をソ―ス，
ドレイン電極６Ｓ，７Ｄおよびデ―タライン７の形状に
パタ―ニングするとともに、次いでチャンネル部の前記
金属膜とその下のコンタクト層５を前記ブロッキング層
８に達するまでエッチングすることによりソ―ス電極６
Ｓとドレイン電極７Ｄとを分離して薄膜トランジスタＴ
を完成させ、この後前記ゲ―ト絶縁膜３上に画素電極９
を形成する。
【００１１】次に図４のVI−VI線に沿う断面を図６に示
す。この図６は前記薄膜トランジスタＴが形成されてい
ない箇所のゲ―トライン２とデ―タライン７とが重なっ
ている部分を示したものである。この図６に示すように
ゲ―ト絶縁膜３とコンタクト層５はデ―タライン７の下
にも残されている。
す。この図６は前記薄膜トランジスタＴが形成されてい
ない箇所のゲ―トライン２とデ―タライン７とが重なっ
ている部分を示したものである。この図６に示すように
ゲ―ト絶縁膜３とコンタクト層５はデ―タライン７の下
にも残されている。
【００１２】
【発明が解決しようとする課題】ところで、ＴＦＴパネ
ルは、液晶表示素子の開口率を高くするために、ゲ―ト
ラインおよびデ―タラインと画素電極との間のギャップ
をできるだけ小さくすることが望まれている。
ルは、液晶表示素子の開口率を高くするために、ゲ―ト
ラインおよびデ―タラインと画素電極との間のギャップ
をできるだけ小さくすることが望まれている。
【００１３】しかしながら、上記従来のＴＦＴパネル
は、図５に示したようにデ―タライン７と画素電極９と
を同じゲ―ト絶縁膜３の上に形成したものであるため、
デ―タライン７と画素電極９との間のギャップを小さく
すると、デ―タライン７および画素電極９のパタ―ニン
グ誤差によってデ―タライン７と画素電極９とが短絡し
てしまうことがあるという問題をもっていた。
は、図５に示したようにデ―タライン７と画素電極９と
を同じゲ―ト絶縁膜３の上に形成したものであるため、
デ―タライン７と画素電極９との間のギャップを小さく
すると、デ―タライン７および画素電極９のパタ―ニン
グ誤差によってデ―タライン７と画素電極９とが短絡し
てしまうことがあるという問題をもっていた。
【００１４】しかも上記従来のＴＦＴパネルでは、薄膜
トランジスタＴが形成されていない箇所ではゲ―トライ
ン２とデ―タライン７とがその交差部において図６に示
すようにコンタクト層５，半導体層４を介してゲ―ト絶
縁膜３をはさんで対向しているため、ゲ―トライン２と
デ―タライン７との間の浮遊容量が大きく、これが薄膜
トランジスタＴの動作特性に影響する。また、ゲ―ト絶
縁膜３にクラックやピンホ―ル等の欠陥があると、この
ゲ―ト絶縁膜３の欠陥部分においてデ―タライン７がゲ
―トライン２と短絡してしまうという問題ももってい
た。
トランジスタＴが形成されていない箇所ではゲ―トライ
ン２とデ―タライン７とがその交差部において図６に示
すようにコンタクト層５，半導体層４を介してゲ―ト絶
縁膜３をはさんで対向しているため、ゲ―トライン２と
デ―タライン７との間の浮遊容量が大きく、これが薄膜
トランジスタＴの動作特性に影響する。また、ゲ―ト絶
縁膜３にクラックやピンホ―ル等の欠陥があると、この
ゲ―ト絶縁膜３の欠陥部分においてデ―タライン７がゲ
―トライン２と短絡してしまうという問題ももってい
た。
【００１５】なお、前記ゲ―ト絶縁膜３の欠陥は、主
に、ゲ―トライン２の両側縁に対応する段差部に発生す
ることが多く、デ―タライン７はゲ―ト絶縁膜３の欠陥
部分において図６に示すように抵抗Ｒをもってゲ―トラ
イン２と短絡する。
に、ゲ―トライン２の両側縁に対応する段差部に発生す
ることが多く、デ―タライン７はゲ―ト絶縁膜３の欠陥
部分において図６に示すように抵抗Ｒをもってゲ―トラ
イン２と短絡する。
【００１６】本発明は上記のような実情にかんがみてな
されたものであって、その目的とするところは、ゲ―ト
ラインおよびデ―タラインと画素電極との間隔を小さく
しても、ゲ―トラインおよびデ―タラインと画素電極と
が短絡することはなく、しかも、ゲ―トラインとデ―タ
ラインとの交差部における浮遊容量も小さくし、またゲ
―トラインとデ―タラインとの短絡も確実に防止するこ
とができるＴＦＴパネルを提供することにある。
されたものであって、その目的とするところは、ゲ―ト
ラインおよびデ―タラインと画素電極との間隔を小さく
しても、ゲ―トラインおよびデ―タラインと画素電極と
が短絡することはなく、しかも、ゲ―トラインとデ―タ
ラインとの交差部における浮遊容量も小さくし、またゲ
―トラインとデ―タラインとの短絡も確実に防止するこ
とができるＴＦＴパネルを提供することにある。
【００１７】
【課題を解決するための手段】本発明は、透明基板上
に、多数本のゲ―トラインと、このゲ―トラインと直交
する多数本のデ―タラインとを形成するとともに、前記
各ゲ―トラインおよび各デ―タラインに沿わせて、多数
の透明画素電極と、この各透明画素電極に接続された多
数の薄膜トランジスタとを縦横に配列形成したＴＦＴパ
ネルにおいて、
に、多数本のゲ―トラインと、このゲ―トラインと直交
する多数本のデ―タラインとを形成するとともに、前記
各ゲ―トラインおよび各デ―タラインに沿わせて、多数
の透明画素電極と、この各透明画素電極に接続された多
数の薄膜トランジスタとを縦横に配列形成したＴＦＴパ
ネルにおいて、
【００１８】前記各薄膜トランジスタは、半導体層と、
前記いずれかのゲートラインに接続されたゲート電極
と、前記半導体層と前記ゲート電極間に介在された第１
の絶縁膜と、前記透明画素電極に接続されたソース電極
と、前記いずれかのデータラインに接続されたドレイン
電極と、前記各透明画素電極および前記各薄膜トランジ
スタ全体を覆う第２の絶縁膜とを具備してなり、前記各
ドレイン電極は前記第２の絶縁膜に形成されたコンタク
ト孔を介して対応する各データラインに、直接、接続さ
れていると共に、前記ドレイン電極、半導体層および第
１の絶縁膜は前記ゲート電極上に重合されていることを
特徴とするものである。
前記いずれかのゲートラインに接続されたゲート電極
と、前記半導体層と前記ゲート電極間に介在された第１
の絶縁膜と、前記透明画素電極に接続されたソース電極
と、前記いずれかのデータラインに接続されたドレイン
電極と、前記各透明画素電極および前記各薄膜トランジ
スタ全体を覆う第２の絶縁膜とを具備してなり、前記各
ドレイン電極は前記第２の絶縁膜に形成されたコンタク
ト孔を介して対応する各データラインに、直接、接続さ
れていると共に、前記ドレイン電極、半導体層および第
１の絶縁膜は前記ゲート電極上に重合されていることを
特徴とするものである。
【００１９】
【作用】本発明のＴＦＴパネルによれば、ゲ―トライン
と画素電極との間と、画素電極とデ―タラインとの間に
それぞれ絶縁膜を形成しているため、ゲ―トラインと画
素電極とデ―タラインの形成レベルがそれぞれ異なって
おり、したがって、ゲ―トラインおよびデ―タラインと
画素電極との間隔を小さくしても、ゲ―トラインおよび
デ―タラインと画素電極とが短絡することはない。
と画素電極との間と、画素電極とデ―タラインとの間に
それぞれ絶縁膜を形成しているため、ゲ―トラインと画
素電極とデ―タラインの形成レベルがそれぞれ異なって
おり、したがって、ゲ―トラインおよびデ―タラインと
画素電極との間隔を小さくしても、ゲ―トラインおよび
デ―タラインと画素電極とが短絡することはない。
【００２０】しかも、本発明のＴＦＴパネルによれば、
ゲートラインとデータラインとの間に第１の絶縁膜と第
２の絶縁膜とがあるから、ゲートラインとデータライン
との交差部における浮遊容量を小さくして簿膜トランジ
スタの動作特性を向上させることができるし、またゲー
トラインとデータラインとの短絡も前記第１と第２の絶
縁膜とによって確実に防止することができる。さらに、
ドレイン電極、半導体層および第１の絶縁膜はゲート電
極上に重合されているため、第１の絶縁膜の段差部に対
応することがなく、従って、第１の絶縁膜にクラックや
ピンホール等の欠陥があっても、ドレイン電極とゲート
電極との間に短絡を発生しないようにすることができ
る。
ゲートラインとデータラインとの間に第１の絶縁膜と第
２の絶縁膜とがあるから、ゲートラインとデータライン
との交差部における浮遊容量を小さくして簿膜トランジ
スタの動作特性を向上させることができるし、またゲー
トラインとデータラインとの短絡も前記第１と第２の絶
縁膜とによって確実に防止することができる。さらに、
ドレイン電極、半導体層および第１の絶縁膜はゲート電
極上に重合されているため、第１の絶縁膜の段差部に対
応することがなく、従って、第１の絶縁膜にクラックや
ピンホール等の欠陥があっても、ドレイン電極とゲート
電極との間に短絡を発生しないようにすることができ
る。
【００２１】
【実施例】以下、本発明の一実施例を図１〜図３を参照
して説明する。
して説明する。
【００２２】図２は本発明のＴＦＴパネルの一部分の平
面図である。図中１２はゲ―トライン、２１はデ―タラ
インである。１３は前記ゲ―トライン１２を覆うように
図示しない透明基板上のほぼ全面に形成された第１の絶
縁膜、つまりゲ―ト絶縁膜である。そして前記ゲ―トラ
イン１２とデ―タライン２１とに沿って透明画素電極１
９が形成されている。また、ゲ―トライン１２とデ―タ
ライン２１との交差部に、詳細を後述する薄膜トランジ
スタＴが形成されている。
面図である。図中１２はゲ―トライン、２１はデ―タラ
インである。１３は前記ゲ―トライン１２を覆うように
図示しない透明基板上のほぼ全面に形成された第１の絶
縁膜、つまりゲ―ト絶縁膜である。そして前記ゲ―トラ
イン１２とデ―タライン２１とに沿って透明画素電極１
９が形成されている。また、ゲ―トライン１２とデ―タ
ライン２１との交差部に、詳細を後述する薄膜トランジ
スタＴが形成されている。
【００２３】図１および図３は上記ＴＦＴパネルの積層
構造を示したもので、図１は図２のＩ−Ｉ線に沿う断面
図、図３は図２の III−III 線に沿う断面図である。図
１において、図中１１は透明基板（ガラス板）であり、
この基板１１面にはゲ―トライン１２が形成され、さら
にこの基板１１上にはそのほぼ全面にわたって、前記ゲ
―トライン１２を覆う透明なゲ―ト絶縁膜１３が形成さ
れている。
構造を示したもので、図１は図２のＩ−Ｉ線に沿う断面
図、図３は図２の III−III 線に沿う断面図である。図
１において、図中１１は透明基板（ガラス板）であり、
この基板１１面にはゲ―トライン１２が形成され、さら
にこの基板１１上にはそのほぼ全面にわたって、前記ゲ
―トライン１２を覆う透明なゲ―ト絶縁膜１３が形成さ
れている。
【００２４】このゲ―ト絶縁膜１３の上には、前記ゲ―
トライン１２のゲ―ト電極１２Ｇ部分に対応させてｎ+
−ａ−Ｓi 半導体層１４が形成され、この半導体層１４
の上には、ｎ- −ａ−Ｓi コンタクト層１５を介して、
Ｃr 薄膜（厚さ２５０オングストローム）からなるソ―
ス電極１６Ｓおよびドレイン電極１７Ｄが形成されてお
り、前記ゲ―ト電極１２Ｇとゲ―ト絶縁膜１３および半
導体層１４とソ―ス，ドレイン電極１６Ｓ，１７Ｄによ
って逆スタガ―構造の薄膜トランジスタＴが構成されて
いる。
トライン１２のゲ―ト電極１２Ｇ部分に対応させてｎ+
−ａ−Ｓi 半導体層１４が形成され、この半導体層１４
の上には、ｎ- −ａ−Ｓi コンタクト層１５を介して、
Ｃr 薄膜（厚さ２５０オングストローム）からなるソ―
ス電極１６Ｓおよびドレイン電極１７Ｄが形成されてお
り、前記ゲ―ト電極１２Ｇとゲ―ト絶縁膜１３および半
導体層１４とソ―ス，ドレイン電極１６Ｓ，１７Ｄによ
って逆スタガ―構造の薄膜トランジスタＴが構成されて
いる。
【００２５】なお、この実施例においてソ―ス電極１６
Ｓとドレイン電極１７ＤをＣr で形成しているのは、ｎ
- −ａ−Ｓi コンタクト層１５とのコンタクト性がＡl
等の他の金属に比べて優れているためである。
Ｓとドレイン電極１７ＤをＣr で形成しているのは、ｎ
- −ａ−Ｓi コンタクト層１５とのコンタクト性がＡl
等の他の金属に比べて優れているためである。
【００２６】１８は半導体層１４のチャンネル部の上に
形成された絶縁膜からなるブロッキング層である。ま
た、１９は前記ゲ―ト絶縁膜１３の上に形成された透明
画素電極であり、この画素電極１９は、その一端部を前
記薄膜トランジスタＴのソ―ス電極１６Ｓの上に重ねて
形成することによって前記ソ―ス電極１６Ｓに接続され
ている。
形成された絶縁膜からなるブロッキング層である。ま
た、１９は前記ゲ―ト絶縁膜１３の上に形成された透明
画素電極であり、この画素電極１９は、その一端部を前
記薄膜トランジスタＴのソ―ス電極１６Ｓの上に重ねて
形成することによって前記ソ―ス電極１６Ｓに接続され
ている。
【００２７】２０は前記ゲ―ト絶縁膜１３の上にそのほ
ぼ全面にわたって形成されたＳi Ｎの厚膜（厚さ６００
０オングストローム）からなる透明な第２の絶縁膜であ
り、前記薄膜トランジスタＴおよび画素電極１９はこの
第２の絶縁膜２０によって覆われている。なお、この第
２の絶縁膜２０は、その上面を平坦面とした平坦化膜と
されている。
ぼ全面にわたって形成されたＳi Ｎの厚膜（厚さ６００
０オングストローム）からなる透明な第２の絶縁膜であ
り、前記薄膜トランジスタＴおよび画素電極１９はこの
第２の絶縁膜２０によって覆われている。なお、この第
２の絶縁膜２０は、その上面を平坦面とした平坦化膜と
されている。
【００２８】また、２１は前記第２の絶縁膜２０の上に
前記ゲ―トライン１２と直交させて形成されたデ―タラ
インであり、このデ―タライン２１は、前記第２の絶縁
膜２０に設けたコンタクト孔２０ａにおいて前記薄膜ト
ランジスタＴのドレイン電極１７Ｄに接続されている。
前記ゲ―トライン１２と直交させて形成されたデ―タラ
インであり、このデ―タライン２１は、前記第２の絶縁
膜２０に設けたコンタクト孔２０ａにおいて前記薄膜ト
ランジスタＴのドレイン電極１７Ｄに接続されている。
【００２９】なお、前記ドレイン電極１７Ｄとその下の
コンタクト層１５および半導体層１４は、ゲート絶縁膜
１３の段差部（ゲート電極１２Ｇの側縁部に対応する段
差部）には達しない幅に形成されており、ゲート絶縁膜
１３の段差部にクラックやピンホール等の欠陥があって
も、ドレイン電極１７Ｄとゲート電極１２Ｇとの間には
短絡を発生しないように考慮されている。すなわち、第
１図および第２図に図示されている如く、ゲート電極１
２Ｇのドレイン電極１７Ｄ側の一端部を半導体層１４よ
り僅かに突出し、該ゲート電極１２Ｇの一端部上に、前
記ドレイン電極１７Ｄ、半導体層１４およびゲート絶縁
膜１３を重合して形成している。
コンタクト層１５および半導体層１４は、ゲート絶縁膜
１３の段差部（ゲート電極１２Ｇの側縁部に対応する段
差部）には達しない幅に形成されており、ゲート絶縁膜
１３の段差部にクラックやピンホール等の欠陥があって
も、ドレイン電極１７Ｄとゲート電極１２Ｇとの間には
短絡を発生しないように考慮されている。すなわち、第
１図および第２図に図示されている如く、ゲート電極１
２Ｇのドレイン電極１７Ｄ側の一端部を半導体層１４よ
り僅かに突出し、該ゲート電極１２Ｇの一端部上に、前
記ドレイン電極１７Ｄ、半導体層１４およびゲート絶縁
膜１３を重合して形成している。
【００３０】このＴＦＴパネルは、次のようにして製造
される。まず基板１１面にスパッタリング法等によって
ゲ―トライン用金属膜（Ｃr 膜）を１０００オングスト
ロームの厚さに膜付けし、この金属膜をパタ―ニングし
てゲ―トライン２を形成する。次に上記ゲ―トライン２
を形成した基板１１上にそのほぼ全面にわたって、ゲ―
ト絶縁膜１３（Ｓi Ｎ膜、厚さ３０００オングストロー
ム）、ｎ+ −ａ−Ｓi半導体層１４（厚さ１０００オン
グストローム）、ブロッキング層用絶縁膜（Ｓi Ｎ膜、
厚さ３０００オングストローム）をプラズマＣＶＤ法等
によって順次膜付けする。
される。まず基板１１面にスパッタリング法等によって
ゲ―トライン用金属膜（Ｃr 膜）を１０００オングスト
ロームの厚さに膜付けし、この金属膜をパタ―ニングし
てゲ―トライン２を形成する。次に上記ゲ―トライン２
を形成した基板１１上にそのほぼ全面にわたって、ゲ―
ト絶縁膜１３（Ｓi Ｎ膜、厚さ３０００オングストロー
ム）、ｎ+ −ａ−Ｓi半導体層１４（厚さ１０００オン
グストローム）、ブロッキング層用絶縁膜（Ｓi Ｎ膜、
厚さ３０００オングストローム）をプラズマＣＶＤ法等
によって順次膜付けする。
【００３１】次に、前記ブロッキング層用絶縁膜をパタ
―ニングしてブロッキング層１８を形成してから、ｎ-
−ａ−Ｓi コンタクト層１５（厚さ２５０オングストロ
ーム）をプラズマＣＶＤ法等によって膜付けし、その上
にソ―ス，ドレイン電極用金属膜（Ｃr 膜、厚さ２５０
オングストローム）をスパッタリング法等によって膜付
けする。
―ニングしてブロッキング層１８を形成してから、ｎ-
−ａ−Ｓi コンタクト層１５（厚さ２５０オングストロ
ーム）をプラズマＣＶＤ法等によって膜付けし、その上
にソ―ス，ドレイン電極用金属膜（Ｃr 膜、厚さ２５０
オングストローム）をスパッタリング法等によって膜付
けする。
【００３２】次に、前記ソ―ス，ドレイン電極用金属膜
とその下のコンタクト層１５および半導体層１４をソ―
ス，ドレイン電極１６Ｓ，１７Ｄの輪郭形状にパタ―ニ
ングするとともに、次いでチャンネル部の前記ソ―ス，
ドレイン電極用金属膜とその下のコンタクト層１５を前
記ブロッキング層１８に達するまでエッチングすること
により、ソ―ス電極１６Ｓとドレイン電極１７Ｄとを分
離して薄膜トランジスタＴを完成させる。
とその下のコンタクト層１５および半導体層１４をソ―
ス，ドレイン電極１６Ｓ，１７Ｄの輪郭形状にパタ―ニ
ングするとともに、次いでチャンネル部の前記ソ―ス，
ドレイン電極用金属膜とその下のコンタクト層１５を前
記ブロッキング層１８に達するまでエッチングすること
により、ソ―ス電極１６Ｓとドレイン電極１７Ｄとを分
離して薄膜トランジスタＴを完成させる。
【００３３】次に、前記ゲ―ト絶縁膜１３の上にＩＴＯ
等の透明導電膜（厚さ２０００オングストローム）をス
パッタリング法等によって膜付けし、この透明導電膜を
パタ―ニングして画素電極１９を形成する。
等の透明導電膜（厚さ２０００オングストローム）をス
パッタリング法等によって膜付けし、この透明導電膜を
パタ―ニングして画素電極１９を形成する。
【００３４】この後、前記ゲ―ト絶縁膜１３の上にその
ほぼ全面にわたって第２の絶縁膜２０（Ｓi Ｎ膜、厚さ
６０００オングストローム）をプラズマＣＶＤ法等によ
って膜付けし、この第２の絶縁膜２０に、薄膜トランジ
スタＴのドレイン電極１７Ｄに達するコンタクト孔２０
ａをエッチングにより形成する。この場合、ドレイン電
極１７ＤはＣr 膜であるから、Ｓi Ｎからなる第２の絶
縁膜２０をドレイン電極１７Ｄに対して十分大きなエッ
チング選択比でエッチングすることができ、したがって
第２の絶縁膜２０へのコンタクト孔２０ａの形成を、ド
レイン電極１７Ｄにダメ―ジを与えることなく行なうこ
とができる。
ほぼ全面にわたって第２の絶縁膜２０（Ｓi Ｎ膜、厚さ
６０００オングストローム）をプラズマＣＶＤ法等によ
って膜付けし、この第２の絶縁膜２０に、薄膜トランジ
スタＴのドレイン電極１７Ｄに達するコンタクト孔２０
ａをエッチングにより形成する。この場合、ドレイン電
極１７ＤはＣr 膜であるから、Ｓi Ｎからなる第２の絶
縁膜２０をドレイン電極１７Ｄに対して十分大きなエッ
チング選択比でエッチングすることができ、したがって
第２の絶縁膜２０へのコンタクト孔２０ａの形成を、ド
レイン電極１７Ｄにダメ―ジを与えることなく行なうこ
とができる。
【００３５】次に、前記第２の絶縁膜２０の上に、デ―
タライン用金属膜（Ｃr 膜、厚さ５０００オングストロ
ーム）をスパッタリング法等によって膜付けする。この
とき膜付けされた金属が第２の絶縁膜２０のコンタクト
孔２０ａ内にも被着し、このコンタクト孔２０ａ内に被
着した金属がドレイン電極１７Ｄと導通するコンタクト
部２１ａとなる。この後は、前記デ―タライン用金属膜
をパタ―ニングしてデ―タライン２１を形成し、ＴＦＴ
パネルを完成する。
タライン用金属膜（Ｃr 膜、厚さ５０００オングストロ
ーム）をスパッタリング法等によって膜付けする。この
とき膜付けされた金属が第２の絶縁膜２０のコンタクト
孔２０ａ内にも被着し、このコンタクト孔２０ａ内に被
着した金属がドレイン電極１７Ｄと導通するコンタクト
部２１ａとなる。この後は、前記デ―タライン用金属膜
をパタ―ニングしてデ―タライン２１を形成し、ＴＦＴ
パネルを完成する。
【００３６】しかして、上記ＴＦＴパネルにおいては、
ゲ―トライン１２を覆うゲ―ト絶縁膜１３の上に画素電
極１９を形成し、この画素電極１９を覆う第２の絶縁膜
２０の上にデ―タライン２１を形成しているため、ゲ―
トライン１２と画素電極１９とデ―タライン２１の形成
レベルがそれぞれ異なっており、したがって、液晶表示
素子の開口率を高くするためにゲ―トライン１２および
デ―タライン２１と画素電極１９との間隔を小さくして
も、画素電極１９はゲ―トライン１２に対してもデ―タ
ライン２１に対しても短絡することはない。
ゲ―トライン１２を覆うゲ―ト絶縁膜１３の上に画素電
極１９を形成し、この画素電極１９を覆う第２の絶縁膜
２０の上にデ―タライン２１を形成しているため、ゲ―
トライン１２と画素電極１９とデ―タライン２１の形成
レベルがそれぞれ異なっており、したがって、液晶表示
素子の開口率を高くするためにゲ―トライン１２および
デ―タライン２１と画素電極１９との間隔を小さくして
も、画素電極１９はゲ―トライン１２に対してもデ―タ
ライン２１に対しても短絡することはない。
【００３７】しかも、上記ＴＦＴパネルによれば、図３
に示すようにゲ―トライン１２とデ―タライン２１との
間に前記ゲ―ト絶縁膜（第１の絶縁膜）１３と第２の絶
縁膜２０との２層の絶縁層があるから、ゲ―トライン１
２とデ―タライン２１との交差部における浮遊容量を小
さくして薄膜トランジスタＴの動作特性を向上させるこ
とができるし、またゲ―トライン１２とデ―タライン２
１との短絡も前記２層の絶縁層によって確実に防止する
ことができる。
に示すようにゲ―トライン１２とデ―タライン２１との
間に前記ゲ―ト絶縁膜（第１の絶縁膜）１３と第２の絶
縁膜２０との２層の絶縁層があるから、ゲ―トライン１
２とデ―タライン２１との交差部における浮遊容量を小
さくして薄膜トランジスタＴの動作特性を向上させるこ
とができるし、またゲ―トライン１２とデ―タライン２
１との短絡も前記２層の絶縁層によって確実に防止する
ことができる。
【００３８】したがって、上記ＴＦＴパネルによれば、
液晶表示パネルの開口率を高くするとともに、画素電極
１９を薄膜トランジスタＴによって確実の駆動して表示
品質を向上させることができる。
液晶表示パネルの開口率を高くするとともに、画素電極
１９を薄膜トランジスタＴによって確実の駆動して表示
品質を向上させることができる。
【００３９】なお、上記実施例では、薄膜トランジスタ
Ｔをブロッキング層１８を有する構造としているが、こ
のブロッキング層１８はなくてもよい。また第２の絶縁
膜２０は必ずしもその上面を平坦にした平坦化膜でなく
てもよいし、さらにこの第２の絶縁膜２０は、複数層に
透明絶縁膜を積層した多層膜としてもよい。
Ｔをブロッキング層１８を有する構造としているが、こ
のブロッキング層１８はなくてもよい。また第２の絶縁
膜２０は必ずしもその上面を平坦にした平坦化膜でなく
てもよいし、さらにこの第２の絶縁膜２０は、複数層に
透明絶縁膜を積層した多層膜としてもよい。
【００４０】また、上記実施例では薄膜トランジスタＴ
を逆スタガ―型のものとしているが、この薄膜トランジ
スタは逆スタガ―型に限らず、逆コプラナ―型、スタガ
―型、コプラナ―型のものとしてもよく、例えば薄膜ト
ランジスタを逆コプラナ―型とする場合は、ＴＦＴパネ
ルを上記実施例と同様な方法で製造することができる。
また、薄膜トランジスタをスタガ―型またはコプラナ―
型とする場合は、透明基板上にデ―タラインを形成して
その上に第２の絶縁膜を形成し、この第２の絶縁膜のソ
―ス電極形成位置にコンタクト孔を設けた後、前記デ―
タラインとソ―ス電極とを電気的に接続するように、ソ
―ス電極、ドレイン電極および半導体層を形成し、その
後は上記実施例と同様にしてＴＦＴパネルを製造すれば
よい。
を逆スタガ―型のものとしているが、この薄膜トランジ
スタは逆スタガ―型に限らず、逆コプラナ―型、スタガ
―型、コプラナ―型のものとしてもよく、例えば薄膜ト
ランジスタを逆コプラナ―型とする場合は、ＴＦＴパネ
ルを上記実施例と同様な方法で製造することができる。
また、薄膜トランジスタをスタガ―型またはコプラナ―
型とする場合は、透明基板上にデ―タラインを形成して
その上に第２の絶縁膜を形成し、この第２の絶縁膜のソ
―ス電極形成位置にコンタクト孔を設けた後、前記デ―
タラインとソ―ス電極とを電気的に接続するように、ソ
―ス電極、ドレイン電極および半導体層を形成し、その
後は上記実施例と同様にしてＴＦＴパネルを製造すれば
よい。
【００４１】
【発明の効果】本発明のＴＦＴパネルによれば、ゲート
ラインと画素電極との間と、画素電極とデータラインと
の間にそれぞれ絶縁膜を形成しているので、ゲートライ
ンおよびデータラインと画素電極との間隔を小さくして
も、ゲートラインとデータラインと画素電極とが短絡す
ることはない。しかも、本発明のＴＦＴパネルによれ
ば、ゲートラインとデータラインとの間に第１の絶縁膜
と第２の絶縁膜とがあるから、ゲートラインとデータラ
インとの交差部における浮遊容量を小さくして簿膜トラ
ンジスタの動作特性を向上させることができるし、また
ゲートラインとデータラインとの短絡も前記第１と第２
の絶縁膜とによって確実に防止することができる。さら
に、ドレイン電極、半導体層および第１の絶縁膜はゲー
ト電極上に重合されているため、第１の絶縁膜の段差部
に対応することがなく、従って、第１の絶縁膜にクラッ
クやピンホール等の欠陥があっても、ドレイン電極とゲ
ート電極との間に短絡を発生しないようにすることがで
きる。
ラインと画素電極との間と、画素電極とデータラインと
の間にそれぞれ絶縁膜を形成しているので、ゲートライ
ンおよびデータラインと画素電極との間隔を小さくして
も、ゲートラインとデータラインと画素電極とが短絡す
ることはない。しかも、本発明のＴＦＴパネルによれ
ば、ゲートラインとデータラインとの間に第１の絶縁膜
と第２の絶縁膜とがあるから、ゲートラインとデータラ
インとの交差部における浮遊容量を小さくして簿膜トラ
ンジスタの動作特性を向上させることができるし、また
ゲートラインとデータラインとの短絡も前記第１と第２
の絶縁膜とによって確実に防止することができる。さら
に、ドレイン電極、半導体層および第１の絶縁膜はゲー
ト電極上に重合されているため、第１の絶縁膜の段差部
に対応することがなく、従って、第１の絶縁膜にクラッ
クやピンホール等の欠陥があっても、ドレイン電極とゲ
ート電極との間に短絡を発生しないようにすることがで
きる。
【図１】図２のＩ−Ｉ線に沿う拡大断面図。
【図２】本発明の一実施例によるＴＦＴパネルの一部分
の平面図。
の平面図。
【図３】図２の III−III 線に沿う拡大断面図。
【図４】従来のＴＦＴパネルの一部分の平面図。
【図５】図４のＶ−Ｖ線に沿う拡大断面図。
【図６】４図のVI−VI線に沿う拡大断面図。
１１…透明基板 Ｔ…薄膜トランジスタ １２…ゲ―トライン １２Ｇ…ゲ―ト電極 １３…ゲ―ト絶縁膜 １４…半導体層 １５…コンタクト層 １６Ｓ…ソ―ス電極 １７Ｄ…ドレイン電極 １８…ブロッキング層 １９…画素電極 ２０…第２の絶縁膜 ２０ａ…コンタクト孔 ２１…デ―タライン
Claims (1)
- 【請求項１】 透明基板上に、多数本のゲートライン
と、このゲートラインと直交する多数本のデータライン
とを形成するとともに、前記各ゲートラインおよび各デ
ータラインに沿わせて、多数の透明画素電極と、この各
透明画素電極に接続された多数の薄膜トランジスタとを
縦横に配列形成したＴＦＴパネルにおいて、 前記各薄膜トランジスタは、半導体層と、前記いずれか
のゲートラインに接続されたゲート電極と、前記半導体
層と前記ゲート電極間に介在された第１の絶縁膜と、前
記透明画素電極に接続されたソース電極と、前記いずれ
かのデータラインに接続されたドレイン電極と、前記各
透明画素電極および前記各薄膜トランジスタ全体を覆う
第２の絶縁膜とを具備してなり、前記各ドレイン電極は
前記第２の絶縁膜に形成されたコンタクト孔を介して対
応する各データラインに、直接、接続されていると共
に、前記ドレイン電極、半導体層および第１の絶縁膜は
前記ゲート電極上に重合されていることを特徴とするＴ
ＦＴパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27419792A JP2705766B2 (ja) | 1992-10-13 | 1992-10-13 | Ｔｆｔパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27419792A JP2705766B2 (ja) | 1992-10-13 | 1992-10-13 | Ｔｆｔパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05196967A JPH05196967A (ja) | 1993-08-06 |
| JP2705766B2 true JP2705766B2 (ja) | 1998-01-28 |
Family
ID=17538390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27419792A Expired - Fee Related JP2705766B2 (ja) | 1992-10-13 | 1992-10-13 | Ｔｆｔパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705766B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4351695B2 (ja) * | 2006-11-27 | 2009-10-28 | エルジー ディスプレイ カンパニー リミテッド | 有機ｅｌ表示装置 |
| US7738050B2 (en) | 2007-07-06 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd | Liquid crystal display device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691252B2 (ja) * | 1986-11-27 | 1994-11-14 | 日本電気株式会社 | 薄膜トランジスタアレイ |
| JPS63249889A (ja) * | 1987-04-06 | 1988-10-17 | 富士通株式会社 | 薄膜トランジスタパネルの製造方法 |
-
1992
- 1992-10-13 JP JP27419792A patent/JP2705766B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05196967A (ja) | 1993-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |