JPS63249889A - 薄膜トランジスタパネルの製造方法 - Google Patents
薄膜トランジスタパネルの製造方法Info
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- JPS63249889A JPS63249889A JP62085124A JP8512487A JPS63249889A JP S63249889 A JPS63249889 A JP S63249889A JP 62085124 A JP62085124 A JP 62085124A JP 8512487 A JP8512487 A JP 8512487A JP S63249889 A JPS63249889 A JP S63249889A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アクティブマトリックス型液晶表示装置においては、良
好なる特性を得るため表示装置の各画素に対応して薄膜
トランジスタを形成せる薄膜トランジスタパネル（以後
ＴＦＴパネルと略称する）が使用される。本発明は電極
の構造として逆スタガー型を採用した場合に、工程の途
中でパネル上に残留せる導電性薄膜による特性の劣化を
防止せるパネルの製造方法を述べる。
好なる特性を得るため表示装置の各画素に対応して薄膜
トランジスタを形成せる薄膜トランジスタパネル（以後
ＴＦＴパネルと略称する）が使用される。本発明は電極
の構造として逆スタガー型を採用した場合に、工程の途
中でパネル上に残留せる導電性薄膜による特性の劣化を
防止せるパネルの製造方法を述べる。
アクティブマトリックス型液晶表示装置の構造に含まれ
るＴＦＴパネルの製造方法に関する。
るＴＦＴパネルの製造方法に関する。
第３図にＴＦＴパネルを使用せるアクティブマトリック
ス型のカラー液晶表示装置を模式的に示す。
ス型のカラー液晶表示装置を模式的に示す。
上下２枚の偏光板２１．２２に挟まれてＴＦＴパネル２
３、液晶）Ｗ２４、透明電橋２５、カラーフィルタ２６
、ガラス基板２７と順次積層されている。ＴＦＴパネル
２３上にはドレインバス３１と、これと直角に交叉して
ゲートバス（アドレスバス）３０が形成されている。
３、液晶）Ｗ２４、透明電橋２５、カラーフィルタ２６
、ガラス基板２７と順次積層されている。ＴＦＴパネル
２３上にはドレインバス３１と、これと直角に交叉して
ゲートバス（アドレスバス）３０が形成されている。
ＴＦＴパネル２３の１画素に対応する領域２８のみを拡
大して第４図に示す。第４図はＴＦＴパネル２３上にゲ
ートバス３０と、これに接続され直角方向に突出せるゲ
ート電極３２が直接パネル上に形成される逆スタガー方
式のＴＦＴパネルの上面図である。
大して第４図に示す。第４図はＴＦＴパネル２３上にゲ
ートバス３０と、これに接続され直角方向に突出せるゲ
ート電極３２が直接パネル上に形成される逆スタガー方
式のＴＦＴパネルの上面図である。
ドレインバス３１にはこれに突出せるドレイン電極３３
が形成され、前記ゲート電極３２とソース電極３４と共
にＴ Ｆ Ｔ （Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ） 領域３５を形成している。ソース電極３４は
後に透明導電膜、Ｉ Ｔ Ｏ（Ｉｎｄｉｕｍ Ｔｉｎ
０ｘｉｄｅ）よりなる表示電極３６に接続される。
が形成され、前記ゲート電極３２とソース電極３４と共
にＴ Ｆ Ｔ （Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ） 領域３５を形成している。ソース電極３４は
後に透明導電膜、Ｉ Ｔ Ｏ（Ｉｎｄｉｕｍ Ｔｉｎ
０ｘｉｄｅ）よりなる表示電極３６に接続される。
各電極を絶縁するため窒化膜及びポリイミド膜が積層さ
れるが、表示電極３６はポリイミド膜３７に開口された
窓４１内に形成される。第４図では見やすくするためＴ
ＦＴｊＩ域３５とその周辺のポリイミド膜を除去して図
示している。第４図構造のパネルをＸ−Ｘ’ 、Ｙ−Ｙ
’鎖線で切断した断面を第５図（ａ）及び山）にそれぞ
れ示す。第５図よりパネル２３上にはゲートバス及びゲ
ート電極部を除いて全面に窒化膜３８が積層され更に、
ポリイミド膜３７により絶縁が補強されていることが判
る。Ｔ Ｆ Ｔ ＦＪ域にはゲート電極３２の上部にａ
−５ｉ／ ５ｉ０２層４０が積層されトランジスタのチ
ャネル部を形成する。
れるが、表示電極３６はポリイミド膜３７に開口された
窓４１内に形成される。第４図では見やすくするためＴ
ＦＴｊＩ域３５とその周辺のポリイミド膜を除去して図
示している。第４図構造のパネルをＸ−Ｘ’ 、Ｙ−Ｙ
’鎖線で切断した断面を第５図（ａ）及び山）にそれぞ
れ示す。第５図よりパネル２３上にはゲートバス及びゲ
ート電極部を除いて全面に窒化膜３８が積層され更に、
ポリイミド膜３７により絶縁が補強されていることが判
る。Ｔ Ｆ Ｔ ＦＪ域にはゲート電極３２の上部にａ
−５ｉ／ ５ｉ０２層４０が積層されトランジスタのチ
ャネル部を形成する。
上記第４図、第５図の構造は逆スタガー方式のパネル構
造の一例であり、細かい構造には種々の変形が考えられ
る。
造の一例であり、細かい構造には種々の変形が考えられ
る。
上記従来の技術で説明せるパネル構造の製作では電極間
の短絡に対する配慮が必要である。このためゲート電極
とゲートバスの形成には電極のラインの両端縁部にはテ
ーパ形状を形成することが行われている。その方法を第
６図の断面図を用いて説明する。第６図では、上面図が
第７図形状のゲートバス、ゲート電極構造をＡ−Ｂ−Ｃ
の鎖線に沿って切断せるものを展開図示している。
の短絡に対する配慮が必要である。このためゲート電極
とゲートバスの形成には電極のラインの両端縁部にはテ
ーパ形状を形成することが行われている。その方法を第
６図の断面図を用いて説明する。第６図では、上面図が
第７図形状のゲートバス、ゲート電極構造をＡ−Ｂ−Ｃ
の鎖線に沿って切断せるものを展開図示している。
透明絶縁性基板１上にゲート電極３２及びゲートバス３
０の材料となるチタン（Ｔｉ＋ Ｔｉｔａｎｉｕｍ）膜
２をスパッタ法により積層する。レジスト膜３を被着し
た後ゲート電極とゲートバス上のレジスト膜３を残して
ホトリソグラフィ法で除去する。
０の材料となるチタン（Ｔｉ＋ Ｔｉｔａｎｉｕｍ）膜
２をスパッタ法により積層する。レジスト膜３を被着し
た後ゲート電極とゲートバス上のレジスト膜３を残して
ホトリソグラフィ法で除去する。
上記残されたレジスト膜３を再露光した後、１２０〜１
８０℃にて処理することにより第６図（ａｌが得られる
。レジスト膜３はなだらかな曲面をもった断面構造を示
す。
８０℃にて処理することにより第６図（ａｌが得られる
。レジスト膜３はなだらかな曲面をもった断面構造を示
す。
次いで、四弗化炭素と酸素（ＣＦ４ ＋ ０２ ）をエ
ツチングガスとしてレジスト膜３がエツチングにより後
退する速度と、チタンがエツチングされる速度との比を
制御することにより第６図（ｂ）が得られる。更に、レ
ジスト膜３を除去することにより第６図（Ｃ）を得る。
ツチングガスとしてレジスト膜３がエツチングにより後
退する速度と、チタンがエツチングされる速度との比を
制御することにより第６図（ｂ）が得られる。更に、レ
ジスト膜３を除去することにより第６図（Ｃ）を得る。
ところが、上記エツチング処理にあっては絶縁性基板１
上に数１０人の酸化チタンを主とせるチタンの化合物が
図示の如く残り、この酸化チタン膜４等は後の工程で還
元され導電性を帯びたチタン膜となり、ゲートバス間を
短絡する高抵抗層の機能を果たす。このため表示品質を
著しく劣化させる。
上に数１０人の酸化チタンを主とせるチタンの化合物が
図示の如く残り、この酸化チタン膜４等は後の工程で還
元され導電性を帯びたチタン膜となり、ゲートバス間を
短絡する高抵抗層の機能を果たす。このため表示品質を
著しく劣化させる。
ｃ問題点を解決するための手段〕
上記問題点はＴＦＴパネルの製造工程に次の工程を追加
することにより解決される。即ち、テーパ形状をもった
ゲートバス及びゲート電極を従来の方法により形成した
後、レジスト膜にて前記ゲートバス及びゲート電極とそ
の周辺部を被覆する。
することにより解決される。即ち、テーパ形状をもった
ゲートバス及びゲート電極を従来の方法により形成した
後、レジスト膜にて前記ゲートバス及びゲート電極とそ
の周辺部を被覆する。
然る後、エツチングにより上記基板上の残留薄膜を除去
する。
する。
ゲートバスのライン間に被着して絶縁特性を劣化させて
いた導電性残留薄）漠は本発明による追加工程で完全に
除去されるので問題が無くなる。
いた導電性残留薄）漠は本発明による追加工程で完全に
除去されるので問題が無くなる。
本発明の一実施例を第１図の断面図と第２図の上面図を
用いて説明する。第１図の断面は第２図に示す鎖線Ｘ−
Ｘ”に沿って切断せる場合を示している。
用いて説明する。第１図の断面は第２図に示す鎖線Ｘ−
Ｘ”に沿って切断せる場合を示している。
第２図でガラス基板よりなる透明絶縁性基板１上には、
従来の技術で説明せる方法により両端縁部にテーパ形状
を形成せるチタンよりなるゲートバス６とゲート電極５
が丁字形に形成されている。
従来の技術で説明せる方法により両端縁部にテーパ形状
を形成せるチタンよりなるゲートバス６とゲート電極５
が丁字形に形成されている。
レジスト膜を全面に塗布し、その後ホトリソグラフィ法
により前記ゲートバスとゲート電極上とその周辺を含む
領域上のレジスト膜７を残し、他の領域上のレジスト膜
を除去する。
により前記ゲートバスとゲート電極上とその周辺を含む
領域上のレジスト膜７を残し、他の領域上のレジスト膜
を除去する。
この状態の断面を第１図（ａ）に示す。チタン電極部の
両側に延びるレジスト膜７の寸法ｄは厳密なるものでな
く、大面積の表示パネルではマスクアライメントの誤差
を考慮して、数μＩ１１〜５μｍ程度に選ばれる。この
工程によりガラス基板ｌ上にレジスト膜７に被覆された
領域を除いて、前述したような電極材料の化合物の薄膜
４が露出している。
両側に延びるレジスト膜７の寸法ｄは厳密なるものでな
く、大面積の表示パネルではマスクアライメントの誤差
を考慮して、数μＩ１１〜５μｍ程度に選ばれる。この
工程によりガラス基板ｌ上にレジスト膜７に被覆された
領域を除いて、前述したような電極材料の化合物の薄膜
４が露出している。
次いで、エツチング、例えばＣＦ４ ＋ ０２ガスによ
るドライエツチングにより上記化合物薄１ｆ５！４を除
去する。これを第１図（ｂ）に示す。更にレジスト膜７
を除去することにより第１図（Ｃ１が得られる。
るドライエツチングにより上記化合物薄１ｆ５！４を除
去する。これを第１図（ｂ）に示す。更にレジスト膜７
を除去することにより第１図（Ｃ１が得られる。
以後の工程は従来と特に変わるところはない。
本発明により逆スタガー方式のＴＦＴパネルにおいて、
電極間の耐圧改善のための電極端縁部のテーバ形状をも
ったゲート電極及びゲートバスを形成し、且つゲートバ
スのライン間の絶縁の低下を防止せる高品質のパネルが
得られる。
電極間の耐圧改善のための電極端縁部のテーバ形状をも
ったゲート電極及びゲートバスを形成し、且つゲートバ
スのライン間の絶縁の低下を防止せる高品質のパネルが
得られる。
第１図（ａ）〜（Ｃ１は本発明のＴＦＴパネルの製造方
法を説明する断面図、 第２図は上記第１図製造方法を説明するための上面図、 第３図はカラーアクティブマトリックス液晶表示装置を
示す模式図、 第４図は従来の技術による逆スタガー方式のＴＦＴパネ
ルの１画素を示す上面図、 第５図（ａｌ〜（ｂ）は第４図構造のＴＦＴパネルの断
面図、 第６図（ａｌ〜（Ｃ１は従来の技術によるＴＦＴパネル
の問題点を説明する断面図、 第７図は第６図を説明するための補足上面図を示す。 図面において、 ｌは透明絶縁性基板、 ２はチタン膜、 ３．７はレジスト膜、 ４は残留導電性薄膜、 ５はゲート電極、 ６はゲートバスを示す。 第１図 ＄発９Ｍ０ち’ｃＬオン天Ｅ木を上面ｍ第２図 第３図 ’２４ｍａｉｌｓＴＦＴＫ半４ｓ＠ｄｇ［ｆｉ第５図 オ６図断面閉めぢｆ牟（ｔ−１’奄木Ｔ上めの第７図
法を説明する断面図、 第２図は上記第１図製造方法を説明するための上面図、 第３図はカラーアクティブマトリックス液晶表示装置を
示す模式図、 第４図は従来の技術による逆スタガー方式のＴＦＴパネ
ルの１画素を示す上面図、 第５図（ａｌ〜（ｂ）は第４図構造のＴＦＴパネルの断
面図、 第６図（ａｌ〜（Ｃ１は従来の技術によるＴＦＴパネル
の問題点を説明する断面図、 第７図は第６図を説明するための補足上面図を示す。 図面において、 ｌは透明絶縁性基板、 ２はチタン膜、 ３．７はレジスト膜、 ４は残留導電性薄膜、 ５はゲート電極、 ６はゲートバスを示す。 第１図 ＄発９Ｍ０ち’ｃＬオン天Ｅ木を上面ｍ第２図 第３図 ’２４ｍａｉｌｓＴＦＴＫ半４ｓ＠ｄｇ［ｆｉ第５図 オ６図断面閉めぢｆ牟（ｔ−１’奄木Ｔ上めの第７図
Claims (1)
- 【特許請求の範囲】 透明絶縁性基板（１）上にゲートバス（６）及びゲート
電極（５）を直接形成する逆スタガー方式ＴＦＴパネル
の製造工程において、 両端縁部にテーパ形状をもつゲートバス及びこれに突出
せるゲート電極を該基板上に形成した後、該ゲートバス
及びゲート電極とその周辺を含む領域をレジスト膜（７
）で被覆し、開口部にエッチングを加え基板を露出せし
める工程を含むことを特徴とする薄膜トランジスタパネ
ルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085124A JPS63249889A (ja) | 1987-04-06 | 1987-04-06 | 薄膜トランジスタパネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085124A JPS63249889A (ja) | 1987-04-06 | 1987-04-06 | 薄膜トランジスタパネルの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63249889A true JPS63249889A (ja) | 1988-10-17 |
Family
ID=13849890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62085124A Pending JPS63249889A (ja) | 1987-04-06 | 1987-04-06 | 薄膜トランジスタパネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63249889A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05196967A (ja) * | 1992-10-13 | 1993-08-06 | Casio Comput Co Ltd | Ｔｆｔパネル |
-
1987
- 1987-04-06 JP JP62085124A patent/JPS63249889A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05196967A (ja) * | 1992-10-13 | 1993-08-06 | Casio Comput Co Ltd | Ｔｆｔパネル |
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