JP2652402B2 - 拡大ビデオ画像発生回路 - Google Patents

拡大ビデオ画像発生回路

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JP2652402B2 JP63089192A JP8919288A JP2652402B2 JP 2652402 B2 JP2652402 B2 JP 2652402B2 JP 63089192 A JP63089192 A JP 63089192A JP 8919288 A JP8919288 A JP 8919288A JP 2652402 B2 JP2652402 B2 JP 2652402B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ズーム効果を発生させるために、段階的に
連続な一組の因数により有効なビデオ画像を拡大させる
回路に関する。
発明の背景 ディジタルのビデオ信号処理における最近の進歩によ
り、テレビジョン画像のズーム・システムが幾つか提案
されるようになった。このようなシステムの中の１つで
ある、米国特許第4,528,585号明細書に開示されている
システムにおいては、ビデオ画像の一部が2,4もしくは
８の因数で拡大され、拡大されないビデオ画像中に挿入
画として表示される。米国特許第4,302,776号明細書に
開示されている別のシステムにおいては、段階的に連続
な拡大因数によりズーム効果が発生されるが、実時間で
ビデオ画像を拡大するものではなく、貯えられた凍結画
像だけが拡大されるものである。さらに、この二番目の
システムは、拡大画像の各サンプルを得るために連続す
る５個のサンプルを組み入れるものである。このように
多くのサンプルを組み入れることは、再生画像の見掛け
上の解像度を低下させるから望ましくないことである。
発明の概要 発明の課題 拡大ビデオ画像発生回路におけるアドレス発生回路を
簡単化することにある。
発生の構成 所定の周波数にほぼ等しい周波数を有するクロック信
号源と、 拡大されない画像についての連続する部分を表わすサ
ンプルをメモリ出力制御信号により定められる時点にお
いて発生するメモリ手段と、 ディジタル値Ｎ（Ｎは正の数）の源と、該ディジタル
値Ｎの源に結合され且つ前記クロック信号に応答して前
記ディジタル値Ｎを蓄積されているディジタル値に加
え、その結果得られる和をＭを法として前記蓄積されて
いるディジタル値として貯えるモジュロＭのディジタル
値累算手段と、前記モジュロＭのディジタル値累算手段
に結合され、該モジュロＭディジタル値累算手段の出力
値に応答し前記クロック信号を読出しアドレス・カウン
タに送るゲート手段を有し、前記メモリ出力制御信号を
発生するメモリ出力制御信号発生手段とを含む制御信号
発生手段と、 前記メモリ手段に結合され、該メモリ手段から供給さ
れるサンプルに応答し、拡大されたビデオ画像を表わす
サンプルを前記クロック信号により定められる時点にお
いて発生するサンプル処理手段とから成り、 前記拡大された画像は、前記拡大されない画像に比べ
て、一次元の大きさが前記累算手段のモジュロ値Ｍと各
クロック・サイクルごとに累算される合計値に加えられ
る値Ｎとの比率M/Nで増大される。
発明の効果 拡大ビデオ画像発生回路におけるアドレス発生回路を
簡単化することができると共に、モジュロ値Ｍと各クロ
ックサイクルごとに累算される値に加えられる値Ｎとの
比率であるM/N比を制御することにより、拡大された画
像の大きさを制御することができる。
実施例 図において、太い矢印は多ビットの並列ディジタル信
号を伝達するバスを表わし、細い矢印はアナログ信号も
しくは単一ビットのディジタル信号を伝達するための結
線を表わす。使用される各装置の処理速度により、ある
信号経路には補償用遅延が必要である。個々のシステム
において、このような遅延がどこで必要であるかは、デ
ィジタルのビデオ信号処理回路を設計する分野の技術者
には容易に分ることである。
第１図に示すビデオ信号処理回路は、１対１と２対１
の間における128個の拡大因数を使ってビデオ画像が実
時間で拡大される画像のズーム機能を実行するための装
置を含んでいる。２対１の拡大因数を使用すると、表示
スクリーンの1/4を占有する元の画像の一部が全体のス
クリーンを占有するように拡大される。
まず、第１図に示す種々の構成要素の簡単な説明を行
ない、次に、第２図−第10図を参照して更に詳細な説明
を行なう。
アナログ・ディジタル変換器（以下、AD変換器とい
う。）14から供給されるディジタルのサンプル・データ
から成る複合ビデオ信号は、書込みアドレス発生回路20
から供給される書込みアドレス値によりアドレス制御さ
れるフィールド・メモリ16のデータ蓄積要素に入力され
る。フィールド・メモリ16は、読出しアドレス発生回路
22から供給される読出しアドレス値によりアドレス制御
されるデータ蓄積要素から、予め貯えられたサンプル・
データの複合ビデオ信号を供給する。読出しアドレス発
生回路22は、視聴者による制御手段24から供給される垂
直位置信号V POSにより制御される。信号V POSは、画像
の中の拡大されるべき部分内にあるサンプルから成るラ
インだけを供給するようにメモリ16を条件づける。メモ
リ16から供給されるサンプル・データの複合ビデオ信号
は、ルミナンス／クロミナンス分離回路27に供給され
る。分離回路27は、サンプル・データの複合ビデオ信号
からルミナンス信号成分Ｙおよびくし型濾波済みクロミ
ナンス信号成分Ｃを分離する。ルミナンス信号Ｙは、垂
直補間因子ZRLを使ってルミナンス信号垂直補間回路28
により垂直方向に拡張される。因子ZRLは、視聴者によ
る制御手段24を介して供給される拡大因数すなわち拡大
率ZRから読出しアドレス発生回路22により発生される。
垂直補間回路28から発生される垂直方向に拡張されたル
ミナンス信号は、ハンギングドット修正回路29に供給さ
れ、修正回路29の出力信号Ｙ′はルミナンス信号水平補
間回路30により水平方向に拡張される。水平補間回路30
は、視聴者による制御手段24を介して与えられる指定水
平位置H POSの後に生じるサンプルだけを補間し、サン
プルから成るラインを拡大率ZRに一致させて拡大する。
分離回路27から供給されるくし型濾波済みのクロミナ
ンス信号Ｃは、クロミナンス信号を２つの直角位相関係
にある２つの色差信号、例えば、ＩおよびＱに分離する
クロミナンス信号垂直補間回路32により垂直方向に拡張
される。補間回路32から供給される垂直方向に拡張され
た色素信号Ｉ′およびＱ′は、色差信号水平補間回路34
により水平に拡張される。補間回路34から供給される信
号Ｉ″およびＱ″は、例えば、拡大された画像を発生す
るために、通常の色差およびルミナンス信号処理回路
（図示せず）に供給される。
次の説明は、第１図に示すビデオ信号処理回路の更に
詳細な説明である。複合ビデオ信号源10は、例えば、普
通のカラーテレビジョン受像機のチューナ、中間周波増
幅器およびビデオ検波器を含んでおり、AD変換器14およ
び同期分離回路／クロック発生回路12に複合ビデオ信号
を供給する。普通の設計のものである回路12は、複合ビ
デオ信号を処理し、水平同期信号HSおよび垂直同期信号
VSを発生する。さらに、同期分離回路／クロック発生回
路12は、128の水平ライン期間だけ信号VSを遅延させて
遅延された垂直同期信号DVSを発生する回路（図示せ
ず）を含んでいる。この回路を含むビデオ信号処理シス
テムの垂直偏向回路（図示せず）は、信号DVSに応答し
て拡大表示を発生する。また、回路12は、複合ビデオ信
号の色副搬送波成分の周波数ｃの４倍である周波数４
ｃを有するクロック信号CKを発生する普通のバースト
固定の位相ロックループ（図示せず）を含んでいる。
例えば、普通のフラッシュ形式のAD変換器であるAD変
換器14は、その入力ポートに供給される複合ビデオ信号
を４ｃのクロック信号CKで決まる時点においてサンプ
リングを行ない、ディジタル化する。AD変換器14から供
給される信号VINは、フィールド・メモリ16の入力ポー
トに供給される。
フィールド・メモリ16は、８ビットのピクセル値の連
続ストリームを４ｃの周波数で受け取り供給すること
ができるデュアル・ポートのメモリであるように外部か
ら見える。メモリ16のアドレス入力バスADDRESS Aに供
給されるアドレス値は、アドレス値の或るシーケンスに
おいてピクセル・データから成る第１のストリームを貯
え、同時にアドレス値の別のシーケンスを使ってピクセ
ル・データから成る第２のストリームを取り出すように
時分割多重化される。フィールド・メモリ16は、以下に
説明するように、メモリ順序づけ回路18から供給される
制御信号に応答する。
第２図は、フィールド・メモリ16として使われるのに
適当な回路のブロック図である。これは、パイプライン
制御でインターリーブされたメモリ・システムである。
ピクセル・データ値（すなわちAD変換器14から供給され
るサンプルは、メモリセルのアレイ218あるいはメモリ
セルのアレイ220の何れかに貯えられる。メモリセルの
アレイ218および220の各々は、例えば、（株）日立製作
所により製造されるHM65256APのような32K×８ビットの
ランダム・アクセス・メモリ（RAM）の集積回路（IC）
を４個含んでいる。メモリセルのアレイ218および220の
各々におけるメモリ集積回路は、互いに相互接続された
アドレスおよび制御入力端子を有するが別個のデータ入
力端子を有するように構成されている。４個の集積回路
の組み合わせは、32,768個のアドレス可能なブロックを
有するメモリのアレイのように見える。この場合、各ブ
ロックは、それぞれ８ビットのピクセル値を４個保持す
るために４個のデータ蓄積要素を含んでいる。連続的な
入力および出力のデータ・ストリームを保持するため
に、メモリセルのアレイに対するデータの読出し動作お
よびデータの書込み動作はインターリーブしている。す
なわち、データがメモリセルのアレイ218に書き込まれ
ている一方、データはメモリセルのアレイ220から読み
出されており、また逆の場合も同じである。一般に、こ
のインターリービングは、フィールド・メモリを２つの
セクションＡおよびＢに分割することにより実現され
る。セクションＢに供給されるアドレス信号および制御
信号は、セクションＡに供給される対応するアドレス信
号および制御信号に比べてクロック信号CKの４周期だけ
遅延される。従って、第１のアドレス値を使う読出し動
作がメモリのセクションＢで進行中である一方、第２の
アドレス値を使う書込み動作がセクションＡで進行中で
ある。４個のクロック周期の後、第３のアドレス値を使
う書込み動作がメモリのセクションＡで実行され、一方
第２のアドレス値を使う読出し動作がメモリのセクショ
ンＢで実行される。第２図に示すシステムにおいて、入
力バッファ212、メモリセルのアレイ218および出力バッ
ファ230はセクションＡにあり、入力バッファ214、メモ
リセルのアレイ220および出力バッファ232はセクション
Ｂにある。
第２図に示すフィールド・メモリ回路の構成および動
作を、メモリ順序づけ回路18の動作を示す第３図に示さ
れるタイミング図を使って説明する。第３図に示す例に
おいて、メモリセルのアレイ218および220は、ADR1およ
びADR＋１を有するブロックにピクセル・データを有す
る。メモリセルのアレイ218および220に書き込まれるデ
ータの１ブロックの４つのピクセル値が、時間T0におい
てシフトレジスタ210に供給されており、バッファ・レ
ジスタ230および232には、アドレス値ADR1−１を使って
メモリセルのアレイ218および220から読み出されるピク
セル・データの１ブロックが入っている。
第１の動作は、アドレスADR1を使用するメモリの読出
しである。時間T0において、メモリ順序づけ回路18は、
バッファ・レジスタ230および232に保持されているピク
セル・データのブロックを出力シフトレジスタ236に並
列に転送するためにパルス信号LDOを発生する。これら
のピクセル値は、信号CKの連続する８個のパルスの負方
向端に同期してシフトレジスタ236により順次供給され
る。また、時間T0において、アドレス値ADR1がフィール
ド・メモリ16のADDRESS Aに供給される。時間T0の後、
クロック信号CKの1/2周期のところで、メモリ順序づけ
回路18から供給されるチップ・エネーブル信号▲▼
Ａが低くなり、メモリセルのアレイ218を作動化する。
時間T0の後、１クロック周期のところで、回路18から供
給される信号▲▼Ａが低くなり、バッファ・レジス
タ230の入力ポートをバスDATA Aにつなぐ。時間T0の
後、信号CKの1 1/2の周期の時点において、メモリ順序
づけ回路18は出力エネーブル信号▲▼Ａを低くす
る。メモリ読出し動作におけるこのステップにより、メ
モリセルのアレイ218はアドレスADR1を有するピクセル
・データのブロックの内容をバスDATA Aに供給すること
ができる。T0の後、３クロック周期の時点において、メ
モリ順序づけ回路18は、バスDATA Aに供給されるピクセ
ル・データをバッファ・レジスタ230に保持するために
信号▲▼Ａを高くする。時間T0の後、3 1/2周期の
時点において、メモリセルのアレイ218は信号▲▼
Ａを高くすることにより非作動化され、メモリの読出し
動作が完了する。
アドレス信号ADDRESS B、チップ、エネーブル信号▲
▼Ｂ、出力エネーブル信号▲▼Ｂおよび出力バ
ッファ負荷信号は▲▼Ｂは、対応する信号ADDRESS
A、▲▼Ａ、▲▼Ａおよび▲▼Ａを各遅延
要素222,228,226および234によりクロック信号CKの４周
期だけ遅延させることにより得られる。従って、時間T0
およびT1間において、メモリセルのアレイ218から４個
のピクセル値を読み出したメモリ読出し動作は、時間T1
およびT2の間メモリセルのアレイ220において繰り返さ
れる。時間T2において、アドレスADR1を有する８個のピ
クセル値、すなわちメモリセルのアレイ218からの４個
とメモリセルのアレイ220からの４個は、各バッファ・
レジスタ230および232にある。時間T2において、パルス
信号LDOが、これら８個のピクセル値を並列にシフトレ
ジスタ236に転送するために回路18により発生される。
シフトレジスタ236は、時間T2の後の信号CKの８周期に
わたって順次これらのピクセル値を供給する。
メモリセルのアレイ218を使用するメモリ書込み動作
は時間T1に開始する。第８番目の入力ピクセル値は、時
間T1の直前に入力シフトレジスタ210にシフトされる。
時間T1において、メモリ順序づけ回路18は、シフトレジ
スタ210に保持されている８個のピクセル値をバッファ
・レジスタ212および214に転送するためのパルス信号LD
Iを発生する。時間T1において、メモリ順序づけ回路18
は、レジスタ212に保持されている４個のピクセル値を
メモリセルのアレイ218に書き込み始める。これらの４
つのピクセル値を貯えるために使われるアドレス値ADR2
は、時間T1において、フィールド・メモリ16のアドレス
入力ポートADDRESS Aに供給される。同じく時間T1にお
いて、メモリ順序づけ回路18は、入力バッファ・エネー
ブル信号▲▼Ａおよび書込みエネーブル信号▲
▼Ａを論理“0"に変える。これらの信号により、入力
バッファ212に保持されている値がバスDATA A上に送ら
れ、メモリセルのアレイ218によりバスDATA A上の値が
アドレス指定されたブロックに入力される。時間T1の後
クロック信号CKの1/2周期の時点において、信号▲
▼Ａが回路18により論理“0"に変えられ、メモリセルの
アレイ218が作動化され、書込み動作が発生するように
作動化される。時間TW0において、入力バッファ・レジ
スタ212に保持されている４つのピクセル値は、アドレ
スADR2を有するメモリセルのアレイ218のブロックに安
定化される。時間T1の後クロック信号CKの１周期の時点
において、回路18はメモリ書込み動作を終了させる論理
“1"の値をとるように信号▲▼Ａおよび▲▼
Ａを変える。時間T1の後クロック信号CKの3 1/2周期の
時点において、回路18はチップ・エネーブル信号▲
▼Ａを論理“1"に変え、メモリ書込みサイクルを終了さ
せる。
信号▲▼Ｂおよび▲▼Ｂは、対応する信号
IBEAおよびWEAを各遅延要素216および224においてクロ
ック信号CKの４周期だけ遅延させることにより発生され
る。これらの信号は遅延されたアドレス信号ADDRESS B
および遅延されたチップ・エネーブル信号▲▼Ｂと
合成され、これによりアドレス値ADR2を使用するメモリ
書込み動作が時間T2および時間T3間でメモリセルのアレ
イ220において繰り返される。この書込み動作の間に、
バッファ・レジスタ214に保持されている４つのピクセ
ル値がメモリセルのアレイ220中においてアドレス値ADR
2を有するピクセル蓄積セルのブロックに転送される。
メモリセルのアレイ220を使用する、この第２の書込
み動作と一致して、メモリセルのアレイ218を使用する
メモリ読出し動作が実行される。時間T2および時間T3間
における時間期間の間、アドレスADR1＋１を有する蓄積
セルのブロックからの４つのピクセル値がメモリセルの
アレイ218から読み出され、出力バッファ230に入れられ
る。この読出し動作は、時間T0および時間T1の間に実行
された読出し動作と同一であるから詳細には説明しな
い。
時間T3および時間T4の間の時間期間において、アドレ
ス値ADR2＋１をメモリ書込み動作は、時間T2および時間
T3の間にフィールド・メモリに供給される４つのピクセ
ル値をメモリセルのアレイ218に書き込む。また、時間T
3および時間T4の間に、４つのピクセル値がメモリセル
のアレイ220アドレスADR1＋１から読み出され、出力バ
ッファ・レジスタ232に転送される。これらのメモリ書
込み動作および読出し動作は先に説明したものと同様な
方法で実行されるから、ここでは詳細に説明しない。
メモリ順序づけ回路18は、クロック信号CKに応答して
信号▲▼A,▲▼A,▲▼A,▲▼A,▲
▼A,LDOおよびLDIを発生する。回路18は、同期分離回
路／クロック発生回路12か供給される水平同期信号HSに
よりサンプルから成る各水平ラインの始まりにおいてリ
セットされる。これは、任意の所定ラインにおける最初
のサンプルがフィールド・メモリ16中のブロックの境界
に貯えられることを確実にする。ディジタル信号処理回
路の設計分野の当業者は、第１図，第２図および第３図
に関する以上の説明から適当なメモリ順序づけ回路18を
容易に構成することができ。従って、ここではメモリ順
序づけ回路18について詳細に説明しない。
フィールド・メモリ16に供給されるアドレス値は、２
つの部分、すなわちライン・アドレス、上位８ビットお
よびピクセルのブロック・アドレス、上位７ビットから
成る。ライン・アドレス値は、１フィールド期間の間に
メモリ16に書き込まれたり、あるいはメモリ16から読み
出されるビデオ・サンプルから成る256本のラインに対
応する。ピクセルのブロック・アドレス値は、ビデオ画
像の１水平ライン上における８つのピクセル値の連続す
るブロックの位置に対応する。ライン・アドレス値およ
びピクセル・ブロックのアドレス値の組み合わせは、フ
ィールド・メモリ16中のピクセル蓄積セルの個々のブロ
ックを示す。
ピクセルのブロック・アドレス信号PADRおよびにデー
タをフィールド・メモリ16に書き込むために使われるラ
イン・アドレス信号WLADRは、書込みアドレス発生回路2
0により発生される。アドレス発生回路20は、例えば、
２つのカウンタ（図示せず）を含んでいる。第１のカウ
ンタは、垂直同期信号HSによりリセットされ、水平同期
信号HSにより増加される。この第１のカウンタから供給
される計数値は書込みライン・アドレス信号WLADRであ
る。第２のカウンタは、信号HSによりリセットされ、ク
ロック信号CKの周波数の1/8の周波数を有する信号CK/8
により増加される。信号CK/8は、メモリ順序づけ回路18
から発生され、例えば、第３図に示す信号LDOに対応す
る。この第２のカウンタは、フィールド・メモリ16から
データを読み出し、フィールド・メモリ16にデータを書
き込むために使われるピクセルのブロック・アドレス信
号を発生する。
書込みライン・アドレス信号WLADRおよび読出しアド
レス発生回路22から発生される読出しライン・アドレス
信号RLADRは、マルチプレクサ26の第１および第２の各
入力ポートに供給される。マルチプレクサ26は、信号CK
の周波数の1/4の周波数を有する信号CK/4により制御さ
れる。信号CK/4は、メモリ順序づけ回路18により発生さ
れ、第３図のタイミング図に示される。マルチプレクサ
26から供給される８ビットの信号は、フィールド・メモ
リ16に供給されるアドレス信号ADDRESS Aの上位８ビッ
トを形成する。ピクセルのブロック・アドレス信号PADR
は、信号ADDRESS Aの上位７ビットを形成する。本発明
の実施例において、信号ADDRESS Aのピクセルのブロッ
ク・アドレス部分は、水平ラインにおけるピクセル値の
連続するブロックをアドレスするために、クロック信号
CKの８周期毎に変わる。信号ADDRESS Aのライン・アド
レス部分は、信号CKの４周期毎に変わり、メモリ16にデ
ータを書き込むために使われるライン・アドレス値およ
びメモリ16からデータを読み出すために使われるライン
・アドレス値間で交替する。
第４図は、読出しアドレス発生回路22として使用され
るのに適した回路のブロック図である。読出しアドレス
発生回路22は、視聴者による制御手段24を介して供給さ
れる拡大率信号ZRと垂直位置信号V POS、および水平同
期信号HSおよび遅延された垂直同期信号DVSに応答し、
メモリ読出し動作に使われるライン・アドレス信号RLAD
Rを発生する。また、読出しアドレス発生回路22は、以
下に説明するように、垂直補間回路28および32で使われ
るスケール因数、ルミナンス／クロミナンス分離回路27
で使われる再循環信号RECIR、およびクロミナンス信号
垂直補間回路32で使われるクロミナンス信号反転信号CI
NVを発生する。
第４図に示す回路の機能を理解するためには、元のビ
デオ画像のサンプルから成る連続するラインが、どのよ
うに補間されて拡大された画像を表わすサンプルから成
るラインが得られるかを最初に理解することが役立つ。
本発明の実施例で使われる補間方法は、元の画像におけ
る任意の連続する２つのライン間の間隔を起こり得る25
5個の補間ライン・ロケーションに分割する。本実施例
で使われる拡大因数は、1/256の段階で約１から２（す
なわち256/255から256/128まで）までの範囲である。こ
の拡大率における比率的細かい分割は、拡大率が変わる
とき連続的な拡大の錯覚を与えるために望ましい。この
細かい分割は、サンプルから成る個々のラインあるいは
個々のサンプルの適当な補間のためよりも、全体の画像
の空間的な正確さのためにより重要である。連続する任
意の２本のライン間における255個の起こり得る補間ラ
イン位置は、このシステムの機能に重大な影響を与えな
いでサンプルから成る個々のラインを補間するために、
もっと小さい数のロケーションにまとめることが決定さ
れた。本発明の実施例において、例えば、サンプルから
成る２つの連続するライン間の間隔は、９つの起り得る
補間位置に分割される。
第10図は、サンプルから成る１ラインが拡大された画
像サンプルを発生するために一対の連続するラインから
どのように補間されるかを示すタイミング図である。第
10図の10Aは、サンプルから成る連続するライン間の間
隔が256個の部分に分割されることを示す。第10図の10B
は、これらの256個の部分が９つの補間位置に分けられ
ることを示す。第10図の10Cは、256/144（すなわち、1.
78）の因数を使って補間がどのように実行されるかを示
す一例である。
第10図の10Bの補間帯内にあるサンプルから成る個々
のラインの位置は、値144をモジュロ256の累積器により
保持される値に繰り返して加えることにより決まる。最
初は加算は、１つのゾーンにおける最初の補間サンプル
を位置決めする144の値を発生する。この場合、サンプ
ルから成るラインL1の5/8およびサンプルから成る前の
ラインL0の3/8がサンプルから成る補間ラインZ1を発生
するために加算される。再び144を累算器に加算すると3
2（288モジュロ256）の値を発生する。第10図の10Bおよ
び第10図の10C使って、サンプルから成るZ2が、ラインL
2における各サンプルの1/8をサンプルから成るラインL1
中の対応するサンプルの7/8に加えることにより形成さ
れる。サンプルで構成されるZ3からZ8までのラインは、
144を累算値、モジュロ256に繰り返して加算し、次にど
の補間因数が使用されるべきかを決めるために第10図の
10Bおよび第10図の10Cにより示される関係を使うことに
より形成される。第10図の10Dは、サンプルで構成され
るZ0からZ5までの補間ラインが、サンプルで構成される
元のラインと同じタイミングで表示されるとき、画像が
垂直方向にどのように拡大されるかを示す。
第４図において、視聴者による制御手段24により発生
される拡大率の値ZRは、本発明の実施例においては128
および255間の値をとり、加算器410の第１の入力ポート
に供給される。加算器410は、値ZRと８ビットのレジス
タ412により保持される値を加える。レジスタ412は、例
えば、並列入力−並列出力のレジスタとして構成される
データ形式の８つのフリップフロップを含んでいる。レ
ジスタ412は、水平ライン周期毎に一度加算器410から供
給される８ビットの値を貯えるように水平同期信号HSに
よりブロック制御される。レジスタ412は、遅延された
垂直同期信号DVSによりリセットされる。加算器410およ
びレジスタ412はモジュロ256の累算器を構成する。先に
説明したように、この累算器から発生される出力値は、
元の画像の連続する任意の２本のライン間において起こ
り得る256個の水平ライン位置中の補間ラインの位置で
ある。累算器の値の出力値が第10図の10Cに示される。
第４図に示す実施例において、レジスタ412から発生
される上位４ビットだけが補間値に寄与する各ラインの
割合を決めるのに使われる。上位４ビットだけを使うこ
とは実際上レジスタ412から発生される値を16で割り算
することであり、従って、利用可能な値の範囲は０−25
5から０−15の範囲に減らされる。上位４ビットで表わ
される数は、補間値に寄与する現ラインの割合に対応す
る分数r/16の分子ｒである。
上位４ビットは、上位４ビットの値の１の補数を発生
する４つの反転回路414,416,418および420に結合され
る。１の補数は（15−ｒ）に等しく、補間値に対して前
ラインが寄与する割合に対応する分数（15−ｒ）/16の
分子である。レジスタ412により発生される値の上位４
ビットおよび補数化された上位４ビットは、それぞれ下
位ビットおよび上位ビットとして連結され、遅延要素42
2に供給される値を発生する。遅延要素は422は、読出し
ライン・アドレス信号RLADRおよび再循環信号RECIRに対
して補間スケール因数ZRLを整合させるために使われる
同期用遅延要素である。遅延要素422から発生される信
号の下位４ビットで表われる値は、加算器424によりデ
ィジタル値源426から供給される１の値に加算される。
下位ビットに１を加え、２で割る（和を右にシフトし
打切る）と、レジスタ412から供給される８ビットの値
を32で割った値の整数部、すなわち範囲０〜８の整数値
に対応する値r1が発生される。値r1は分数r1/8の分子で
あり、従って、8KVに等しい。ここで、KVは現ラインの
寄与する所望の割合である。遅延要素422から供給され
る信号の上位４ビット（１の補数値）は、加算器428に
よりディジタル値源430から供給される１の値に加算さ
れる。加算器428から発生される信号は除算器434におい
て２で割り算され、８が掛けられる第２の垂直補間因数
を表わす信号８（１−Ｋ）Ｖを発生する。信号８（１−
Ｋ）Ｖは垂直補間回路28および32で使われ、拡大された
画像を表わすサンプルから成る補間ラインを発生する。
信号8KVは、信号ZRLの下位４ビットであり、信号８（１
−Ｋ）Ｖは信号ZRLの上位４ビットである。第10B図は、
因数8KVおよび８（１−Ｋ）Ｖがサンプルで構成される
連続するライン間における256個の補間ライン位置にど
のようにマッピングされるかを示す。
加算器410から発生される値の最上位ビットを表わす
信号MSB0およびレジスタ412から発生される値の反転さ
れた最上位ビットを表わす信号MSB1は、ナンドゲート43
6で合成され、遅延要素438で１水平ライン期間遅延され
たとき再循環信号RECIRになる信号を発生する。ナンド
ゲート436により発生される信号は、レジスタ412から供
給される値の最上位ビットが０であり、加算器410から
供給される値の最上位ビットが１のときのみ論理“0"の
値をとる。これらの値は、サンプルから成る連続する２
つの補間ラインが元の画像からのサンプルから成る同じ
２本のラインから補間されるべきであることを示す。あ
るいは、信号RECIRは、加算器410から発生されるオーバ
ーフロー出力信号（図示せず）を反転させ、この反転信
号を水平ライン同期信号HSの２周期だけ遅延させること
により得られる。
信号RECIRは、トグル型のフリップフロップ439のクロ
ック入力端子に供給される。フリップフロップ439は、
例えば、ＪおよびＫの入力端子の両方に供給される論理
“1"の値を有する普通のＪ−Ｋフリップフロップであ
り、１つのパルスがクロック入力端子CLKに供給される
度に、論理“1"から論理“0"および論理“0"から論理
“1"に出力状態を変える。フリップフロップ439は、遅
延された垂直同期信号DVSにより論理“0"の出力状態を
とるようにリセットされる。信号CINVは、補間信号から
成る連続する２本のラインが元の信号の一対のラインか
ら発生される度に状態を変える。信号CINVは、以下に説
明するクロミナンス信号垂直補間回路32から発生される
クロミナンス・サンプルの反転を制御する。この信号に
より、回路32から発生されるクロミナンス信号が普通の
クロミナンス信号復調回路によりＩおよびＱの色差信号
に適切に復調される。
信号RECIRは、ルミナンス／クロミナンス分離回路27
およびアンドゲート42の一方の入力端子に供給される。
アンドゲート442の他方の入力端子は水平同期信号HSを
受け取るように結合される。アンドゲート442から発生
される信号は、信号RLADRを発生するカウンタ444のクロ
ック入力端子に供給される。カウンタ444は、次の補間
ラインを発生するために使われるサンプルから成るライ
ンが前の補間ラインを発生するために使われたものと同
じものでなければ１水平ライン期間当たり一回その値を
増加する。カウンタ444は、遅延された垂直同期信号DVS
によりクリアされる。垂直位置の値V POSは、遅延要素4
46から発生される信号DVSの遅延変形信号により初期値
としてカウンタ444に供給される。
カウンタ444は、１フィールド期間の間にフィールド
・メモリ16から読み出されたサンプルから成るラインが
全て入力ビデオ信号の同じフィールドからのものである
ことを確実にするために、信号DVSによりクリアされプ
リセットされる。例えば、256/128すなわち２の拡大因
数が使われるとき、メモリ書込み動作はメモリ読出し動
作の２倍の割合で起こる。本発明の実施例において、フ
ィールド・メモリ16はサンプルから成る256本のライン
を保持する。この例の場合、拡大される画像は元の画像
の下方の半分の部分である。メモリの読出し動作は信号
DVSに同期しているので、拡大される最初のライン、す
なわち元の信号のライン番号128は、それがメモリに書
き込まれた後１水平ライン期間にメモリから読出され
る。信号DVSが、信号VSに比べて128の水平ライン期間よ
り少なく遅延されているならば、この拡大された画像の
上部に表示されるサンプルから成るラインは画像の下部
に表示されるサンプルから成るラインに関して前フィー
ルドからのものである。逆に、信号DVSが、128の水平ラ
イン期間より大きく遅延されており、元の画像の上半分
の部分が２の因数で拡大されるとすれば、拡大画像の下
部に表示されるサンプルから成るラインは画像の上部に
表示されるサンプルから成るラインに関して後フィール
ドからのものである。単一のフィールドからのサンプル
を表示することは、フィールド間の動きに因り生じる画
像の“切れ目”（tearing）を避けるのに望ましい。
読出しアドレス発生回路22から発生される再循環信号
RECIRは、ルミナンス／クロミナンス分離回路27に供給
される。第５図は、ルミナンス／クロミナンス分離回路
の一例のブロック図である。フィールド・メモリ16から
発生されるビデオ信号VOUTのサンプルから成るライン
は、マルチプレクサ510の第１の入力ポートに供給さ
れ、マルチプレクサ510の出力ポートは１水平ライン期
間（1H）の遅延要素512に結合される。1H遅延要素512か
ら発生される出力信号はマルチプレクサ510の第２の入
力ポートに供給される。マルチプレクサ510の制御入力
端子は信号RECIRを受け取るように結合される。信号REC
IRが論理“1"のとき、マルチプレクサ510は信号VOUTを1
H遅延要素512に通過させるように条件づけられる。しか
しながら、信号RECIRが論理“0"のとき、マルチプレク
サ510は1H遅延要素512から供給されるサンプルを遅延要
素の入力端子に再循環させるように条件づけられる。
第５図に示す回路の残りの部分は普通の1Hくし型フィ
ルタを構成する。サンプルから成る遅延ラインおよびサ
ンプルから成る非遅延ラインからの対応するサンプルが
加算器514で加算され、ルミナンス信号Ｙを発生する。
遅延サンプルが非遅延サンプルから引き算され、クロミ
ナンス信号成分および比較的低い周波数の垂直デテール
信号成分を含んでいる、くし型濾波済みクロミナンス信
号Ｃを発生する。信号RECIRは、拡大されたビデオ信号
の連続する２本のラインが元のビデオ信号の一対のライ
ンから補間されるべきであるとき、信号ＹおよびＣを発
生させるために、くし型フィルタが同じ対のラインから
のサンプルを使用するように条件づける。ルミナンス／
クロミナンス分離回路27から発生されるルミナンス信号
Ｙは、ルミナンス信号垂直補間回路28に供給される。第
６図は、補間回路28として使われるのに適当な回路のブ
ロック図である。
第６図において、ルミナンス信号Ｙは遅延要素610に
供給される。遅延要素610は、垂直デテール信号VDETを
発生するクロミナンス信号垂直補間回路32（以下に説明
する）を介する処理遅延に関してルミナンス信号Ｙを補
償する。加算器612および減算器618は、それぞれ遅延要
素610により供給されるルミナンス信号に垂直デテール
信号VDETを加え、また、そのルミナンス信号から垂直デ
テール信号VDETを引く。
加算器612および減算器618から発生される信号は、元
のビデオ信号の連続する２本のラインのルミナンス信号
成分を近似する。加算器612により発生され、ビデオ信
号の現ラインからのルミナンスのサンプルを近似するサ
ンプルは、乗算器614において、バスZRLを介して読出し
アドレス発生回路22から供給される補間スケール因数8K
Vが掛けられる。乗算器614の出力信号は加算器616の第
１の入力ポートに供給される。減算器618から発生さ
れ、ビデオ信号の前ラインからのルミナンスのサンプル
を近似するルミナンス信号には、乗算器620において補
間スケール因数８（１−Ｋ）が掛けられる。乗算器620
の出力信号は加算器616の第２の入力ポートに供給され
る。加算器616の出力信号は、回路622において８で割り
算され、垂直方向に補間されたルミナンス信号を発生す
る。
第１図を参照すると、ルミナンス信号の垂直補間回路
28から発生される信号は、ハンギングドット修正回路29
に供給される。回路29は、例えば、“くし型フィルタに
よるハンギングドット除去回路”という名称の米国特許
第4,636,842号明細書に開示されているものと同じもの
でよく、垂直デテール信号VDETの大きさに基づいて垂直
補間ルミナンス信号から不要のクロミナンス信号を除去
する。回路29については前記の特許第4,636,842号明細
書に説明されているので、ここでは説明しない。
ハンギングドック修正回路29から発生される信号Ｙ′
はルミナンス水平補間回路30に供給される。回路30は、
信号Ｙ′の各ラインにおける連続するサンプルの各対の
間に挿入するためにサンプルを補間し、複合ビデオ信号
源10から供給されるビデオ信号について垂直および水平
の両方向に拡大された信号Ｙ″を発生する。第７図は、
ルミナンス信号の水平補間回路30として使うのに適当な
回路のブロック図である。第７図に示す回路は２つの部
分に分割される。信号Ｙ′を処理し、信号Ｙ″を発生す
る回路は破線の枠内であり、参照番号710で示される。
第７図に示す回路の残りの部分は、回路710を制御し、
また第９図を参照して以下に説明するように色差信号の
水平補間回路34も制御する。
第７図において、垂直方向に補間されたルミナンス信
号Ｙ′はデマルチプレクサ712の入力ポートに供給され
る。デマルチプレクサ712は、信号Ｙ′なるサンプルか
ら成るサンプルを1Hランダム・アクセス・メモリ714お
よび716に交互に供給する。デマルチプレクサ712を制御
する信号は、水平同期信号HSの周波数を分周回路732で
半分にすることにより発生される。メモリ714および716
の出力ポートは、マルチプレクサ718の第１および第２
の各入力ポートに結合される。マルチプレクサ718は、
分周回路732から発生される信号により制御され、デマ
ルチプレクサ712がメモリ716にサンプルを供給するよう
に条件づけられる時はメモリ714からのサンプルを供給
し、デマルチプレクサ712がメモリ714にサンプルを供給
するように条件づけられる時はメモリ716からのサンプ
ルを供給する。マルチプレクサ718から供給されるサン
プルは、以下に説明するように、アンドゲート764から
発生されるゲート通過のクロック信号により制御され
る。遅延要素720は、乗算器724および遅延要素722にサ
ンプルを供給する。遅延要素722もアンドゲート764から
発生されるゲート通過のクロック信号によりクロック制
御される。遅延要素722から発生されるサンプルは乗算
器726に供給される。乗算器724および726は、例えば、
８ビット×８ビットの通常の乗算器でよく、各遅延要素
720および722から供給されるサンプルの値に、除算器77
6および774からそれぞれ供給される補間因数8KHおよび
８（１−Ｋ）Ｈを掛ける。乗算器724および726から供給
されるスケール化されたサンプルは、加算器728で加算
され、サンプル値除算器730において８で割り算され、
補間された信号Ｙ″を表わすサンプルを発生する。
補間回路710を制御する回路は、メモリ714および716
をアクセスするために使われるアドレス値および乗算器
724および726により使われる補間スケール因数も発生す
る。
1Hメモリ714および716の各々はランダム・アクセス・
メモリである。メモリ714をアクセスするために使われ
るアドレス値はマルチプレクサ736から供給され、メモ
リ716をアクセスするために使われるアドレス値はマル
チプレクサ734から供給される。マルチプレクサ734およ
び736の各々、それぞれの第１の入力ポートに読出しア
ドレス・カウンタ738から読出しアドレス値を受け取
り、それぞれの第２の入力ポートに書込みアドレス・カ
ウンタ740から書込みアドレス値を受け取るように結合
される。マルチプレクサ734および736は、書込みアドレ
ス値がメモリ714もしくは716に供給されるように分周回
路732から発生される信号により条件づけられる。メモ
リ714もしくは716の何れか一方がデマルチプレクサ712
からビデオ・サンプルを受け取り、メモリ714もしくは7
16の中の他方には読出しアドレス値を供給するように結
合される。
書込みアドレス・カウンタ740は、例えば、水平同期
信号HSによりリセットされる４ｃの信号CKによりクロ
ック制御される。また、読出しアドレス・カウンタ738
は、以下に説明するようにアンドゲート744から供給さ
れる信号CKのゲート通過の変形信号によりクロック制御
される10ビットのカウンタでよい。本発明の実施例で使
われるカウンタ738はプリセット可能なカウンタであ
る。視聴者による制御手段24を介して供給される水平位
置の値H POSは、プリセット値としてカウンタ738に供給
される。この値は、遅延要素742を介して信号CKの１周
期だけ遅延された水平同期信号HSのパルスに一致してカ
ウンタ738に供給される。
アンドゲート744から供給されるゲート通過のクロッ
ク信号は、クロック信号CKとナンドゲート746から発生
される信号ADHOLDとの論理積である。信号ADHOLDは、連
続する２つの補間されたサンプルが信号Ｙ′のただ一対
のサンプル値から発生されなければならない時、読出し
アドレス・カウンタ738が増加することを禁止する。
信号ADHOLDを発生する回路は、信号Ｙ″を発生するた
めに使われる水平補間スケール因数も発生する。これら
の因数を発生する第１のステップとして、拡大率信号ZR
が加算器758の第１の入力ポートに供給される。加算器7
58の出力ポートは、信号CKによりクロック制御される８
ビットのレジスタ756の入力ポートに結合される。レジ
スタ756の出力ポートは加算器758の第２の入力ポートに
結合される。レジスタ756は例えば、並列入力、並列出
力のレジスタとして構成される８つのデータ型フリップ
フロップを含み、加算器758と共にモジュロ256の累算器
を構成する。レジスタ756から発生される値の上位４ビ
ットは、遅延要素760の入力ポートに直接に、また各反
転回路748,750,752および754を介して供給される。遅延
要素760に供給される信号は８ビットの信号である。反
転回路748,750,752,754により供給される４ビットは、
この８ビットの信号の上位４ビットであり、レジスタ75
6から直接供給される４ビットが８ビットの信号の下位
４ビットを形成する。レジスタ756の発生される信号の
最上位ビットである信号H MSB0および遅延要素760から
発生される信号の最上位ビットである信号H MSB1は、ナ
ンドゲート746に供給され、信号ADHOLDを発生する。信
号ADHOLDは、信号H MSB0およびH MSB1が両方とも論理
“1"のときだけ論理“0"の値をとる。これは、レジスタ
756から供給される値の最上位ビットが信号CKの１周期
の間論理“0"であり、信号CKの次に続く周期の間論理
“1"であるときに起こる。この例の場合、補間された信
号Ｙ″の連続する２つのサンプルが、信号Ｙ′の一対の
サンプルから発生される。あるいは、信号ADHOLDは、加
算器758のオーバーフロー出力信号（図示せず）を反転
させ、この反転された出力信号を信号CKの２周期遅延さ
せることにより発生させることもできる。
読出しアドレス・カウンタ738へのクロック入力信号
を選択的に非作動化させるのに加えて、信号ADHOLDは遅
延要素762を介して信号CKの１周期遅延され、アンドゲ
ート764の入力端子に供給される。アンドゲート764のも
う１つの入力端子はクロック信号CKを受け取るように結
合される。アンドゲート764から発生される信号は、補
間用乗算器724および726により使われるように遅延要素
720および722を介して信号Ｙ′の連続するサンプルを循
環させる。信号Ｙ′の同じ２つの値が信号Ｙ″の２つの
サンプルを発生させるために使われるとき、遅延要素72
0および722に供給されるクロック信号は信号CKの１周期
の間非作動化される。遅延要素720および722から供給さ
れるサンプルは、先に説明したように乗算器724および7
26により処理される。
水平補間スケール因数を発生させるために、遅延要素
760から供給される信号の下位４ビットで表わされる値
が、加算器770においてディジタル値の源772から供給さ
れる１の値に加算される。加算器770から発生される信
号は、それを２で割り、水平補間因数8KHを発生する除
算器776に供給される。この因数は補間用乗算器724に供
給される。同様に、遅延要素760から供給される信号の
上位４ビットにより表わされる値は、加算器766におい
てディジタル値源768から供給される１の値に加算され
る。加算器766から発生される値は、除算器774において
２で割られ、水平補間因数８（１−Ｋ）Ｈを発生する。
この因数は補間用乗算器726に供給される。補間用乗算
器724および726の動作については先に説明した。
第１図を参照すると、ルミナンス／クロミナンス分離
回路27により発生される信号Ｃのサンプルはクロミナン
ス垂直補間回路32に供給される。第８図は、補間回路32
として使用するのに適当な回路のブロック図である。第
８図において、分離回路27から供給されるサンプル・デ
ータのくし型濾波済みクロミナンス信号Ｃは垂直デテー
ル低域通過フィルタ810に供給される。フィルタ810は、
例えば、0Hzから2MHzまでの帯域通過の周波数特性を有
するものであり、クロミナンス信号成分を実質的に除外
して比較的低周波のルミナンス垂直デテール成分を通過
させる。フィルタ810は、先に説明したように、ルミナ
ンス信号垂直補間回路281により使われる垂直デテール
信号VDETを供給する。
信号VDETは、減算器812により信号Ｃから引き算さ
れ、くし型濾波済みクロミナンス信号Ｃのクロミナンス
帯域信号成分を表わすサンプルを発生する。減算器812
から発生される信号は選択性クロミナンス信号反転回路
813に供給される。回路813は、先に説明したように、読
出しアドレス発生回路22から発生されるクロミナンス反
転信号CINVにより制御される。回路813は、補間された
サンプルの連続するラインが信号Ｃの一対のラインから
導かれるとき、クロック信号CKと垂直補間されたクロミ
ナンス信号のＩおよびＱの位相との間の位相関係を保持
するように動作する。反転回路813から発生される位相
の補正されたクロミナンスのサンプルは、クロミナンス
信号の復調器814に供給される。復調器814は、普通の設
計のものでよく、これらのサンプルを処理して２つの色
差信号ＩおよびＱを発生する。信号Ｉは、1H遅延要素81
6および乗算器818に供給される。遅延要素816から供給
される1H遅延のＩ信号は乗算器820に供給される。乗算
器818および820は、例えば、普通の８×８ビットの乗算
器であり、非遅延のＩ信号のサンプル値および遅延され
たＩ信号サンプル値に、先に説明したように、読出しア
ドレス発生回路22から発生される各補間スケール因数8K
Vおよび８（１−Ｋ）Ｖを掛ける。乗算器818および820
から発生されるスケール化されたサンプルは加算器822
で加算される。加算器822から発生される信号は、除算
器824において８で割られ、色差信号水平補間回路34に
供給される信号Ｉ′のサンプルから成る垂直補間ライン
を発生する。
クロミナンス信号復調器814から発生されるＱ色差信
号は、1H遅延要素826、補間用乗算器828および830、加
算器832およびサンプル値除算器834を含んでいる回路に
供給される。この回路は垂直補間された色差信号Ｑ′を
発生する。Ｑ信号の垂直補間回路は、先に説明したＩ信
号の乗算補間回路と同じ動作をするので詳細には説明し
ない。
第８図に示すクロミナンス信号の垂直補間回路を使っ
て、入力ビデオ信号の１つからの１つの色差のサンプ
ル、例えば、信号Ｉのサンプルが補間用乗算器818およ
び820の両方に同時に供給される。この例の場合、入力
信号の同じ対のラインから補間されるサンプルで構成さ
れる２本のラインの第２番目について生じる、補間回路
32のＩ′なる出力信号は補間されないＩ信号である。色
の変化に対して目の感度が比較的低いから、これらの補
間されていないサンプルを使うことによって生じるアー
ティファクトは目障りなものではない。さらに、色の変
化に対して目の感度が低いので、クロミナンス信号の垂
直補間回路32は、垂直デテール・フィルタ810、減算器8
12、クロミナンス信号反転回路813およびクロミナンス
信号復調器814に減らし、再生画像の画質を余り低下さ
せないで1H遅延要素816および826、乗算器818,820,826
および828、加算器822および832、サンプル値除算器824
および834を完全に除去することができる。
回路32から発生される垂直に補間されたＩおよびＱの
色差信号は、色差信号水平補間回路に供給される。第９
図は、水平補間回路34として使用するのに適した回路の
ブロック図である。補間されたＱ色差信号を発生するた
めに使われる回路950は、補間されたＩ色差信号を発生
するために使われる回路と同じであるから、回路950は
単一のブロックとして示す。補間されたＩ色差信号を発
生するために使われる回路910それ自体は、水平に補間
されたルミナンス信号を発生するために使われる回路71
0と同じであるから、回路910および回路950については
詳細に説明しない。各回路910および950から発生される
水平方向および垂直方向に補間された色差信号Ｉ″およ
びＱ″は、例えば、普通の色差信号Ｉ″およびＱ″は、
例えば、普通の色差信号処理回路（図示せず）に供給さ
れ、信号Ｙ″と合成され拡大画像を発生する。
【図面の簡単な説明】
第１図は、本発明を具体化するズーム機能を含んでいる
ビデオ信号処理回路のブロック図である。 第２図は、第１図に示すビデオ信号処理回路で使用する
のに適当なフィールド・メモリのブロック図である。 第３図は、第２図に示すフィールド・メモリの動作を説
明するのに有用なタイミング図である。 第４図は、第１図に示すビデオ信号処理回路で使用する
のに適当な読出しアドレス発生回路のブロック図であ
る。 第５図は、第１図に示すビデオ信号処理回路で使用する
のに適当なルミナンス／クロミナンス分離回路のブロッ
ク図である。 第６図は、第１図に示すビデオ信号処理回路で使用する
のに適当なルミナンス信号の垂直補間回路のブロック図
である。 第７図は、第１図に示すビデオ信号処理回路で使用する
のに適当なルミナンス信号の水平補間回路のブロック図
である。 第８図は、第１図に示すビデオ信号処理回路で使用する
のに適当なクロルミナンス信号の垂直補間回路のブロッ
ク図である。 第９図は、第１図に示すビデオ信号処理回路で使用する
のに適当な色差信号の水平補間回路のブロック図であ
る。 第10図は、第１図に示すビデオ信号処理回路で具体化さ
れるズーム効果の機能を説明するのに有用なタイミング
である。 12……同期分離／クロック発生回路、16……フィールド
・メモリ、22……読出しアドレス発生回路、24……視聴
者による制御手段、28……ルミナンス垂直補間回路、29
……ハンギングドット修正回路、30……ルミナンス水平
補間回路、32……クロミナンス垂直補間回路、34……色
差信号水平補間回路。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】所定の周波数にほぼ等しい周波数を有する
    クロック信号源と、 拡大されない画像についての連続する部分を表わすサン
    プルをメモリ出力制御信号により定められる時点におい
    て発生するメモリ手段と、 ディジタル値Ｎ（Ｎは正の数）の源と、該ディジタル値
    Ｎの源に結合され且つ前記クロック信号に応答して前記
    ディジタル値Ｎを蓄積されているディジタル値に加え、
    その結果得られる和をＭを法として前記蓄積されている
    ディジタル値として貯えるモジュロＭのディジタル値累
    算手段と、前記モジュロＭのディジタル値累算手段に結
    合され、該モジュロＭディジタル値累算手段の出力値に
    応答し前記クロック信号を読出しアドレス・カウンタに
    送るゲート手段を有し、前記メモリ出力制御信号を発生
    するメモリ出力制御信号発生手段とを含む制御信号発生
    手段と、 前記メモリ手段に結合され、該メモリ手段から供給され
    るサンプルに応答し、拡大されたビデオ画像を表わすサ
    ンプルを前記クロック信号により定められる時点におい
    て発生するサンプル処理手段とから成り、 前記拡大された画像は、前記拡大されない画像に比べ
    て、一次元の大きさが前記累算手段のモジュロ値Ｍと各
    クロック・サイクルごとに累算される合計値に加えられ
    る値Ｎとの比率M/Nで増大される、拡大ビデオ画像発生
    回路。
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