JP2631659B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2631659B2 JP2631659B2 JP62169717A JP16971787A JP2631659B2 JP 2631659 B2 JP2631659 B2 JP 2631659B2 JP 62169717 A JP62169717 A JP 62169717A JP 16971787 A JP16971787 A JP 16971787A JP 2631659 B2 JP2631659 B2 JP 2631659B2
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Description
【発明の詳細な説明】 〔概要〕 配線パターンが設けられた半導体基板上に形成される
層間絶縁膜、カバー膜（パッシベーション膜）に関し、 配線パターンが形成された半導体基板上の膜に凹凸が
ある場合に微細な凹部を完全に埋め込み、形成される膜
とその下地膜（多層構造膜）もしくは上方に設けられる
膜の間のストレスを緩和し、さらには配線パターン上に
形成される膜が配線パターンの間の容量に与える悪影響
を小にすることを目的とし、 例えばポリイミド膜を配線パターン上の膜の上に形成
する場合、下層に低粘度低分子量高濃度のポリイミドワ
ニスを使用した２層構造のポリイミド膜をもつ構成と
し、配線パターン上にプラズマ成長した窒化シリコン膜
の上に、下層に高弾性ポリイミド膜、上層に低弾性ポリ
イミド膜の２層構造の膜を形成した構成とし、配線パタ
ーン上に低誘電率のシリコン樹脂の膜を形成して配線間
容量を低く抑える構成とする。
層間絶縁膜、カバー膜（パッシベーション膜）に関し、 配線パターンが形成された半導体基板上の膜に凹凸が
ある場合に微細な凹部を完全に埋め込み、形成される膜
とその下地膜（多層構造膜）もしくは上方に設けられる
膜の間のストレスを緩和し、さらには配線パターン上に
形成される膜が配線パターンの間の容量に与える悪影響
を小にすることを目的とし、 例えばポリイミド膜を配線パターン上の膜の上に形成
する場合、下層に低粘度低分子量高濃度のポリイミドワ
ニスを使用した２層構造のポリイミド膜をもつ構成と
し、配線パターン上にプラズマ成長した窒化シリコン膜
の上に、下層に高弾性ポリイミド膜、上層に低弾性ポリ
イミド膜の２層構造の膜を形成した構成とし、配線パタ
ーン上に低誘電率のシリコン樹脂の膜を形成して配線間
容量を低く抑える構成とする。
本発明は、配線パターンが設けられた半導体基板上に
形成される層間絶縁膜、カバー膜（パッシベーション
膜）に関する。
形成される層間絶縁膜、カバー膜（パッシベーション
膜）に関する。
LSIの高集積化が進むにつれて、ウエハ表面の凹凸は
ますます微細に、かつ、深くなって行き、そのような表
面の上に新たに膜を形成するとき、微細な凹部を完全に
埋めることが必要である。また、プラスチックパッケー
ジでは、封止材とチップとの熱膨張率の違いのためにチ
ップは封止材から大きなストレスを受け、このためにチ
ップの表面に発生する種々の破壊を防ぐべくチップ表面
に形成する膜について研究がなされている。配線パター
ンが微細化され、配線相互の距離が小さくなると、その
部分に生じる寄生容量も大きくなり、デバイスの特性に
影響を与えるのでかかる寄生容量の減少のための研究が
なされている。
ますます微細に、かつ、深くなって行き、そのような表
面の上に新たに膜を形成するとき、微細な凹部を完全に
埋めることが必要である。また、プラスチックパッケー
ジでは、封止材とチップとの熱膨張率の違いのためにチ
ップは封止材から大きなストレスを受け、このためにチ
ップの表面に発生する種々の破壊を防ぐべくチップ表面
に形成する膜について研究がなされている。配線パター
ンが微細化され、配線相互の距離が小さくなると、その
部分に生じる寄生容量も大きくなり、デバイスの特性に
影響を与えるのでかかる寄生容量の減少のための研究が
なされている。
第４図は第１の従来例断面図、すなわち高集積LSIの
基板コンタクトホール部分の図で、図中、11は所定のデ
バイスが形成され終ったシリコン基板、12は薄い絶縁膜
（SiO2膜）、13は0.5μｍ程度の膜厚のフィールド酸化
膜（SiO2膜）、14は膜厚0.2μｍの多結晶シリコン（ポ
リシリコン）膜、15は0.2μｍの膜厚のCVD成長したSiO2
膜、16は膜厚0.7μｍの燐珪酸ガラス（PSG）の層間絶縁
膜、17は1.0μｍの厚さのアルミニウム（Al）配線、18
は1.0μｍの膜厚のPSGのカバー膜である。図示のSiO2膜
15には矢印で示す長さが1.5μｍ前後のコンタクトホー
ルがあけられて、Al配線17はポリシリコン膜14を介して
シリコン基板11とコンタクトをとっており、このAl配線
17はカバー膜18によって被覆されている。
基板コンタクトホール部分の図で、図中、11は所定のデ
バイスが形成され終ったシリコン基板、12は薄い絶縁膜
（SiO2膜）、13は0.5μｍ程度の膜厚のフィールド酸化
膜（SiO2膜）、14は膜厚0.2μｍの多結晶シリコン（ポ
リシリコン）膜、15は0.2μｍの膜厚のCVD成長したSiO2
膜、16は膜厚0.7μｍの燐珪酸ガラス（PSG）の層間絶縁
膜、17は1.0μｍの厚さのアルミニウム（Al）配線、18
は1.0μｍの膜厚のPSGのカバー膜である。図示のSiO2膜
15には矢印で示す長さが1.5μｍ前後のコンタクトホー
ルがあけられて、Al配線17はポリシリコン膜14を介して
シリコン基板11とコンタクトをとっており、このAl配線
17はカバー膜18によって被覆されている。
第５図は第２図の従来例断面図、すなわちプラスチッ
クパッケージの配線パターンを示す断面図で、図中、31
a,31bはAl配線、32はPSGのカバー膜、33は窒化シリコン
膜（Si3N4膜）またはSiON膜、34は封止材である。
クパッケージの配線パターンを示す断面図で、図中、31
a,31bはAl配線、32はPSGのカバー膜、33は窒化シリコン
膜（Si3N4膜）またはSiON膜、34は封止材である。
第６図は第３の従来例断面図、すなわちシリコン基板
11上のAl配線41a,41bの上に化学気相成長（CVD）法で成
長した無機カバー膜42を示す図であり、図中、C1は無機
カバー膜とAl配線41a,41b間にそれぞれ発生する容量、C
2はAl配線41a,41b間に発生する容量である。
11上のAl配線41a,41bの上に化学気相成長（CVD）法で成
長した無機カバー膜42を示す図であり、図中、C1は無機
カバー膜とAl配線41a,41b間にそれぞれ発生する容量、C
2はAl配線41a,41b間に発生する容量である。
第４図に戻ると、層間絶縁膜、ABL配線、カバー膜
は、最下層のPSG膜16に開口されたコンタクトホールの
形状より険しい断面形状を作り、上層に行くほど凹部は
深く、かつ、入口が小さくなっている。
は、最下層のPSG膜16に開口されたコンタクトホールの
形状より険しい断面形状を作り、上層に行くほど凹部は
深く、かつ、入口が小さくなっている。
第７図に示される下地19の上に直接に高粘度のポリイ
ミド（以下ピと略記する）ワニス20を塗布すると、微細
な凹部21は完全にPIワニス20で埋め込まれず、図示の如
く空隙部分22が作られることがある。CVD法、スパッタ
法、または平坦化効果が最も優れたスピン塗布法によっ
ても、空隙部分22が完全に埋められるか否かは不確実
で、空隙部分があるとそこに水分が入り、たまって、デ
バイスの耐湿性を劣化させ、さらにはストレスに対して
力学的に不安定になる問題がある。層間絶縁、パッシベ
ーションなどの目的でPI膜を形成する場合に、PIワニス
の粘度は通常10Poise以上と大であり、PIによる平坦化
を必要とするところは凹凸の特に激しい部分であるか
ら、図示の凹部21を完全に（空隙部分がない程度に）PI
で埋めるについて問題がある。
ミド（以下ピと略記する）ワニス20を塗布すると、微細
な凹部21は完全にPIワニス20で埋め込まれず、図示の如
く空隙部分22が作られることがある。CVD法、スパッタ
法、または平坦化効果が最も優れたスピン塗布法によっ
ても、空隙部分22が完全に埋められるか否かは不確実
で、空隙部分があるとそこに水分が入り、たまって、デ
バイスの耐湿性を劣化させ、さらにはストレスに対して
力学的に不安定になる問題がある。層間絶縁、パッシベ
ーションなどの目的でPI膜を形成する場合に、PIワニス
の粘度は通常10Poise以上と大であり、PIによる平坦化
を必要とするところは凹凸の特に激しい部分であるか
ら、図示の凹部21を完全に（空隙部分がない程度に）PI
で埋めるについて問題がある。
第５図を再び参照すると、PSG膜32はCVD法で、また窒
化シリコン膜33はプラズマ成長されたものである。PSG
膜32は大きなストレスをもっており、その下の層への力
学的な影響は無視できず、配線層パターンの微細化に伴
いその断線を招くに至っている。このストレスは主にプ
ラズマ成長された窒化シリコン膜によってもたらされる
ものであり、このストレスの方向は膨張性のものであ
る。かかるストレスを緩和し配線パターンの断線を防止
することが要請されている。
化シリコン膜33はプラズマ成長されたものである。PSG
膜32は大きなストレスをもっており、その下の層への力
学的な影響は無視できず、配線層パターンの微細化に伴
いその断線を招くに至っている。このストレスは主にプ
ラズマ成長された窒化シリコン膜によってもたらされる
ものであり、このストレスの方向は膨張性のものであ
る。かかるストレスを緩和し配線パターンの断線を防止
することが要請されている。
次に第６図を参照すると、図示のデバイスをパッケー
ジ化するためにCVD無機カバー膜42例えばPSG膜の上に樹
脂の封止材が形成される。このような場合に、Al配線41
a,41bによって作られる凹部に樹脂が入り込み、樹脂が
水分を吸収すると、この凹部が有効な誘電体として作用
し、寄生容量に影響する。かかる寄生容量についてはPT
HS（Pressure,Temperature,Static）規格があり、2ato
m.の圧力下、121℃の温度、100％の湿度でバイアスが発
生しないことが要求されるが、前記した封止材の影響で
スピード規格が低下して信号の遅延の原因となり、また
Al配線41a,41b間のリーク電流によって発生する電圧Δ
Ｖが働いて、Al配線間に印加される電圧がＶであるとき
実際に働く電圧はＶ−ΔＶの値となり、隣り合う配線パ
ターンが異なる電位となったときの線間の充電量が大に
なる問題がある。
ジ化するためにCVD無機カバー膜42例えばPSG膜の上に樹
脂の封止材が形成される。このような場合に、Al配線41
a,41bによって作られる凹部に樹脂が入り込み、樹脂が
水分を吸収すると、この凹部が有効な誘電体として作用
し、寄生容量に影響する。かかる寄生容量についてはPT
HS（Pressure,Temperature,Static）規格があり、2ato
m.の圧力下、121℃の温度、100％の湿度でバイアスが発
生しないことが要求されるが、前記した封止材の影響で
スピード規格が低下して信号の遅延の原因となり、また
Al配線41a,41b間のリーク電流によって発生する電圧Δ
Ｖが働いて、Al配線間に印加される電圧がＶであるとき
実際に働く電圧はＶ−ΔＶの値となり、隣り合う配線パ
ターンが異なる電位となったときの線間の充電量が大に
なる問題がある。
本発明はこのような点にかんがみて創作されたもの
で、配線パターンが設けられた半導体基板上に層間絶縁
膜、カバー膜などを形成するにおいて、下地の膜に凹凸
が存在していて凹部が微細なものであっても凹部を埋め
て平坦な表面をもった層間絶縁膜またはカバー膜を提供
し、プラスチックパッケージ品などにおいて、基板上の
配線パターンにストレスを加えて断線を発生することの
ない膜を提供し、さらには基板上の配線間の寄生容量を
低く抑えることのできる層間絶縁膜またはカバー膜を提
供することを目的とする。
で、配線パターンが設けられた半導体基板上に層間絶縁
膜、カバー膜などを形成するにおいて、下地の膜に凹凸
が存在していて凹部が微細なものであっても凹部を埋め
て平坦な表面をもった層間絶縁膜またはカバー膜を提供
し、プラスチックパッケージ品などにおいて、基板上の
配線パターンにストレスを加えて断線を発生することの
ない膜を提供し、さらには基板上の配線間の寄生容量を
低く抑えることのできる層間絶縁膜またはカバー膜を提
供することを目的とする。
上記の問題点は、半導体基板上に形成された配線パタ
ーンの上の絶縁膜からなる凹部と、少なくとも前記凹部
を埋め込むように形成された第１の絶縁材層と、前記絶
縁膜と前記第１の絶縁材層の上に形成され、前記第１の
絶縁材層よりも誘電率の大きい第２の絶縁材層とを有す
ることを特徴とする半導体装置を提供することにより解
決される。
ーンの上の絶縁膜からなる凹部と、少なくとも前記凹部
を埋め込むように形成された第１の絶縁材層と、前記絶
縁膜と前記第１の絶縁材層の上に形成され、前記第１の
絶縁材層よりも誘電率の大きい第２の絶縁材層とを有す
ることを特徴とする半導体装置を提供することにより解
決される。
第１図は本発明第１実施例の図で、図中、23はPI膜、
23aは低粘度PI層、23bは高粘度PI膜である。
23aは低粘度PI層、23bは高粘度PI膜である。
本発明第１実施例において、半導体基板（シリコン基
板）11上に設けられた層間絶縁膜16、配線17、カバー膜
18の上にPI膜23を形成してなるものであるが、PI膜23は
低粘度のPI層23aと高粘度のPI層23bの２層構造からなる
ものである。
板）11上に設けられた層間絶縁膜16、配線17、カバー膜
18の上にPI膜23を形成してなるものであるが、PI膜23は
低粘度のPI層23aと高粘度のPI層23bの２層構造からなる
ものである。
低粘度のPIワニスは、塗布される対象物に対する抵抗
が小であるから、それをスピンコート法でシリコン基板
上に塗布するとき、凹部21の長い流路部分でも完全にぬ
らして凹部21を完全に埋める。低粘度のPIワニスは他方
乾燥したときその容積を著しく減少するから、それのみ
で所望の膜厚のPI膜を得ることは難しい。そこで、凹部
21を低粘度PIで埋め込み表面を平坦化した後に所望の膜
厚のPI膜を高粘度PIワニスで形成するのである。
が小であるから、それをスピンコート法でシリコン基板
上に塗布するとき、凹部21の長い流路部分でも完全にぬ
らして凹部21を完全に埋める。低粘度のPIワニスは他方
乾燥したときその容積を著しく減少するから、それのみ
で所望の膜厚のPI膜を得ることは難しい。そこで、凹部
21を低粘度PIで埋め込み表面を平坦化した後に所望の膜
厚のPI膜を高粘度PIワニスで形成するのである。
以下、図面を参照して本発明実施例を詳細に説明す
る。
る。
第１図を参照すると、所定のデバイスが形成された半
導体基板（シリコン基板）11上には絶縁膜（SiO2膜）15
と層間絶縁膜（PSG膜）16にコンタクトホールが形成さ
れ、PSG膜16上にAl配線17、その上にPSGのカバー膜18が
形成されている。このカバー膜18の上に保護膜23を形成
しようとするものである。
導体基板（シリコン基板）11上には絶縁膜（SiO2膜）15
と層間絶縁膜（PSG膜）16にコンタクトホールが形成さ
れ、PSG膜16上にAl配線17、その上にPSGのカバー膜18が
形成されている。このカバー膜18の上に保護膜23を形成
しようとするものである。
なお、絶縁膜15、層間絶縁膜16、Al配線17、カバー膜
18を統括して多層構造19または下地と呼称する。
18を統括して多層構造19または下地と呼称する。
コンタクトホールの幅は1.5μｍ程度と小なるもので
あるが、図示の多層構造においては、コンタクトホール
の段差部の凹凸が多層化が進むにつれて微細に、かつ、
深くなってカバー膜18には入口が微細で例えば1.0μｍ
の深さの凹部21が形成される。カバー膜18の上にPIを塗
布して凹部21をPIで埋め込もうとすると、従来は第７図
を参照して説明したように空隙部分22が作られ、そこに
水分が浸入し、たまってデバイスの耐湿性を劣化させた
のである。
あるが、図示の多層構造においては、コンタクトホール
の段差部の凹凸が多層化が進むにつれて微細に、かつ、
深くなってカバー膜18には入口が微細で例えば1.0μｍ
の深さの凹部21が形成される。カバー膜18の上にPIを塗
布して凹部21をPIで埋め込もうとすると、従来は第７図
を参照して説明したように空隙部分22が作られ、そこに
水分が浸入し、たまってデバイスの耐湿性を劣化させた
のである。
微細で深い凹部は、その入口も小さく、狭い流路を高
速で流れうるPIワニスを用いなければ、スピンコート法
によって凹部の底まで埋めることができない点に着目し
て、本発明で低粘度のPIワニスを使用し、凹部の深さに
ほぼ等しい厚さ（1.0μｍ）に低粘度PIワニスをスピン
コート法で塗布する。
速で流れうるPIワニスを用いなければ、スピンコート法
によって凹部の底まで埋めることができない点に着目し
て、本発明で低粘度のPIワニスを使用し、凹部の深さに
ほぼ等しい厚さ（1.0μｍ）に低粘度PIワニスをスピン
コート法で塗布する。
PIワニスを低粘度化するにはその溶質の濃度を低くす
るのが一般的であるが、そうすると溶剤の揮発が進むに
つれて膜厚が急速に減少し、乾燥後には凹部を埋めきれ
ない。そこで、溶質を低分子量化し、低粘度であっても
低濃度とならないようにする。一実施例において、低粘
度PIワニスは、粘度が1Poise、分子量数千、濃度40％の
ものを用い、それを乾燥・キュアして図示の如く凹部を
低粘度PI層23aでほぼ完全に埋めた。
るのが一般的であるが、そうすると溶剤の揮発が進むに
つれて膜厚が急速に減少し、乾燥後には凹部を埋めきれ
ない。そこで、溶質を低分子量化し、低粘度であっても
低濃度とならないようにする。一実施例において、低粘
度PIワニスは、粘度が1Poise、分子量数千、濃度40％の
ものを用い、それを乾燥・キュアして図示の如く凹部を
低粘度PI層23aでほぼ完全に埋めた。
低粘度PIワニスをいかに高濃度としても、微細で深い
凹部を埋めるほど低粘度のPIワニスでは膜厚は通常粘度
のものほど大きくとれず、凹部を十分な厚みで覆い、層
間絶縁膜、保護膜などとしてPIの物性面での利点を発揮
することができない。そこで、低粘度PIワニスで凹部を
埋めた後その上層に従来どうりの高粘度PIワニス（一実
施例では粘度10Poise）を塗布し、それを乾燥・キュア
して高粘度PI膜23bを2.0μｍの膜厚に形成した。
凹部を埋めるほど低粘度のPIワニスでは膜厚は通常粘度
のものほど大きくとれず、凹部を十分な厚みで覆い、層
間絶縁膜、保護膜などとしてPIの物性面での利点を発揮
することができない。そこで、低粘度PIワニスで凹部を
埋めた後その上層に従来どうりの高粘度PIワニス（一実
施例では粘度10Poise）を塗布し、それを乾燥・キュア
して高粘度PI膜23bを2.0μｍの膜厚に形成した。
上記の例ではPIを用いたが、本発明の適用範囲はその
場合に限定されるものでなく、粘度、濃度を変化させう
る絶縁性材料であれば、SOG（スピン・オン・グラ
ス）、PLOS（Poly−Ladder Organo Siloxane,ポリラ
ダー・オルガン・シロキサン）なども用いうるものであ
る。
場合に限定されるものでなく、粘度、濃度を変化させう
る絶縁性材料であれば、SOG（スピン・オン・グラ
ス）、PLOS（Poly−Ladder Organo Siloxane,ポリラ
ダー・オルガン・シロキサン）なども用いうるものであ
る。
本発明の第２実施例は第２図に示され、図中、35はPI
膜、35aは高弾性PI膜、35bは低弾性PI膜である。
膜、35aは高弾性PI膜、35bは低弾性PI膜である。
PIには多くの種類のものがあり、弾性率の大小による
選択の幅も広い。PI膜のストレスは収縮方向であり、弾
性率の大きいものを選び、膜厚を適正化すれば下地のプ
ラズマ窒化シリコン膜のストレスに拮抗させうるのでは
ないか、という点に本発明者は着目した。そこで、窒化
シリコン膜の上（または下）に、高弾性率のPI膜を作っ
てストレスのないカバー膜を形成し、その上に封止材ス
トレスを吸収するために低弾性PI膜を形成することを考
えついた。
選択の幅も広い。PI膜のストレスは収縮方向であり、弾
性率の大きいものを選び、膜厚を適正化すれば下地のプ
ラズマ窒化シリコン膜のストレスに拮抗させうるのでは
ないか、という点に本発明者は着目した。そこで、窒化
シリコン膜の上（または下）に、高弾性率のPI膜を作っ
てストレスのないカバー膜を形成し、その上に封止材ス
トレスを吸収するために低弾性PI膜を形成することを考
えついた。
具体的には、PSGの弾性率は104〜105kg/mm2、窒化シ
リコンの弾性率は1010dyn/cm2、弾性PIの弾性率は３〜
５×108dyn/cm2である。窒化シリコン膜が0.2μｍの膜
である場合、弾性PI膜で窒化シリコン膜の弾性率に拮抗
しようとすると4.0μｍの膜厚をとらなければならず、
れではPI膜の膜厚が大きくなりすぎるから、低弾性PI膜
の上に例えば弾性率1100kg/mm2の高弾性PI膜を形成する
のである。一実施例で、窒化シリコン膜を0.2μｍの膜
厚に、高弾性率PI膜を２〜３μｍの膜厚に設定した。
リコンの弾性率は1010dyn/cm2、弾性PIの弾性率は３〜
５×108dyn/cm2である。窒化シリコン膜が0.2μｍの膜
である場合、弾性PI膜で窒化シリコン膜の弾性率に拮抗
しようとすると4.0μｍの膜厚をとらなければならず、
れではPI膜の膜厚が大きくなりすぎるから、低弾性PI膜
の上に例えば弾性率1100kg/mm2の高弾性PI膜を形成する
のである。一実施例で、窒化シリコン膜を0.2μｍの膜
厚に、高弾性率PI膜を２〜３μｍの膜厚に設定した。
この実施例では、プラズマ成長した窒化シリコン膜33
を最上層とするカバー膜上に、高弾性率のPIワニスをス
ピン塗布し、ホットプレートにて100℃×２分、200℃×
５分、電気炉にて350℃×60分キュアを行った。その後
にさらに、400〜450℃×30分程度のキュアを行ってスト
レスの大なるPI膜35を得た。膜厚は２〜３μｍとし、パ
ターン形成はドライエッチングでなした。
を最上層とするカバー膜上に、高弾性率のPIワニスをス
ピン塗布し、ホットプレートにて100℃×２分、200℃×
５分、電気炉にて350℃×60分キュアを行った。その後
にさらに、400〜450℃×30分程度のキュアを行ってスト
レスの大なるPI膜35を得た。膜厚は２〜３μｍとし、パ
ターン形成はドライエッチングでなした。
次いで低弾性率のPI膜を前記と同じに形成するが、有
機アルカリ現像液によるウエットエッチングを行う場合
は、スピン塗布後のキュアは140℃程度にし、パターン
形成後に200℃×５分、350℃×60分のキュアを行う。し
かる後にウエハの背面処理工程を行う。
機アルカリ現像液によるウエットエッチングを行う場合
は、スピン塗布後のキュアは140℃程度にし、パターン
形成後に200℃×５分、350℃×60分のキュアを行う。し
かる後にウエハの背面処理工程を行う。
第１実施例の場合と同様に、シリコーン樹脂、SOG、P
LOSも使用して同じく良好な結果を得た。
LOSも使用して同じく良好な結果を得た。
第６図を再び参照すると、図中のC1はCVDカバー膜42
を誘電体とみたときの容量、C2はカバー膜42上の凹部の
もつ容量である。
を誘電体とみたときの容量、C2はカバー膜42上の凹部の
もつ容量である。
合成容量Ｃは C1/（２＋C1/C2） となり、従ってC2が小（ｔが小）であるほど合成容量Ｃ
は小になる。C1はカバー膜42の材質、膜厚によって決
り、それは他の要因によって定められるものであるか
ら、ここでは一定として取り扱っていた。
は小になる。C1はカバー膜42の材質、膜厚によって決
り、それは他の要因によって定められるものであるか
ら、ここでは一定として取り扱っていた。
C2を小にするには、その誘電体の誘電率を小にすれば
よく、間隔ｌが小になるほどそのことは強く要求され
る。そこで、誘電率約2.2のシリコン樹脂をカバー膜上
にコーティングし、その凹部を埋めて封止材の浸入を防
止する。併せて、下層の保護のためにPIのコーティング
も行う。PIも比較的誘電率の低い物質である。
よく、間隔ｌが小になるほどそのことは強く要求され
る。そこで、誘電率約2.2のシリコン樹脂をカバー膜上
にコーティングし、その凹部を埋めて封止材の浸入を防
止する。併せて、下層の保護のためにPIのコーティング
も行う。PIも比較的誘電率の低い物質である。
第３図は本発明の第３実施例の断面図である。デバイ
スの形成されたシリコン基板11上にAl配線41a,41bをパ
ターニングし、その上にCVD成長により無機カバー膜42
を形成し、その上にシリコン樹脂の溶液を塗布し、次い
でホットプレートで150℃×５分、電気炉にて250℃×30
分のキュアを行ってシリコン樹脂膜43を形成する。
スの形成されたシリコン基板11上にAl配線41a,41bをパ
ターニングし、その上にCVD成長により無機カバー膜42
を形成し、その上にシリコン樹脂の溶液を塗布し、次い
でホットプレートで150℃×５分、電気炉にて250℃×30
分のキュアを行ってシリコン樹脂膜43を形成する。
次に、PI溶液をスピン塗布し、ホットプレートにて15
0℃×５分、電気炉にて250℃×60分のキュアを行いPI膜
44を形成する。
0℃×５分、電気炉にて250℃×60分のキュアを行いPI膜
44を形成する。
上記の如くに形成したPI/シリコン樹脂/CVDカバー膜
の積層膜にフレオン系ガスと酸素とを用いたドライエッ
チングを行い、ワイヤボンディング、パッド・ダイシン
グラインなどを開口する。なお、PI膜44はスピン塗布→
キュアによって形成する他に、フィルム．テープなどを
熱圧着してもよく、PIに代えて第１実施例の場合と同様
にその他の材料も用いうる。
の積層膜にフレオン系ガスと酸素とを用いたドライエッ
チングを行い、ワイヤボンディング、パッド・ダイシン
グラインなどを開口する。なお、PI膜44はスピン塗布→
キュアによって形成する他に、フィルム．テープなどを
熱圧着してもよく、PIに代えて第１実施例の場合と同様
にその他の材料も用いうる。
以上述べてきたように、本発明の第１実施例において
は、従来の高粘度ワニス単層塗布の場合と比較して、低
粘度ワニスによって既にある程度の平坦化ができている
ので、上層の高粘度ワニスによるPI膜の膜厚が安定しバ
ラツキが少なくなり、パッシベーション、層間絶縁いず
れにかかわらず、空隙部分が存在しないために、ストレ
スに対する力学的な安定性が増大し、水分の浸入、たま
りを防止してデバイスの耐湿性を向上させ、 第２実施例においては、下層側の高弾性PI膜によりプ
ラズマ成長窒化シリコン膜のストレスが打ち消されるの
で、配線層はストレスを受けず断線な危険が少なくな
り、上層の低弾性PI膜により封止材からのストレスが吸
収されるので、カバー膜の破壊が防止され、高弾性PI膜
は断線強度が大であるので無機カバー膜の補強にも有効
であり、 第３実施例においては、線間容量の値は、カバー膜上
凹部の容量を最小とすることで低く抑えられ、それによ
って隣り合う配線パターンが異なる電位となったときの
線間の充電量は低く抑えられ、信号の遅延を防ぐことが
できる、などの効果がある。
は、従来の高粘度ワニス単層塗布の場合と比較して、低
粘度ワニスによって既にある程度の平坦化ができている
ので、上層の高粘度ワニスによるPI膜の膜厚が安定しバ
ラツキが少なくなり、パッシベーション、層間絶縁いず
れにかかわらず、空隙部分が存在しないために、ストレ
スに対する力学的な安定性が増大し、水分の浸入、たま
りを防止してデバイスの耐湿性を向上させ、 第２実施例においては、下層側の高弾性PI膜によりプ
ラズマ成長窒化シリコン膜のストレスが打ち消されるの
で、配線層はストレスを受けず断線な危険が少なくな
り、上層の低弾性PI膜により封止材からのストレスが吸
収されるので、カバー膜の破壊が防止され、高弾性PI膜
は断線強度が大であるので無機カバー膜の補強にも有効
であり、 第３実施例においては、線間容量の値は、カバー膜上
凹部の容量を最小とすることで低く抑えられ、それによ
って隣り合う配線パターンが異なる電位となったときの
線間の充電量は低く抑えられ、信号の遅延を防ぐことが
できる、などの効果がある。
第１図は本発明第１実施例断面図、 第２図は本発明第２実施例断面図、 第３図は本発明第３実施例断面図、 第４図は第１の従来例断面図、 第５図は第２の従来例断面図、 第６図は第３の従来例断面図、 第７図は第１の従来例の問題点を示す断面図である。 第１図〜第７図において、 11はシリコン基板、 12は絶縁膜（SiO2膜）、 13はフィールド酸化膜（SiO2膜）、 14はポリシリコン膜、 15は絶縁膜（CVD SiO2膜）、 16は層間絶縁膜（PSG膜）、 17はAl配線、 18はカバー膜（PSG膜）、 19は多層構造（下地）、 20はPI膜、 21は凹部、 22は空隙部分、 23はPI膜、 23aは低粘度PI層、 23bは高粘度PI膜、 31a,31bはAl配線、 32はPSG膜、 33は窒化シリコン膜、 34はPI膜、 41a,41bはAl配線、 42は無機カバー膜、 43はシリコン樹脂膜、 44はPI膜である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−139033（ＪＰ，Ａ) 特開 昭59−191353（ＪＰ，Ａ) 特開 昭62−39025（ＪＰ，Ａ) 特開 昭60−140739（ＪＰ，Ａ) 特開 昭63−164324（ＪＰ，Ａ) 特開 昭63−120445（ＪＰ，Ａ) 半導体プロセス材料実務便覧サイエン スフォーラムＰ．318，353，354
Claims (1)
- 【請求項１】半導体基板上に形成された配線パターンの
上の絶縁膜からなる凹部と、 少なくとも前記凹部を埋め込むように塗布して形成され
た第１の絶縁材層と、 前記第１の絶縁材層の上に塗布して形成され、前記第１
の絶縁材層よりも誘電率の大きい第２の絶縁材層と、 前記第２の絶縁材層の上に形成された封止材と を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62169717A JP2631659B2 (ja) | 1987-07-09 | 1987-07-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62169717A JP2631659B2 (ja) | 1987-07-09 | 1987-07-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6414925A JPS6414925A (en) | 1989-01-19 |
| JP2631659B2 true JP2631659B2 (ja) | 1997-07-16 |
Family
ID=15891559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62169717A Expired - Lifetime JP2631659B2 (ja) | 1987-07-09 | 1987-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2631659B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045828A (ja) * | 1990-04-23 | 1992-01-09 | Nec Corp | 半導体装置 |
| EP0820095A3 (en) * | 1996-07-19 | 1999-01-27 | Sony Corporation | Method of forming an interlayer film |
| US6337283B1 (en) * | 1999-12-30 | 2002-01-08 | Sunpower Corporation | Method of fabricating a silicon solar cell |
| JP4587481B2 (ja) * | 2005-11-09 | 2010-11-24 | 東京エレクトロン株式会社 | 塗布膜の成膜方法及びその装置 |
| SG11201503452YA (en) | 2012-11-08 | 2015-06-29 | Mitsubishi Gas Chemical Co | Method for producing polyamide |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191353A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 多層配線構造を有する電子装置 |
| JPS60140739A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | パツシベ−シヨン構造を備えたプラスチツクｉｃパツケ−ジ |
| JPS61139033A (ja) * | 1984-12-11 | 1986-06-26 | Seiko Epson Corp | 半導体装置 |
| JPS61248529A (ja) * | 1985-04-26 | 1986-11-05 | Toshiba Corp | 樹脂層の製造方法 |
| JPS6239025A (ja) * | 1985-08-14 | 1987-02-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63120445A (ja) * | 1986-11-10 | 1988-05-24 | Nec Corp | 半導体装置の製造方法 |
| JPS63164324A (ja) * | 1986-12-26 | 1988-07-07 | Nec Corp | 半導体集積回路 |
-
1987
- 1987-07-09 JP JP62169717A patent/JP2631659B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 半導体プロセス材料実務便覧サイエンスフォーラムＰ．３１８，３５３，３５４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6414925A (en) | 1989-01-19 |
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