JP2630813B2 - パケットフロー制御方法および装置 - Google Patents
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Cash Registers Or Receiving Machines (AREA)
- Financial Or Insurance-Related Operations Such As Payment And Settlement (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は非同期時多重化装置（タイムマルチプレック
ス）により搬送されるパケットのためのパケット流（フ
ロー）制御装置に関する。
ス）により搬送されるパケットのためのパケット流（フ
ロー）制御装置に関する。
あらゆるフローの径路付けおよび同一の伝送資源の割
り当ては，伝送の非同期時分割方法の主要な関心事であ
る。実際，非同期形時分割マルチプレクスは，異なる複
数の仮想回路に属する複数のパケットの同一支持体，す
なわち非同期マルチプレクサ上での伝送を可能とする。
各パケットはそれが属する仮想回路を示すラベルと情報
ブロックから構成されている。マルチプレクサ上の仮想
回路の数はラベル内のビット数により決定される。
り当ては，伝送の非同期時分割方法の主要な関心事であ
る。実際，非同期形時分割マルチプレクスは，異なる複
数の仮想回路に属する複数のパケットの同一支持体，す
なわち非同期マルチプレクサ上での伝送を可能とする。
各パケットはそれが属する仮想回路を示すラベルと情報
ブロックから構成されている。マルチプレクサ上の仮想
回路の数はラベル内のビット数により決定される。
しかし，これらの資源の割り当ては一般に異なる伝送
源の活動統計の割合に次のように依存する。瞬間的な過
負荷に起因する順待ちファイルのオーバーフローによる
情報損失の無視できない危険が存在する。我々は明らか
にこれらの損失を最小にしなければならないが，異なる
情報源から発生するフローは不連続的でありかつ時々発
生したりするため，解決は容易ではない。
源の活動統計の割合に次のように依存する。瞬間的な過
負荷に起因する順待ちファイルのオーバーフローによる
情報損失の無視できない危険が存在する。我々は明らか
にこれらの損失を最小にしなければならないが，異なる
情報源から発生するフローは不連続的でありかつ時々発
生したりするため，解決は容易ではない。
本発明の目的の一つは，仮想回路におけるフローを実
時間で管理し得る方法を提供することにある。この方法
によれば，異常な動作あるいは，それに対し通信が確立
されたフロースレショールドを遵守しないことに起因す
る連続的な過負荷により惹起されるネットワーク資源の
妨害および飽和を防止するため,1個または１組の入力時
マルチプレクサ上に確立される１個，数個あるいはすべ
ての仮想回路からスイッチへのフローが監視される。
時間で管理し得る方法を提供することにある。この方法
によれば，異常な動作あるいは，それに対し通信が確立
されたフロースレショールドを遵守しないことに起因す
る連続的な過負荷により惹起されるネットワーク資源の
妨害および飽和を防止するため,1個または１組の入力時
マルチプレクサ上に確立される１個，数個あるいはすべ
ての仮想回路からスイッチへのフローが監視される。
本発明によれば，この方法は各通信のパケットフロー
の測定手段を備え，さらに、この結果がピークフローと
呼ばれる最大フローのスレショールドより大きいとき
は，当該通信のためのピークフローを越えるパケット
を，これらがスイッチング装置により処理される前に除
去する信号を発生する手段とから構成される。
の測定手段を備え，さらに、この結果がピークフローと
呼ばれる最大フローのスレショールドより大きいとき
は，当該通信のためのピークフローを越えるパケット
を，これらがスイッチング装置により処理される前に除
去する信号を発生する手段とから構成される。
ピークフロー値は各通信に１つであり，その制御機構
すなわちネットワーク制御ユニットと同時にリンクの設
置の際次のように設定される。すなわち， −ユーザがネットワーク内に挿入した情報源が可変フロ
ーを有し，彼がこの情報源のピークフローを知っている
場合，ユーザーにより設定。
すなわちネットワーク制御ユニットと同時にリンクの設
置の際次のように設定される。すなわち， −ユーザがネットワーク内に挿入した情報源が可変フロ
ーを有し，彼がこの情報源のピークフローを知っている
場合，ユーザーにより設定。
−一定のフロー源あるいは可変フロー源で，制御ユニッ
トが平均フローおよび最大フローを決定できるときは，
ネットワーク制御ユニットにより設定。
トが平均フローおよび最大フローを決定できるときは，
ネットワーク制御ユニットにより設定。
本発明によれば，上述の信号はスイッチの制御機構に
よって用いられ，この機構は当該通信の情報源に対し，
可能な場合にはそのフローを減少することを要求するメ
ッセージを，そしていずれの場合にも情報源にパケット
の損失を警告するメッセージを伝送する。
よって用いられ，この機構は当該通信の情報源に対し，
可能な場合にはそのフローを減少することを要求するメ
ッセージを，そしていずれの場合にも情報源にパケット
の損失を警告するメッセージを伝送する。
本発明の他の特徴によれば，アップ−ダウンカウンタ
が設けられ，このカウンタのダウンカウント入力は当該
通信に割り当てられたピークフロー速度でパルスを受信
する。そしてカウンタのアップカウント入力は当該通信
に属する各パケットの伝送に対し１個のパルスを受信す
る。アップ−ダウンカウンタの最大計数出力は，それが
動作状態のとき，前記警告信号を発生する。
が設けられ，このカウンタのダウンカウント入力は当該
通信に割り当てられたピークフロー速度でパルスを受信
する。そしてカウンタのアップカウント入力は当該通信
に属する各パケットの伝送に対し１個のパルスを受信す
る。アップ−ダウンカウンタの最大計数出力は，それが
動作状態のとき，前記警告信号を発生する。
他の特徴によれば，前記アップ−ダウンカウンタは，
第１の貯蔵レジスタ，第２の貯蔵レジスタ，増加加算
器，カウンタ，第１の減算器，第２の減算器およびピー
ク値検出回路により構成することができる。カウンタの
入力は当該通信に割り当てられたピークフローの速度で
パルスを受信し，カウンタの出力は一方では第１の計数
レジスタのローディング入力に接続されさらに第１減算
器の第１オペランド入力に接続される。この第１減算器
の他のオペランド入力は第１計数レジスタの他の入力に
接続される。加算器の入力は第２の貯蔵レジスタの出力
に接続され，加算器および第１の減算器の出力は第２の
減算器のオペランド入力に接続され，この減算器の出力
は第２の貯蔵レジスタのローディング入力およびピーク
値検出器の入力に接続され，この検出器の出力は上記警
告信号を発生する。前記関連する通信に属するパケット
の各伝送は，カウンタおよび第１貯蔵レジスタの内容の
第１減算器のオペランドへの転送，第２貯蔵レジスタの
内容の加算器への伝送，次いで加算器および第１減算器
の内容の第２減算器のオペランド入力への転送，そして
最後に第２の減算が完了した際の第1,第２の貯蔵レジス
タのローディングを起動する。
第１の貯蔵レジスタ，第２の貯蔵レジスタ，増加加算
器，カウンタ，第１の減算器，第２の減算器およびピー
ク値検出回路により構成することができる。カウンタの
入力は当該通信に割り当てられたピークフローの速度で
パルスを受信し，カウンタの出力は一方では第１の計数
レジスタのローディング入力に接続されさらに第１減算
器の第１オペランド入力に接続される。この第１減算器
の他のオペランド入力は第１計数レジスタの他の入力に
接続される。加算器の入力は第２の貯蔵レジスタの出力
に接続され，加算器および第１の減算器の出力は第２の
減算器のオペランド入力に接続され，この減算器の出力
は第２の貯蔵レジスタのローディング入力およびピーク
値検出器の入力に接続され，この検出器の出力は上記警
告信号を発生する。前記関連する通信に属するパケット
の各伝送は，カウンタおよび第１貯蔵レジスタの内容の
第１減算器のオペランドへの転送，第２貯蔵レジスタの
内容の加算器への伝送，次いで加算器および第１減算器
の内容の第２減算器のオペランド入力への転送，そして
最後に第２の減算が完了した際の第1,第２の貯蔵レジス
タのローディングを起動する。
他の特徴によれば，前記アップ−ダウンカウンタは，
スイッチに入る非同期タイムマルチプレクサにより，ス
イッチを介して確立されるリンクの識別信号の数と同じ
数のメッセージを含むメモリへ搬送されるパケットのた
めのパケット識別信号受信回路に関連づけられている。
前記識別信号は前記メモリのアドレス，複数のワードか
ら構成されこれらの語のうちの２つのワードは前記アッ
プ−ダウンカウンタの第１および第２の貯蔵レジスタと
して用いられる各メッセージ，複数のカウンタを含むタ
イムベース，前記カウンタの１入力を前記第１減算器の
第１のオペランド入力へ選択的にスイッチするセレクタ
を含んでおり，各メッセージは前記選択を実行するため
に用いられる第３のワードを含んでいる。
スイッチに入る非同期タイムマルチプレクサにより，ス
イッチを介して確立されるリンクの識別信号の数と同じ
数のメッセージを含むメモリへ搬送されるパケットのた
めのパケット識別信号受信回路に関連づけられている。
前記識別信号は前記メモリのアドレス，複数のワードか
ら構成されこれらの語のうちの２つのワードは前記アッ
プ−ダウンカウンタの第１および第２の貯蔵レジスタと
して用いられる各メッセージ，複数のカウンタを含むタ
イムベース，前記カウンタの１入力を前記第１減算器の
第１のオペランド入力へ選択的にスイッチするセレクタ
を含んでおり，各メッセージは前記選択を実行するため
に用いられる第３のワードを含んでいる。
他の特徴によれば，アップ−ダウンカウンタはまた，
第１の減算器の出力および第２の減算器の対応するオペ
ランド入力間に設けられた可変分割比除算器を含んでお
り，前記メモリの各メッセージはこの除算器の分割比を
定義する第４のワードを含んでいる。
第１の減算器の出力および第２の減算器の対応するオペ
ランド入力間に設けられた可変分割比除算器を含んでお
り，前記メモリの各メッセージはこの除算器の分割比を
定義する第４のワードを含んでいる。
上述の本発明の特徴およびその他の特許は添付図面を
用いた発明の実施例の説明により，さらに明らかにな
る。
用いた発明の実施例の説明により，さらに明らかにな
る。
第１図において，入力接続EPAC,出力接続SPACおよび
タイムベースBTを有するパケットスイッチXPACが示され
る。スイッチXPACは，入力接続および出力回路間に仮想
回路を確立する制御ユニットUXにより制御されかつ指令
される。一例として，接続EPACおよびSPACは資料EP−Ａ
−0 108 028に記載された時多重信号（タイムマルチプ
レクサ）を伝送することができ，またスイッチXPACは資
料EP−Ａ−0 113 639に記載された型のものを用いるこ
とができ，したがって制御ユニットUXはこの自動スイッ
チの一部をなす制御ユニットUCCを含んでいる。
タイムベースBTを有するパケットスイッチXPACが示され
る。スイッチXPACは，入力接続および出力回路間に仮想
回路を確立する制御ユニットUXにより制御されかつ指令
される。一例として，接続EPACおよびSPACは資料EP−Ａ
−0 108 028に記載された時多重信号（タイムマルチプ
レクサ）を伝送することができ，またスイッチXPACは資
料EP−Ａ−0 113 639に記載された型のものを用いるこ
とができ，したがって制御ユニットUXはこの自動スイッ
チの一部をなす制御ユニットUCCを含んでいる。
入力接続の１つ，すなわちEPACiの短絡手段として接
続EPACiにより搬送されるパケットのフレーム化および
それらのラベルの除去を行なうことができるフレーミン
グ回路CCADが接続される。この回路のCCADの出力は比較
器CETIの第１入力に接続され，この比較器の第２の入力
はレジスタRETIの出力に接続される。このレジスタ内に
は監視される仮想回路に対応するラベルが貯蔵される。
回路CCADは，例えば，資料がEP−Ａ−0 113 307に記載
される回路で，スイッチXPACのタイムベースBTCの対応
出力に接続されるクロック入力f3を備えている。この信
号f3は回路CCADからパケットの第１バイトすなわちラベ
ルの抽出を起動する。
続EPACiにより搬送されるパケットのフレーム化および
それらのラベルの除去を行なうことができるフレーミン
グ回路CCADが接続される。この回路のCCADの出力は比較
器CETIの第１入力に接続され，この比較器の第２の入力
はレジスタRETIの出力に接続される。このレジスタ内に
は監視される仮想回路に対応するラベルが貯蔵される。
回路CCADは，例えば，資料がEP−Ａ−0 113 307に記載
される回路で，スイッチXPACのタイムベースBTCの対応
出力に接続されるクロック入力f3を備えている。この信
号f3は回路CCADからパケットの第１バイトすなわちラベ
ルの抽出を起動する。
比較器CETIの出力は容量ＮのアップダウンカウンタDE
TDの十計数入力に接続され，その一ダウンカウンティン
グ入力はタイムベースBTCの出力に接続される。実際に
は，容量ＮはスイッチXPACの順待ちファイルの貯蓄容量
により小さく選定される。実際上，順待ちファイルの容
量はスイッチに対し，小さな瞬間的なトラヒック過負荷
を許容する幾分かのフレキシビリティを与えている。し
たがってＮはこの容量より小さくても十分であることが
理解できる。他方，システムは小トラヒック過負荷のフ
ローを許容することはできないので,Nは余り小さくは選
ぶべきではない。アップダウンカウンタDETDのオーバー
フロー出力DETDは制御ユニットUXの対応入力に接続され
る。この制御ユニットまたはレジスタRETIの書込み入力
に接続される出力およびタイムベースBTCの周波数制御
入力に接続される１出力を備えている。以下の説明にお
いて，制御ユニットUXはレジスタRETIに含まれるラベル
の値を修正することができ，また，タイムベースBTCは
アップダウンカウンタDETDの一入力に，その周波数が制
御ユニットUXにより制御される周期的パルスICを発生す
ることが示される。
TDの十計数入力に接続され，その一ダウンカウンティン
グ入力はタイムベースBTCの出力に接続される。実際に
は，容量ＮはスイッチXPACの順待ちファイルの貯蓄容量
により小さく選定される。実際上，順待ちファイルの容
量はスイッチに対し，小さな瞬間的なトラヒック過負荷
を許容する幾分かのフレキシビリティを与えている。し
たがってＮはこの容量より小さくても十分であることが
理解できる。他方，システムは小トラヒック過負荷のフ
ローを許容することはできないので,Nは余り小さくは選
ぶべきではない。アップダウンカウンタDETDのオーバー
フロー出力DETDは制御ユニットUXの対応入力に接続され
る。この制御ユニットまたはレジスタRETIの書込み入力
に接続される出力およびタイムベースBTCの周波数制御
入力に接続される１出力を備えている。以下の説明にお
いて，制御ユニットUXはレジスタRETIに含まれるラベル
の値を修正することができ，また，タイムベースBTCは
アップダウンカウンタDETDの一入力に，その周波数が制
御ユニットUXにより制御される周期的パルスICを発生す
ることが示される。
第１図に示された回路は以下のように動作する。制御
ユニットUXは全てのパケットがラベルＺを有するリンク
に対し，接続EPACiおよび出力接続SPACの１つとの間に
仮想回路を形成している。その後，たとえば，通信源と
の信号交換から当該リンクに対するピークフローを確立
する。制御ユニットはしたがってレジスタRETIにワード
Ｚを書き込み，このピークフローに関連してタイムベー
スBTCの周波数を制御する。比較器CETIがその２つの入
力におけるワードの一致を検出する都度，比較器CETIは
アップダウンカウンタDETDの＋入力にパルスIPを印加す
る。
ユニットUXは全てのパケットがラベルＺを有するリンク
に対し，接続EPACiおよび出力接続SPACの１つとの間に
仮想回路を形成している。その後，たとえば，通信源と
の信号交換から当該リンクに対するピークフローを確立
する。制御ユニットはしたがってレジスタRETIにワード
Ｚを書き込み，このピークフローに関連してタイムベー
スBTCの周波数を制御する。比較器CETIがその２つの入
力におけるワードの一致を検出する都度，比較器CETIは
アップダウンカウンタDETDの＋入力にパルスIPを印加す
る。
第2a図は前述したアップダウンカウンタDETDの−入力
に加えられ、その周波数が制御ユニットUXにより制御さ
れる周期的パルスICを、第2b図は前記アップダウンカウ
ンタDETDの＋入力に加えられ、前記比較器CETIの出力で
あるパルスIPのタイミング図をそれぞれ示し、また、第
2c図はアッフダウンカウンタDETDの内容である連続する
値を示している。第2c図において、カウンタの内容の初
期値を５、アップダウンカウンタDETDの最大容量Ｎを
（24−１）と仮定する。カウンタの内容はその初期値５
から、パルスIPが１個入力すると６になり、次にパルス
ICが１個入力すると再び５になる。さらに、パルスIPが
２個連続して入力するとカウンタの内容は６、７にな
り、次にパルスICが１個入力すると６になる。以下同様
に、カウンタの内容はパルスIPの入力個数により増加
し、パルスIC入力個数により減少する。そしてその内容
が前記アップダウンカウンタDETDの最大容量値であるオ
ーバーフロー値15に到達する都度、アップダウンカウン
タDETDは制御ユニットUXに信号DEPを送る。本発明によ
れば，制御ユニットUXはこれによりスイッチXPACに対し
ラベルＺを有し接続EPACiから来るパケットを除去する
よう指令する。最終的には制御ユニットUXな当該通信源
と交信に入り，通信源に対し幾つかのパケットが除去さ
れたことおよび問題のリンクに対し通信源の速度を減少
することを告げる。
に加えられ、その周波数が制御ユニットUXにより制御さ
れる周期的パルスICを、第2b図は前記アップダウンカウ
ンタDETDの＋入力に加えられ、前記比較器CETIの出力で
あるパルスIPのタイミング図をそれぞれ示し、また、第
2c図はアッフダウンカウンタDETDの内容である連続する
値を示している。第2c図において、カウンタの内容の初
期値を５、アップダウンカウンタDETDの最大容量Ｎを
（24−１）と仮定する。カウンタの内容はその初期値５
から、パルスIPが１個入力すると６になり、次にパルス
ICが１個入力すると再び５になる。さらに、パルスIPが
２個連続して入力するとカウンタの内容は６、７にな
り、次にパルスICが１個入力すると６になる。以下同様
に、カウンタの内容はパルスIPの入力個数により増加
し、パルスIC入力個数により減少する。そしてその内容
が前記アップダウンカウンタDETDの最大容量値であるオ
ーバーフロー値15に到達する都度、アップダウンカウン
タDETDは制御ユニットUXに信号DEPを送る。本発明によ
れば，制御ユニットUXはこれによりスイッチXPACに対し
ラベルＺを有し接続EPACiから来るパケットを除去する
よう指令する。最終的には制御ユニットUXな当該通信源
と交信に入り，通信源に対し幾つかのパケットが除去さ
れたことおよび問題のリンクに対し通信源の速度を減少
することを告げる。
第3a図は当該通信源のフローが一周期の間に如何に展
開するかを，これに対し第3b図はアップダウンカウンタ
DETDの内容が時間とともにどのように変化するかをアナ
ログ的に示すものである。通信源からのフローdRがピー
クフローdCより小さい限り，第3a図の曲線の部分Ｉに示
されるようにDETDの内容は０である。曲線の横軸dCを横
切った後の部分IIの区間においては，アップダウンカウ
ンタDETDの内容は第2a乃至2c図に関連して０からN,すな
わち０から15に変化する。曲線の部分IIIの区間では，
アップダウンカウンタDETDはＮ＝15に保持され，ここで
はパケットの除去が起こる。最後に，曲線の部分IVの間
では，フローdRはdCより小さい値に戻り，アップダウン
カウンタの内容はゼロに戻る。したがって第3b図は，点
S1およびＳ間の与えられた期間問題の通信源から到着し
た全てのパケットは除去されることを示している。第2a
乃至2c図は第3a図の曲線の部分II,IIIおよびIVに対応す
る。
開するかを，これに対し第3b図はアップダウンカウンタ
DETDの内容が時間とともにどのように変化するかをアナ
ログ的に示すものである。通信源からのフローdRがピー
クフローdCより小さい限り，第3a図の曲線の部分Ｉに示
されるようにDETDの内容は０である。曲線の横軸dCを横
切った後の部分IIの区間においては，アップダウンカウ
ンタDETDの内容は第2a乃至2c図に関連して０からN,すな
わち０から15に変化する。曲線の部分IIIの区間では，
アップダウンカウンタDETDはＮ＝15に保持され，ここで
はパケットの除去が起こる。最後に，曲線の部分IVの間
では，フローdRはdCより小さい値に戻り，アップダウン
カウンタの内容はゼロに戻る。したがって第3b図は，点
S1およびＳ間の与えられた期間問題の通信源から到着し
た全てのパケットは除去されることを示している。第2a
乃至2c図は第3a図の曲線の部分II,IIIおよびIVに対応す
る。
第１図の回路は本発明によるパケットフロー制御装置
の基本的動作を記述しているが，しかし同図は単一リン
クには適用されない。実際上，真に効率的な制御装置は
パケットスイッチからの一組の入力マルチプレクサEPAC
および各マルチプレクサEPACiにおけるすべての確立さ
れた仮想回路のフロー制御を可能とするものでなければ
ならない。本発明の実施例の目的に対し，基本モジュー
ルは，資料EP−Ａ−0 113 639の第８図に示されたよう
なスイッチマトリクスから入ってくる16個のマルチプレ
クサを監視することができる。したがって，パケットス
イッチの第１段に存在するスイッチマトリクスの数と同
数の基本モジュールが存在する。
の基本的動作を記述しているが，しかし同図は単一リン
クには適用されない。実際上，真に効率的な制御装置は
パケットスイッチからの一組の入力マルチプレクサEPAC
および各マルチプレクサEPACiにおけるすべての確立さ
れた仮想回路のフロー制御を可能とするものでなければ
ならない。本発明の実施例の目的に対し，基本モジュー
ルは，資料EP−Ａ−0 113 639の第８図に示されたよう
なスイッチマトリクスから入ってくる16個のマルチプレ
クサを監視することができる。したがって，パケットス
イッチの第１段に存在するスイッチマトリクスの数と同
数の基本モジュールが存在する。
第４図は，上述したような16本の入力マルチプレクサ
EPACおよび16本の出力マルチプレクサSPACを有し，プロ
セサを有する制御ユニットUXにより制御されるスイッチ
ングマトリクスXPACに関連する基本モジュールを示す。
マトリクスXPACには，入力マルチプレクサEPACの入力回
路CE,入力回転マトリクスMRE,パケットバッファメモリM
P,出力回転マトリクス，出力回路P/S,中央制御ユニット
UCC,径路決め回路ACE,このACEに含まれるラベル変換メ
モリMC,タイムベースCTSおよび局部バイトクロックＨが
示される。
EPACおよび16本の出力マルチプレクサSPACを有し，プロ
セサを有する制御ユニットUXにより制御されるスイッチ
ングマトリクスXPACに関連する基本モジュールを示す。
マトリクスXPACには，入力マルチプレクサEPACの入力回
路CE,入力回転マトリクスMRE,パケットバッファメモリM
P,出力回転マトリクス，出力回路P/S,中央制御ユニット
UCC,径路決め回路ACE,このACEに含まれるラベル変換メ
モリMC,タイムベースCTSおよび局部バイトクロックＨが
示される。
マトリクスXPACおよびモジュールMOB間には，リンクD
1,ｅ,HおよびDEPが示される。XPACから外に向うリンクD
1はマトリクスXPACに入る異なるパケットラベルETIjを
連続的に発生する。資料EP−Ａ−0 113 638によれば，
ランクD1はラベルETIjを発生しメモリMCに与える回転マ
トリクスMREの第１出力に接続されることが思い起こさ
れる。タイムベースCTSから来るリンクｅは，ラベルETI
jを有するパケットを搬送する入力マルチプレクサの番
号を識別するために用いられるが，このリンクにより搬
送される情報ｅはマトリクスXPACにおけると同じ役割を
有する。リンウＨはマトリクスXPAC内で用いられる内部
バイトクロックＨを伝送する。リンクDEPは基本モジュ
ールMOBから出発してユニットUCCに向かい，メモリMCへ
の伝送命令を，特定の入力マルチプレクサから来る特定
のラベルETIjをそれ以上処理しないため控除する。
1,ｅ,HおよびDEPが示される。XPACから外に向うリンクD
1はマトリクスXPACに入る異なるパケットラベルETIjを
連続的に発生する。資料EP−Ａ−0 113 638によれば，
ランクD1はラベルETIjを発生しメモリMCに与える回転マ
トリクスMREの第１出力に接続されることが思い起こさ
れる。タイムベースCTSから来るリンクｅは，ラベルETI
jを有するパケットを搬送する入力マルチプレクサの番
号を識別するために用いられるが，このリンクにより搬
送される情報ｅはマトリクスXPACにおけると同じ役割を
有する。リンウＨはマトリクスXPAC内で用いられる内部
バイトクロックＨを伝送する。リンクDEPは基本モジュ
ールMOBから出発してユニットUCCに向かい，メモリMCへ
の伝送命令を，特定の入力マルチプレクサから来る特定
のラベルETIjをそれ以上処理しないため控除する。
基本モジュールMOBおよび制御ユニットUX間には，双
方向データバスDE0−DE15および書込み要求線SELが供給
される。バスDE0−DE15は制御ユニットUXがアドレスお
よびデータを基本モジュールMOBに同時に送ることを可
能とする。１個のパケットスイッチがXPACのように複数
の入力マトリクスを有する場合，制御ユニットUXの出力
側には例えば８個の中から１個のモジュールを選択する
ために線AD0−AD2が必要となるように，マトリクスと同
数の基本モジュールMOBが供給される。
方向データバスDE0−DE15および書込み要求線SELが供給
される。バスDE0−DE15は制御ユニットUXがアドレスお
よびデータを基本モジュールMOBに同時に送ることを可
能とする。１個のパケットスイッチがXPACのように複数
の入力マトリクスを有する場合，制御ユニットUXの出力
側には例えば８個の中から１個のモジュールを選択する
ために線AD0−AD2が必要となるように，マトリクスと同
数の基本モジュールMOBが供給される。
最後に，制御ユニットUXとUCC間には，データ交換リ
ンクLLが設けられ，これを通して制御ユニットUCCは，
新たに確立された通信に割り当てたれた平均フロー値に
関するデータを送る。
ンクLLが設けられ，これを通して制御ユニットUCCは，
新たに確立された通信に割り当てたれた平均フロー値に
関するデータを送る。
第５図に示される基本モジュールは，メモリMDET,タ
イムベースBTC,書込みマルチプレクサMUX1乃至MUX3,バ
ッファレジスタBUF1乃至BUF4,加算器ADD,2個の減算器SO
U1およびSOU2,除算器PIV,2個の比較器COMP1およびCOMP
2,ロジック制御回路CLCおよびゲートP1乃至P4のような
基本ロジック回路から構成されている。
イムベースBTC,書込みマルチプレクサMUX1乃至MUX3,バ
ッファレジスタBUF1乃至BUF4,加算器ADD,2個の減算器SO
U1およびSOU2,除算器PIV,2個の比較器COMP1およびCOMP
2,ロジック制御回路CLCおよびゲートP1乃至P4のような
基本ロジック回路から構成されている。
以下に見られるように，加算器ADDおよび減算器COUは
バッファBUF1とともに第１図と同じ役割を実現するアッ
プダウンカウンタDETDにより構成される。
バッファBUF1とともに第１図と同じ役割を実現するアッ
プダウンカウンタDETDにより構成される。
メモリMDTはＫワードに組織されている。スイッチン
グマトリクスXPACを介する可能な接続数と同数のワード
が存在する。ここではこのマトリクスが16個の入力マル
チプレクスEPACを有しかつそれらのラベルがバイト（８
ビット）を占めるパケットを処理するため，ワード数は
4096（16×28）となる。したがって,1個のラベルからの
ワードETIjおよび入力マルチプレクスEPACの識別ワード
ｅはともにメモリMDET内の任意のワードの完全なアドレ
スを定義する。
グマトリクスXPACを介する可能な接続数と同数のワード
が存在する。ここではこのマトリクスが16個の入力マル
チプレクスEPACを有しかつそれらのラベルがバイト（８
ビット）を占めるパケットを処理するため，ワード数は
4096（16×28）となる。したがって,1個のラベルからの
ワードETIjおよび入力マルチプレクスEPACの識別ワード
ｅはともにメモリMDET内の任意のワードの完全なアドレ
スを定義する。
第６図のメモリMDETの各ワードは複数のフィールドC
1,C2,C3およびC4に分解されている。
1,C2,C3およびC4に分解されている。
フィールドC1は，問題のワードの２回の読み出しの間
におけるアップダウンカウンタDETDの内容mClを貯蔵す
るために用いられる４ビットメモリである。
におけるアップダウンカウンタDETDの内容mClを貯蔵す
るために用いられる４ビットメモリである。
フィールドC2は，問題の接続のために選ばれたピーク
参照フローの分周比mC2ｒを含む４ビットメモリで，こ
の分周比は除算器DIV内で用いられる。
参照フローの分周比mC2ｒを含む４ビットメモリで，こ
の分周比は除算器DIV内で用いられる。
フィールドC3は，ピークフロー基準を発生するタイム
ベースBTCの４個のカウンタCc0乃至Cc3から関連する計
数の選択アドレスmC3を含む２ビットメモリである。
ベースBTCの４個のカウンタCc0乃至Cc3から関連する計
数の選択アドレスmC3を含む２ビットメモリである。
フィールドC4は，タイムベースBTC内で選ばれた関連
するカウンタCc0乃至Cc3の現状態mC4を蓄積するために
用いられる16ビットメモリである。
するカウンタCc0乃至Cc3の現状態mC4を蓄積するために
用いられる16ビットメモリである。
メモリMDETのアドレス入力はバッファBUF2の出力に接
続され，バッファBUF2の一方の入力はマルチプレクサMU
X1の出力に接続され，他方の入力はマルチプレクサMUX2
の出力に接続される。マルチプレクサMUX1およびMUX2の
第１の入力はそれぞれリンクｅおよびD1に接続され，他
方，それらの第２の入力はそれぞれバッファBUF3の対応
する出力に接続されている。
続され，バッファBUF2の一方の入力はマルチプレクサMU
X1の出力に接続され，他方の入力はマルチプレクサMUX2
の出力に接続される。マルチプレクサMUX1およびMUX2の
第１の入力はそれぞれリンクｅおよびD1に接続され，他
方，それらの第２の入力はそれぞれバッファBUF3の対応
する出力に接続されている。
マルチプレクサMUX3の第１の入力はバッファBUF1の出
力に接続され，第２の入力はバッファBUF3の対応する出
力に接続される。
力に接続され，第２の入力はバッファBUF3の対応する出
力に接続される。
マルチプレクサMUX1,MUX2およびMUX3の制御入力は比
較器COMP1の出力に接続され，比較器の第１の入力はリ
ンクD1に，また第２の入力はレジスタZ0の出力に接続さ
れる。このレジスタは空パケットラベルのバイトを含
み，このラベルはまたゼロラベルとも称される。比較器
COMP1はまた書込ロジック回路CLCの出力に接続されるイ
ネーブル入力を備えている。このイネーブル入力はマイ
クロプロセサを有する制御ユニットUXがバッファBUFに
アドレスデータおよびメモリDETDに書き込むデータをロ
ードしたとき付勢され，次いで回路CLCを付勢する。リ
ンク通信を確立した際，制御ユニットUCCはリンクLLを
介して制御ユニットUXにメモリMDET内の上記通信リンク
を識別するアドレスETIjeに存在するワードであるフィ
ールドC2およびC3の内容を伝送する。
較器COMP1の出力に接続され，比較器の第１の入力はリ
ンクD1に，また第２の入力はレジスタZ0の出力に接続さ
れる。このレジスタは空パケットラベルのバイトを含
み，このラベルはまたゼロラベルとも称される。比較器
COMP1はまた書込ロジック回路CLCの出力に接続されるイ
ネーブル入力を備えている。このイネーブル入力はマイ
クロプロセサを有する制御ユニットUXがバッファBUFに
アドレスデータおよびメモリDETDに書き込むデータをロ
ードしたとき付勢され，次いで回路CLCを付勢する。リ
ンク通信を確立した際，制御ユニットUCCはリンクLLを
介して制御ユニットUXにメモリMDET内の上記通信リンク
を識別するアドレスETIjeに存在するワードであるフィ
ールドC2およびC3の内容を伝送する。
メモリMDETのフィールドC1への対応する書込み入力は
マルチプレクサMUX3の出力に接続される。フィールドC2
およびC3の書込入力はそれぞれバッファBUF3の対応する
出力に接続されている。フィールドC4の書込み入力はバ
ッファBUF4の出力に接続されている。
マルチプレクサMUX3の出力に接続される。フィールドC2
およびC3の書込入力はそれぞれバッファBUF3の対応する
出力に接続されている。フィールドC4の書込み入力はバ
ッファBUF4の出力に接続されている。
フィールドC1の４本の読出し線は一方で加算器ADDの
Ｂオペランド入力に接続され，他方ではその反転出力が
加算器ADDのＡオペランド入力に接続されたNANDゲートP
1の入力に接続される。かくしてメモリMDETから１ワー
ドを読み出す毎に加算器ADDは対応するフィールドC1の
内容mC1に，この内容がすでに15に等しい場合（２進数
で11111）を除き１単位を加算する。フィールドC2の４
本の読出し線は除算器DIVの制御入力に接続される。フ
ィールドC3の２本の読出し線は後述するように４カウン
タから１カウンタを選択するためにタイムベースBTCの
選択入力SDCに接続される。最後に，フィールドC4の16
本の読出し線は減算器SOU2のＢオペランド入力に接続さ
れ，減算器のＡオペランド入力はタイムベースBTCの選
択出力に接続されている。出力SCSの16本の線は第11図
に示す信号Vcを供給し，これらはバッファBUF4の入力に
接続される。
Ｂオペランド入力に接続され，他方ではその反転出力が
加算器ADDのＡオペランド入力に接続されたNANDゲートP
1の入力に接続される。かくしてメモリMDETから１ワー
ドを読み出す毎に加算器ADDは対応するフィールドC1の
内容mC1に，この内容がすでに15に等しい場合（２進数
で11111）を除き１単位を加算する。フィールドC2の４
本の読出し線は除算器DIVの制御入力に接続される。フ
ィールドC3の２本の読出し線は後述するように４カウン
タから１カウンタを選択するためにタイムベースBTCの
選択入力SDCに接続される。最後に，フィールドC4の16
本の読出し線は減算器SOU2のＢオペランド入力に接続さ
れ，減算器のＡオペランド入力はタイムベースBTCの選
択出力に接続されている。出力SCSの16本の線は第11図
に示す信号Vcを供給し，これらはバッファBUF4の入力に
接続される。
減算器SOU2はそのＡおよびＢ入力にそれぞれ印加され
る16ビットワードVcおよびmC4の較差を計算し，除算器D
IVに対し16ビットの較差ワードVeを発生する。除算器は
較差ワードの での除算を実行するが，これはmC2ステップの左方シフ
トに対応する。除算器DIVの16本の出力線から，ワード
Ｘを構成する最小桁ビットを搬送する最初の４本は一方
で減算器SOU1のＢオペランドに接続され，他方では比較
器COMP2の第２の入力に接続される。除算器DIVの他の12
本の出力線はORゲートP2の12本の入力に接続される。
る16ビットワードVcおよびmC4の較差を計算し，除算器D
IVに対し16ビットの較差ワードVeを発生する。除算器は
較差ワードの での除算を実行するが，これはmC2ステップの左方シフ
トに対応する。除算器DIVの16本の出力線から，ワード
Ｘを構成する最小桁ビットを搬送する最初の４本は一方
で減算器SOU1のＢオペランドに接続され，他方では比較
器COMP2の第２の入力に接続される。除算器DIVの他の12
本の出力線はORゲートP2の12本の入力に接続される。
加算器ADDの４本の出力線は一方で減算器SOU4のＡオ
ペランドに接続され，他方で比較器COMP2の第１入力に
接続される。減算器SOU1の４本の出力線は第11図に示す
ようにワードＺを供給するが，一方でバッファBUF1の入
力に接続され，他方でその出力に信号DEPを発生するAND
ゲートP3の入力に接続される。
ペランドに接続され，他方で比較器COMP2の第１入力に
接続される。減算器SOU1の４本の出力線は第11図に示す
ようにワードＺを供給するが，一方でバッファBUF1の入
力に接続され，他方でその出力に信号DEPを発生するAND
ゲートP3の入力に接続される。
ORゲートP2の出力はORゲートP4の１入力に接続され
る。ゲートP4の第２の入力は比較器COMP2の出力に接続
され，その出力はバッファBUF1のCLR入力に接続され
る。
る。ゲートP4の第２の入力は比較器COMP2の出力に接続
され，その出力はバッファBUF1のCLR入力に接続され
る。
第５図のモジュールMOBの動作説明の前に，第７図に
そのブロック図が示されるタイムベースBTCについて詳
細に説明する。
そのブロック図が示されるタイムベースBTCについて詳
細に説明する。
ラインベースBTCはパルス発生器SEN,4個のカウンタCc
0乃至Cc3および16個のマルチプレクサMUY0乃至MUY15か
ら構成される。
0乃至Cc3および16個のマルチプレクサMUY0乃至MUY15か
ら構成される。
第８図に示すパルス発生器GENは４段の２進カウンタ
により構成され，この信号は信号源HLから280Mbit/sの
速度で局部クロック信号ｈを受信し，またそのゼロリセ
ットCLR入力はマトリクスXPAXから信号Ｈあるいはバイ
トクロックを受信する。カウンタCPT1の４個の出力f1乃
至f4は同じ参照符号で指示される信号を発生する。これ
らの信号の周波数はそれぞれ140,70,35および17,5Mbit/
sである。これらの信号ｈおよびl1乃至l4は第9.1図乃至
9.5図に示される。
により構成され，この信号は信号源HLから280Mbit/sの
速度で局部クロック信号ｈを受信し，またそのゼロリセ
ットCLR入力はマトリクスXPAXから信号Ｈあるいはバイ
トクロックを受信する。カウンタCPT1の４個の出力f1乃
至f4は同じ参照符号で指示される信号を発生する。これ
らの信号の周波数はそれぞれ140,70,35および17,5Mbit/
sである。これらの信号ｈおよびl1乃至l4は第9.1図乃至
9.5図に示される。
出力l2乃至l4は第9.6乃至9.9図に波形が示される信号
Bu,Vv,BwおよびTxを発生するデコーダDEC1の入力に接続
される。実際には，デコーダDEC1は下記論理式を解くロ
ジック回路である。すなわち， Bu＝12/.13/.14/ Bv＝12.13/.13/ Bw＝12/.13.14/ Bx＝12.13.14/ ここで、論理式中の符号＝は等号を、ドット・論理積
をそしてスラッシュ／はスラッシュの前の信号の反転信
号をそれぞれ示す。以下の説明でも同様に用いられる。
Bu,Vv,BwおよびTxを発生するデコーダDEC1の入力に接続
される。実際には，デコーダDEC1は下記論理式を解くロ
ジック回路である。すなわち， Bu＝12/.13/.14/ Bv＝12.13/.13/ Bw＝12/.13.14/ Bx＝12.13.14/ ここで、論理式中の符号＝は等号を、ドット・論理積
をそしてスラッシュ／はスラッシュの前の信号の反転信
号をそれぞれ示す。以下の説明でも同様に用いられる。
これらの信号のそれぞれはl1の１周期の間高レベルに
あり，次いで次の３周期の間高レベルにある。高レベル
の時間は１つの信号から次の信号へ位相がシフトされ
る。
あり，次いで次の３周期の間高レベルにある。高レベル
の時間は１つの信号から次の信号へ位相がシフトされ
る。
信号l3はまた，第9.10図に示される信号Bz1を発生す
るインバータ1NVに印加される。
るインバータ1NVに印加される。
最後に，信号l3は第２のバイナリカウンタCPT2の入力
に印加される。カウンタCPT2は３段構成で３つの出力m1
乃至m3を有し，信号l3とともにデコーダDEC2に印加され
る信号を発生する。デコーダDEC2は第10.1図に示される
16個の信号t0乃至t15を発生する。このデコーダDEC2は
上述したものと同様な論理式を解くが，この論理式は右
辺に３項の代りに４項を有する。信号t0乃至t15のそれ
ぞれは信号l3の半周器の間高レベルにあり，次いで15個
の半周期の間低レベルにあることがわかる。高レベルの
時間は１つ信号から次の信号にシフトされる。周期的な
信号である信号l3は35Mbit/sの速度に対応することに注
目すべきである。
に印加される。カウンタCPT2は３段構成で３つの出力m1
乃至m3を有し，信号l3とともにデコーダDEC2に印加され
る信号を発生する。デコーダDEC2は第10.1図に示される
16個の信号t0乃至t15を発生する。このデコーダDEC2は
上述したものと同様な論理式を解くが，この論理式は右
辺に３項の代りに４項を有する。信号t0乃至t15のそれ
ぞれは信号l3の半周器の間高レベルにあり，次いで15個
の半周期の間低レベルにあることがわかる。高レベルの
時間は１つ信号から次の信号にシフトされる。周期的な
信号である信号l3は35Mbit/sの速度に対応することに注
目すべきである。
発生器GENはまた３個のORゲートP4乃至P6を備えてい
る。ORゲートP4はデコーダDEC2の出力t1,t3,t5,t7,t11
およびt13にそれぞれ接続される７個の入力を有してい
る。ORゲートの出力は第10.2図に示される信号nIを発生
する。この信号は周期的ではないが平均周期32.7nSを有
する30.6Mbit/sの平均速度に対応している。
る。ORゲートP4はデコーダDEC2の出力t1,t3,t5,t7,t11
およびt13にそれぞれ接続される７個の入力を有してい
る。ORゲートの出力は第10.2図に示される信号nIを発生
する。この信号は周期的ではないが平均周期32.7nSを有
する30.6Mbit/sの平均速度に対応している。
ORゲートP5はデコーダDEC2の出力t1,t3,t7,t9,t11お
よびt15にそれぞれ接続された６個の入力を有してい
る。ORゲートの出力は第10.3図に示された信号n2を発生
する。周期的でないこの信号は平均周期38nsを有し，平
均速度26.2Mbit/sに対応している。
よびt15にそれぞれ接続された６個の入力を有してい
る。ORゲートの出力は第10.3図に示された信号n2を発生
する。周期的でないこの信号は平均周期38nsを有し，平
均速度26.2Mbit/sに対応している。
ORゲートP6はそれぞれデコーダDEC2の出力t1,t5,t7,t
11およびt15に接続された５個の入力を有している。OR
ゲートの出力は第10.4図に示される信号n3を発生する。
この信号は周期的ではないが，平均周期45.7nsを有する
平均速度21.87Mbit/sに対応する。
11およびt15に接続された５個の入力を有している。OR
ゲートの出力は第10.4図に示される信号n3を発生する。
この信号は周期的ではないが，平均周期45.7nsを有する
平均速度21.87Mbit/sに対応する。
信号l3およびn1乃至n3は,16段のバイナリカウンタCcO
a乃至Cc3の信号入力にそれぞれ印加される。
a乃至Cc3の信号入力にそれぞれ印加される。
各マルチプレクサMUYiは４個の信号入力を有し，これ
らはそれぞれカウンタCc0乃至Cc3の第ｉ番目の出力に接
続される。各マルチプレクサMUYiはそれぞれ選択制御SD
Cの２個の入力線に接続された２個の制御線を有してい
る。したがって,2ビットの選択ワードを受信した時，マ
ルチプレクサMUY0乃至MUY15からなる装置は，カウンタC
c0乃至Cc3のうちの１つの状態を伝送する。マルチプレ
クサMUY0乃至MUY15の出力は16本の出力線SCSに接続され
る。
らはそれぞれカウンタCc0乃至Cc3の第ｉ番目の出力に接
続される。各マルチプレクサMUYiはそれぞれ選択制御SD
Cの２個の入力線に接続された２個の制御線を有してい
る。したがって,2ビットの選択ワードを受信した時，マ
ルチプレクサMUY0乃至MUY15からなる装置は，カウンタC
c0乃至Cc3のうちの１つの状態を伝送する。マルチプレ
クサMUY0乃至MUY15の出力は16本の出力線SCSに接続され
る。
再び第５図を参照すると，メモリMDET内のワードを読
み出すと，線SDCは付勢され,16ビットのワードVcが減算
器SOU2のＡオペランドに与えられるように発生される。
同様に，フィールドC4の読み出しにより16ビットのワー
ドmC4が成生されこれは減算器SOU2のＢオペランドに印
加される。減算器SOU2は16ビットワードVeの形の較差
（Ａ−Ｂ）を発生する。除算器において，フィールドC2
の読み出しは，ワードｘを構成する４個の最小桁ビット
が減算器SOU1に用いられるために左方へのシフト数mC2
を制御する。最後にメモリMDETへの書込み時には，バッ
ファBUF4の内容は，フィールドC4の内容mC4をそこにタ
イムベースBTCの出力SCSにより供給されるワードを書込
むことにより，リフレッシュする。メモリMDETからのワ
ードを１つ読み出す都度，減算器SOU2はSDCにより選択
されたカウンタCc0乃至Cc3の数字を，以前の読み出しか
ら増加するために供給する。除算器DIVとともに４個の
カウンタCc0乃至Cc3の使用により，手段の相当な経済性
を可能とする。事実，タイムベースBTCのカウンタの数
を16個に倍増し除算器を除くことができる。しかしこの
解決法はより多くの入力を有するマルチプレクサを必要
とする。他方，信号n1乃至n7は，たとえこれらが正確に
周期的でなくても隣接する２つのパルス間に大きなギャ
ップが存在しないことが理解される。しかしこれらの信
号の増倍化は大きなギャップの導入につながる。
み出すと，線SDCは付勢され,16ビットのワードVcが減算
器SOU2のＡオペランドに与えられるように発生される。
同様に，フィールドC4の読み出しにより16ビットのワー
ドmC4が成生されこれは減算器SOU2のＢオペランドに印
加される。減算器SOU2は16ビットワードVeの形の較差
（Ａ−Ｂ）を発生する。除算器において，フィールドC2
の読み出しは，ワードｘを構成する４個の最小桁ビット
が減算器SOU1に用いられるために左方へのシフト数mC2
を制御する。最後にメモリMDETへの書込み時には，バッ
ファBUF4の内容は，フィールドC4の内容mC4をそこにタ
イムベースBTCの出力SCSにより供給されるワードを書込
むことにより，リフレッシュする。メモリMDETからのワ
ードを１つ読み出す都度，減算器SOU2はSDCにより選択
されたカウンタCc0乃至Cc3の数字を，以前の読み出しか
ら増加するために供給する。除算器DIVとともに４個の
カウンタCc0乃至Cc3の使用により，手段の相当な経済性
を可能とする。事実，タイムベースBTCのカウンタの数
を16個に倍増し除算器を除くことができる。しかしこの
解決法はより多くの入力を有するマルチプレクサを必要
とする。他方，信号n1乃至n7は，たとえこれらが正確に
周期的でなくても隣接する２つのパルス間に大きなギャ
ップが存在しないことが理解される。しかしこれらの信
号の増倍化は大きなギャップの導入につながる。
上述の説明から，除算器DIVの最小桁４ビットは，問
題のワードの以前の読み出し以後与えられた第2a図の表
示法を再び参照することにより，パルスICの数ｘを表わ
すことがわかる。したがって，このワードの読み出しは
そのアドレスがバッファBUF2からメモリMDETのアドレス
入力に送られた際，すなわちD1がワードのラベルを伝送
し，かつ，ｅが問題の入力マルチプレクスを識別する
時，行なわれる。これらのワードの読み出しにより,4ビ
ットフィールドC1の内容mC1が加算器ADDのＢオペランド
に転送される。もしこの内容mC1が15より小さい場合
は，ゲートP1はＡオペランドに対し，第2a図のパルスIP
を表わす１を伝送する。加算器ADDはかくして値（mC1＋
１）を発生する。もしフィールドC1の内容mC1がすでに1
5に等しい場合，ゲートP1は０を発生し，加算器ADDは15
に等しい値mC1を発生する。
題のワードの以前の読み出し以後与えられた第2a図の表
示法を再び参照することにより，パルスICの数ｘを表わ
すことがわかる。したがって，このワードの読み出しは
そのアドレスがバッファBUF2からメモリMDETのアドレス
入力に送られた際，すなわちD1がワードのラベルを伝送
し，かつ，ｅが問題の入力マルチプレクスを識別する
時，行なわれる。これらのワードの読み出しにより,4ビ
ットフィールドC1の内容mC1が加算器ADDのＢオペランド
に転送される。もしこの内容mC1が15より小さい場合
は，ゲートP1はＡオペランドに対し，第2a図のパルスIP
を表わす１を伝送する。加算器ADDはかくして値（mC1＋
１）を発生する。もしフィールドC1の内容mC1がすでに1
5に等しい場合，ゲートP1は０を発生し，加算器ADDは15
に等しい値mC1を発生する。
減算器SOU1はmC1あるいは（mC1＋１）から値ｘを引
き，（mC1−２）か（mC1＋１−Ｘ）のいずれかを発生す
る。この値ｚはバッファBUF1にメモリMDET内の同一アド
レスの書込みのために伝送される。メモリMDET内におい
てこの値ｚはフィールドC1の新たな内容mC1になる。さ
らに，もしこの値が15に等しい場合,ANDゲートP3はその
出力を介して信号DEPを伝送する。この信号は前述した
ようにマトリクスXPAC内においてパケットの除去を生じ
させる。
き，（mC1−２）か（mC1＋１−Ｘ）のいずれかを発生す
る。この値ｚはバッファBUF1にメモリMDET内の同一アド
レスの書込みのために伝送される。メモリMDET内におい
てこの値ｚはフィールドC1の新たな内容mC1になる。さ
らに，もしこの値が15に等しい場合,ANDゲートP3はその
出力を介して信号DEPを伝送する。この信号は前述した
ようにマトリクスXPAC内においてパケットの除去を生じ
させる。
他の点について述べると，特定の通信に関する２個の
パケットの到着時の時間間隔，すなわち，同じワードの
２回の読み出しの時間間隔が非常に大きい場合，除算器
DIVの出力ワードの値を15より大きくすることが可能で
ある。この場合には，値ｘは意味がないが最大桁の少く
も１つは１であるため,ORゲートP2はORゲートP4を介し
てCLR信号をバッファBUF1に伝送する。メモリMDETのフ
ィールドC1に書込まれた新しい値mC1はしたがって０と
なる。
パケットの到着時の時間間隔，すなわち，同じワードの
２回の読み出しの時間間隔が非常に大きい場合，除算器
DIVの出力ワードの値を15より大きくすることが可能で
ある。この場合には，値ｘは意味がないが最大桁の少く
も１つは１であるため,ORゲートP2はORゲートP4を介し
てCLR信号をバッファBUF1に伝送する。メモリMDETのフ
ィールドC1に書込まれた新しい値mC1はしたがって０と
なる。
減算器SOU1のＢオペランドに印加された値がそのＦオ
ペランドに印加された値より大きい場合には，減算器SO
U1はバッファBUF1に値０を伝送する。もし印加された値
が等しい場合，比較器COMP2はまたORゲートP4によりCLR
信号をバッファBUF1に伝送する。
ペランドに印加された値より大きい場合には，減算器SO
U1はバッファBUF1に値０を伝送する。もし印加された値
が等しい場合，比較器COMP2はまたORゲートP4によりCLR
信号をバッファBUF1に伝送する。
加算器ADD,減算器SOU1およびバッファBUFの組は第１
図のアップダウンカウンタと同一目的を実行することが
明らかである。
図のアップダウンカウンタと同一目的を実行することが
明らかである。
第11図のタイミング図はすでに説明した作用の実行を
可能とするメモリMDETの読出し−書込みサイクルを示す
ものである。その発生についてすでに説明された信号l
1,Bu,Bv,Bw,BxおよびBzが第8,9.2および9.6乃至9.10図
に関連して示される。信号Bx/およびBw/の図もまた示さ
れている。信号Bx/はバッファBUF2に印加される。信号B
w/はメモリMDETの読出し−書込み制御に印加される。信
号BvはバッファBUF1およびBUF4に印加される。
可能とするメモリMDETの読出し−書込みサイクルを示す
ものである。その発生についてすでに説明された信号l
1,Bu,Bv,Bw,BxおよびBzが第8,9.2および9.6乃至9.10図
に関連して示される。信号Bx/およびBw/の図もまた示さ
れている。信号Bx/はバッファBUF2に印加される。信号B
w/はメモリMDETの読出し−書込み制御に印加される。信
号BvはバッファBUF1およびBUF4に印加される。
タイミング図ETIはマトリクスXPACから到来し，マル
チプレクサMUX1およびMUX2にそれぞれ印加される一連の
ワードｅを表わす。このワードが零ラベルと異なる場
合，すなわち第11図における０の場合は，それはフロー
制御サイクルを起動させ，それが零のそれに等しい時，
すなわち第11図における０の時，それは制御ユニットUX
に対しメモリMDETへの書込みの可能性を与える。
チプレクサMUX1およびMUX2にそれぞれ印加される一連の
ワードｅを表わす。このワードが零ラベルと異なる場
合，すなわち第11図における０の場合は，それはフロー
制御サイクルを起動させ，それが零のそれに等しい時，
すなわち第11図における０の時，それは制御ユニットUX
に対しメモリMDETへの書込みの可能性を与える。
タイミング図ADは，ワードD1,ｅあるいはユニットUX
により供給されたデータから推論された新たな読出しア
ドレスがバッファBUF2内でBx/により有効化された瞬間
を示すものである。フィールドC1乃至C4のタイミング図
mC乃至mC4はそれぞれ加算器ADD,除算器DIVの制御入力，
減算器SOU2の入力SDCおよびＢオペランドの読み出しに
利用される。
により供給されたデータから推論された新たな読出しア
ドレスがバッファBUF2内でBx/により有効化された瞬間
を示すものである。フィールドC1乃至C4のタイミング図
mC乃至mC4はそれぞれ加算器ADD,除算器DIVの制御入力，
減算器SOU2の入力SDCおよびＢオペランドの読み出しに
利用される。
タイミング図BTCは，タイムベースBTC内において，カ
ウンタCc0乃至Cc3がその状態を変化する瞬間，この瞬間
は信号Bzにより定義されるが，を示している。
ウンタCc0乃至Cc3がその状態を変化する瞬間，この瞬間
は信号Bzにより定義されるが，を示している。
タイミング図Vcは，マルチプレクサMUY0乃至MUY15が
Ａオペランドの値Veを減算器SOU2に与えるよう制御され
る瞬間を示す図である。タイミング図Veは計算（Ａ−
Ｂ）が減算器内で完了した瞬間を示し，タイミング図Di
Vは，除算器DIV内においてＢオペランドを減算器SOU1に
与えるため除算が完了した瞬間を示す。
Ａオペランドの値Veを減算器SOU2に与えるよう制御され
る瞬間を示す図である。タイミング図Veは計算（Ａ−
Ｂ）が減算器内で完了した瞬間を示し，タイミング図Di
Vは，除算器DIV内においてＢオペランドを減算器SOU1に
与えるため除算が完了した瞬間を示す。
タイミング図Mc1＋およびｚは加算器ADD内で加算演算
が，また減算器SOU1内における減算演算がそれぞれ完了
した瞬間をそれぞれ示す。タイミング図DC1はBvの制御
によりバッファBUF1およびBUF4の出力値が与えられた瞬
間を示している。
が，また減算器SOU1内における減算演算がそれぞれ完了
した瞬間をそれぞれ示す。タイミング図DC1はBvの制御
によりバッファBUF1およびBUF4の出力値が与えられた瞬
間を示している。
信号Bw/の先端縁がBUF1およびBUF4内に存在する値の
フィールドC1およびC4への書込みを起動させることに注
意すべきである。
フィールドC1およびC4への書込みを起動させることに注
意すべきである。
１つのサイクルはフィールドC1乃至C4の読出しを可能
とする引き続いて起こるアドレス指定ETIjおよびｅによ
り開始し，その後内容mC1,mC4の内容に対する演算の実
行，そして内容mC2およびmC3による選択，最後に,1つの
サイクルは再起動する新たなアドレス指定の前における
新たな値mC1およびmC4の書込みからなることが明らかで
ある。
とする引き続いて起こるアドレス指定ETIjおよびｅによ
り開始し，その後内容mC1,mC4の内容に対する演算の実
行，そして内容mC2およびmC3による選択，最後に,1つの
サイクルは再起動する新たなアドレス指定の前における
新たな値mC1およびmC4の書込みからなることが明らかで
ある。
１個の空パケットが入力接続EPACに現われると，その
ラベルは比較器COMP1内で認識され，比較器はマルチプ
レクサMOX1乃至MOX3を切換え，他方でメモリMDETの読出
しを禁止する。したがって１書込みサイクルが開始しこ
の中で制御ユニットUXのマイクロプロセッサはバッファ
BUF3内の１アドレスにバッファBUF3内にも書込まれたデ
ータを書き込む。この分野の知識を有する者であればこ
れはすでに説明したサイクルと同じ期間を有するものと
決定することは容易であるため，詳細な説明は必要ない
ものと考えられる。そのような更新が生ずるや否や，制
御ユニットはリンクSELにより再びイネーブルにされた
バッファBUF3および回路CLCを介して新たな書込みを準
備する。
ラベルは比較器COMP1内で認識され，比較器はマルチプ
レクサMOX1乃至MOX3を切換え，他方でメモリMDETの読出
しを禁止する。したがって１書込みサイクルが開始しこ
の中で制御ユニットUXのマイクロプロセッサはバッファ
BUF3内の１アドレスにバッファBUF3内にも書込まれたデ
ータを書き込む。この分野の知識を有する者であればこ
れはすでに説明したサイクルと同じ期間を有するものと
決定することは容易であるため，詳細な説明は必要ない
ものと考えられる。そのような更新が生ずるや否や，制
御ユニットはリンクSELにより再びイネーブルにされた
バッファBUF3および回路CLCを介して新たな書込みを準
備する。
第１図はパケットスイッチに関連するフロー制御回路の
第１の実施例を示すブロック図， 第2a乃至2c図は第１図の回路の動作を示すタイミング
図， 第3a乃至3b図は第１図の回路の動作を別の方法で示す
図， 第４図は第１図のものよりもより完全なフロー制御回路
の第２の実施例を示すブロック図， 第５図は第４図の回路に用いられる制御モジュールの概
略ブロック図， 第６図は第６図のモジュールで用いられるメモリからの
メッセージの構造を示す図， 第７図は第４図のタイムベース回路の概略ブロック図， 第８図は第７図のタイムベースにおけるパルス発生器の
概略図， 第9.1乃至9.10図は第７図のタイムベースにおいて発生
された信号を示すタイミング図， 第10.1乃至10.4図は第7,8図の回路において発生される
他の信号のタイミング図， 第11図は第５図のモジュールの動作サイクルを示すタイ
ミング図である。 XPAC:パケットスイッチ,EPAC:入力接続,SPAC:出力接続,
BTC:タイムベース,UX;制御ユニット,CCAD:フレーミング
回路,CETI:比較器,RETI:レジスタ,DETD:アップダウンカ
ウンタ,dR:フロー,dC:ピークフロー,CE:入力回路,MRE:
入力回転マトリクス,D/S:出力回路,MOB:基本モジュー
ル,D1,ｅ,H,DEP:リンク,ETIj:ラベル,MC:メモリ,UCC:制
御ユニット,MUX1〜MUX3:マルチプレクサ,BUF1〜BUF4:バ
ッファレジスタ,ADD:加算器,SOU1〜SOU2:減算器,PIV:除
算器,COMP1〜COMP2:比較器,CLC:ロジック制御回路,P1〜
P4:ゲート,MDT:メモリ,C1〜C4:フィールド,Cc0〜Cc3:カ
ウンタ
第１の実施例を示すブロック図， 第2a乃至2c図は第１図の回路の動作を示すタイミング
図， 第3a乃至3b図は第１図の回路の動作を別の方法で示す
図， 第４図は第１図のものよりもより完全なフロー制御回路
の第２の実施例を示すブロック図， 第５図は第４図の回路に用いられる制御モジュールの概
略ブロック図， 第６図は第６図のモジュールで用いられるメモリからの
メッセージの構造を示す図， 第７図は第４図のタイムベース回路の概略ブロック図， 第８図は第７図のタイムベースにおけるパルス発生器の
概略図， 第9.1乃至9.10図は第７図のタイムベースにおいて発生
された信号を示すタイミング図， 第10.1乃至10.4図は第7,8図の回路において発生される
他の信号のタイミング図， 第11図は第５図のモジュールの動作サイクルを示すタイ
ミング図である。 XPAC:パケットスイッチ,EPAC:入力接続,SPAC:出力接続,
BTC:タイムベース,UX;制御ユニット,CCAD:フレーミング
回路,CETI:比較器,RETI:レジスタ,DETD:アップダウンカ
ウンタ,dR:フロー,dC:ピークフロー,CE:入力回路,MRE:
入力回転マトリクス,D/S:出力回路,MOB:基本モジュー
ル,D1,ｅ,H,DEP:リンク,ETIj:ラベル,MC:メモリ,UCC:制
御ユニット,MUX1〜MUX3:マルチプレクサ,BUF1〜BUF4:バ
ッファレジスタ,ADD:加算器,SOU1〜SOU2:減算器,PIV:除
算器,COMP1〜COMP2:比較器,CLC:ロジック制御回路,P1〜
P4:ゲート,MDT:メモリ,C1〜C4:フィールド,Cc0〜Cc3:カ
ウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランソワ ジョエル フランス共和国，22700 ペロ‐グイレ ック，セイント クゥア ペロ，プラ コテル ビハン（番地なし) (56)参考文献 特開 昭57−35449（ＪＰ，Ａ) 特開 昭59−111493（ＪＰ，Ａ)
Claims (8)
- 【請求項１】非同期タイムマルチプレクサーにより搬送
されるパケットフローを制御する方法において、１つの
通信からのパケットはそれらのラベルおよびそれらを搬
送するマルチプレクスの同一性により識別される方法で
あって、この方法は各通信に予め定められたクロック周
波数および所定のスレショールド値（Ｎ）を割り当てる
手段を含み、当該通信に属する入力パケットの数と前記
クロックにより発生されたパルス数との間の較差を決定
すること、および、もし前記較差が前記所定のスレショ
ールド（Ｎ）に到達するとき、前記較差が前記所定のス
レショールド（Ｎ）よりも低い値に戻らない限り、当該
通信に属するパケットの除去を起動する警告信号（DE
P）を発生することを特徴とするパケットフロー制御方
法。 - 【請求項２】警告信号（DEP）はスイッチ（XPAC）から
なる制御手段により用いられ、前記スイッチは当該通信
の情報源に対し、その速度（dR）を減少することを要求
するメッセージを伝送し、かつ、情報源に対しパケット
の喪失を警告するメッセージを伝送することを特徴とす
る前記特許請求の範囲（１）記載のパケットフロー制御
方法。 - 【請求項３】アップダウンカウンタ（DETD）を備え、こ
のカウンタのダウンカウント入力は前記通信に割り当て
られたパルスをその最大速度（dC）において受信し、前
記カウンタのカウント入力は前記通信に属する各パケッ
トの伝送の都度パルスを受信し、前記アップダウンカウ
ンタはその計数値が最大計数値に達したとき、前記警告
信号（DEP）を発生することを特徴とする前記特許請求
の範囲（１）あるいは（２）によるパケットフロー制御
方法の実施のためのパケットフロー制御装置。 - 【請求項４】前記アップダウンカウンタは，第１の貯蔵
レジスタ（C4）、第２の貯蔵レジスタ（C1）、増加加算
器（ADD）、複数個のカウンタ（Cc0又はCc1又はCc2又は
Cc3）、第１の減算器（SOU2）、第２の減算器（SOU1）
およびピーク値検出回路（P3）を備え、前記複数個のカ
ウンタ（Cc0乃至Cc3）の入力は当該通信に割り当てられ
た最大速度（dC）に依存する速度のパルスを受信し、前
記複数個のカウンタ（Cc0乃至Cc3）の出力は、一方で第
１の貯蔵レジスタ（C4）のローデイング入力に、他方で
前記第１の減算器（SOU2）の第１のオペランド入力
（Ａ）に接続され、前記第１の減算器（SOU2）の他のオ
ペランド入力（Ｂ）は前記第１の貯蔵レジスタ（C4）の
出力に接続され、前記増加加算器（ADD）の入力は前記
第２の貯蔵レジスタ（C1）の出力に接続され、前記増加
加算器（ADD）および前記第１の減算器（SOU2）の出力
前記第２の減算器（SOU1）のオペランド入力（Ａ、Ｂ）
に接続され、この第２の減算器（SOU1）の出力は一方で
は前記第２の貯蔵レジスタ（C1）のローディング入力
に、他方ではその出力に前記警告信号（DEP）を発生す
る最大値検出回路（P3）の入力に接続され、前記通信に
属する各パケットの伝送により前記複数個のカウンタ
（Cc0乃至Cc3）および前記第１の貯蔵レジスタ（C4）の
内容の前記第１の減算器オペランド入力（Ａ、Ｂ）への
伝送、第２の貯蔵レジスタ（C1）の内容の増加加算器
（ADD）への伝送、さらに増加加算器（ADD）および前記
第１の減算器（SOU2）の内容の前記第２の減算器（SOU
1）のオペランド入力（Ａ、Ｂ）への伝送、そして最後
に、第２の減算が実行された際、前記第１（C4）および
第２（C1）の貯蔵レジスタのローディングを起動させる
ことを特微とする前記特許請求の範囲（３）記載のパケ
ットフロー制御装置。 - 【請求項５】前記アップダウンカウンタは、非同期タイ
ムマルチプレクサによりメモリ（MDET）に搬送される複
数のパケットに対し、１つのパケットスイッチ（XPAC）
に入力される各パケットの識別信号（D1,ｅ）を受信す
る回路（MUX1,MUX2,BUF2）に関連づけられており、前記
メモリ（MDET）は前記スイッチ（XPAC）を介して確立さ
れる通信リンクの識別信号の数と同数のメッセージを含
み、前記識別信号（D1,ｅ）は前記メモリ（MDET）のア
ドレスを構成しており、各メッセージは複数個のワード
を構成しそのうちの２個（C4およびC1）は前記アップダ
ウンカウンタの第１および第２の貯蔵レジスタとして用
いられ、前記識別信号（D1,ｅ）はさらに複数のカウン
タ（Cc0乃至Cc3）を含むタイムベース（BTC）、前記カ
ウンタの１出力を選択的に切換えて前記第１の減算器
（SOU2）の第１のオペランド入力に供給するセレクタ
（MUY0乃至MUY15）とを備え、各メッセージは前記選択
を実行するために用いられる第３のワード（C3）を含ん
でいることを特徴とする前記特許請求の範囲（４）記載
のパケットフロー制御装置。 - 【請求項６】前記アップダウンカウンタはまた前記第１
の減算器（SOU2）の出力および前記第２の減算器（SOU
1）の対応するＢオペランド入力との間に分割比選択可
能な除算器（DIV）を有し、前記メモリの各メッセージ
は前記除算器の分割比を定義する第４のワードを含んで
いることを特徴とする前記特許請求の範囲（５）記載の
パケットフロー制御装置。 - 【請求項７】前記受信回路は、読み出し時メモリ（MDE
T）のアドレス指定を禁止するために空パケットラベル
の到着時イネーブルとされる識別手段（COMP2,Z0）を備
えていることを特徴とする前記特許請求の範囲（５）あ
るいは（６）記載のパケットフロー制御装置。 - 【請求項８】前記識別手段（COMP2,Z0）は、イネーブル
とされた時、制御ユニットUXのための書込み期間におい
て、メモリ（MDET）へのアクセス承認を発生することを
特徴とする前記特許請求の範囲（７）記載のパケットフ
ロー制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8707555A FR2616024B1 (fr) | 1987-05-26 | 1987-05-26 | Systeme et methode de controle de flux de paquets |
| FR8707555 | 1987-05-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63306742A JPS63306742A (ja) | 1988-12-14 |
| JP2630813B2 true JP2630813B2 (ja) | 1997-07-16 |
Family
ID=9351561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12722388A Expired - Fee Related JP2630813B2 (ja) | 1987-05-26 | 1988-05-26 | パケットフロー制御方法および装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4993024A (ja) |
| EP (1) | EP0293315B1 (ja) |
| JP (1) | JP2630813B2 (ja) |
| CA (1) | CA1311287C (ja) |
| DE (1) | DE3869207D1 (ja) |
| ES (1) | ES2031625T3 (ja) |
| FR (1) | FR2616024B1 (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330240B1 (en) | 1987-04-24 | 2001-12-11 | Hitachi, Ltd. | ATM cell switching system |
| US5365519A (en) | 1991-03-05 | 1994-11-15 | Hitachi, Ltd. | ATM switch1ng system connectable to I/O links having different transmission rates |
| USRE36751E (en) * | 1987-07-15 | 2000-06-27 | Hitachi, Ltd. | ATM switching system connectable to I/O links having different transmission rates |
| NL8900269A (nl) * | 1989-02-03 | 1990-09-03 | Nederland Ptt | Methode voor het via een meervoud van asynchroon tijdverdeelde transmissiekanalen overdragen van een stroom van datacellen, waarbij per transmissiekanaal een tellerstand wordt bijgehouden, die afhankelijk is van het aantal datacellen per tijd. |
| FR2643532B1 (fr) * | 1989-02-17 | 1991-05-10 | France Etat | Procede de reservation de debits et commutateurs temporels de paquets asynchrones |
| NL8900640A (nl) * | 1989-03-16 | 1990-10-16 | At & T & Philips Telecomm | Werkwijze voor het in atd (asynchronous time division) overdragen van datapakketten en een inrichting voor toepassing van deze werkwijze. |
| DE59010253D1 (de) * | 1989-09-29 | 1996-05-09 | Siemens Ag | Schaltungsanordnung zum Überprüfen der Einhaltung festgelegter Übertragungsbitraten bei der Übertragung von Nachrichtenzellen |
| DE59010648D1 (de) * | 1989-09-29 | 1997-03-27 | Siemens Ag | Schaltungsanordnung zum Ermitteln der einer ATM-Vermittlungsanlage im Zuge von virtuellen Verbindungen jeweils zugeführten Nachrichtensignalmenge und zur Überprüfung der Einhaltung festgelegter Bitraten |
| AU625628B2 (en) * | 1989-10-12 | 1992-07-16 | Alcatel N.V. | Device for regulating the throughput of virtual circuits on an asynchronous time-division multiplex transmission channel |
| FR2653285B1 (fr) * | 1989-10-12 | 1991-12-06 | Cit Alcatel | Dispositif d'evaluation du debit de circuits virtuels empruntant une voie de transmission a multiplexage temporel asynchrone. |
| US5189672A (en) * | 1989-10-12 | 1993-02-23 | Alcatel Cit | Device for regulating the throughput of virtual circuits on an asynchronous time-division multiplex transmission channel |
| FR2657482B1 (fr) * | 1990-01-19 | 1993-12-31 | Boyer Pierre | Methode et systeme de lissage et de controle de debits de communications temporelles asynchrones. |
| FR2668324B1 (fr) * | 1990-01-19 | 1993-08-13 | Boyer Pierre | Methode et systeme de lissage et de controle de debits de communications temporelles asynchrones. |
| JP2865782B2 (ja) * | 1990-03-16 | 1999-03-08 | 富士通株式会社 | 非同期伝送用ｃｏｄｅｃ装置 |
| CA2038458C (en) * | 1990-03-19 | 1999-01-26 | Susumu Tominaga | Route regulating apparatus |
| ATE127988T1 (de) * | 1990-03-23 | 1995-09-15 | Siemens Ag | Verfahren zum einrichten von virtuellen verbindungen in nach einem asynchronen transfermodus arbeitenden vermittlungseinrichtungen. |
| US5313455A (en) * | 1990-04-23 | 1994-05-17 | Koninklijke Ptt Nederland N.V. | Transmission system with recording of untransmitted packets |
| NL9000962A (nl) * | 1990-04-23 | 1991-11-18 | Nederland Ptt | Transmissiesysteem met registratie van niet-doorgelaten dataeenheden. |
| FR2662886B1 (fr) * | 1990-05-29 | 1992-08-14 | Boyer Pierre | Methode de mesure de la charge d'un multiplex et circuit pour sa mise en óoeuvre. |
| US5115429A (en) * | 1990-08-02 | 1992-05-19 | Codex Corporation | Dynamic encoding rate control minimizes traffic congestion in a packet network |
| FR2666467B1 (fr) * | 1990-08-28 | 1992-10-16 | Lmt Radio Professionelle | Procede et dispositif pour le comptage de trafic dans un reseau de commutation rapide par paquets. |
| JPH04156138A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | セル流入規制回路 |
| JP3128654B2 (ja) | 1990-10-19 | 2001-01-29 | 富士通株式会社 | 監視制御方法、監視制御装置及び交換システム |
| EP0487235B1 (en) * | 1990-11-21 | 1999-02-03 | AT&T Corp. | Bandwidth and congestion management in accessing broadband ISDN networks |
| JPH04257145A (ja) * | 1991-02-12 | 1992-09-11 | Hitachi Ltd | パケット流量制御方法およびパケット交換システム |
| JP3073249B2 (ja) * | 1991-03-20 | 2000-08-07 | 富士通株式会社 | Ａｔｍ交換機における通過セル監視方式 |
| US5479407A (en) * | 1991-05-24 | 1995-12-26 | Ko; Cheng-Hsu | Channel utilization method and system for ISDN |
| JPH0556490A (ja) * | 1991-08-28 | 1993-03-05 | Fujitsu Ltd | Ｐｂｘとａｔｍ多重伝送装置間の輻輳制御方式 |
| US5379297A (en) * | 1992-04-09 | 1995-01-03 | Network Equipment Technologies, Inc. | Concurrent multi-channel segmentation and reassembly processors for asynchronous transfer mode |
| JPH05207023A (ja) * | 1992-01-24 | 1993-08-13 | Hitachi Ltd | 大量データ伝送方法 |
| SE470002B (sv) * | 1992-03-13 | 1993-10-18 | Ellemtel Utvecklings Ab | Förfarande för att förhindra att det på någon av ett antal kanaler på en gemensam överföringsledning sänds datapaket med högre intensitet än ett för kanalen förutbestämt värde samt anordning för utövande av sättet |
| US5243596A (en) * | 1992-03-18 | 1993-09-07 | Fischer & Porter Company | Network architecture suitable for multicasting and resource locking |
| JPH0614049A (ja) * | 1992-03-19 | 1994-01-21 | Fujitsu Ltd | Ａｔｍにおけるセル廃棄制御装置及びその方法 |
| EP0596159A1 (en) * | 1992-11-05 | 1994-05-11 | Alcatel N.V. | Policing device and policing method using same |
| US5448701A (en) * | 1992-12-22 | 1995-09-05 | International Business Machines Corporation | Flow controller for shared bus used by plural resources |
| US5701301A (en) * | 1993-06-28 | 1997-12-23 | Bellsouth Corporation | Mediation of open advanced intelligent network in SS7 protocol open access environment |
| US5430719A (en) * | 1993-06-28 | 1995-07-04 | Bellsouth Corporation | Mediation of open advanced intelligent network interface by shared execution environment |
| WO1995001063A1 (en) * | 1993-06-28 | 1995-01-05 | Bellsouth Corporation | Mediation of open advanced intelligent network interface for public switched telephone network |
| US5570410A (en) * | 1994-10-13 | 1996-10-29 | Bellsouth Corporation | Dynamic resource allocation process for a service control point in an advanced intelligent network system |
| JP2671866B2 (ja) * | 1995-05-25 | 1997-11-05 | 日本電気株式会社 | 時分割多重化装置ネットワークにおけるパス経路探索方法及びそれに適用される時分割多重化装置 |
| JP2830774B2 (ja) * | 1995-06-14 | 1998-12-02 | 日本電気株式会社 | Ａｔｍ伝送装置 |
| JP3098996B2 (ja) * | 1999-03-03 | 2000-10-16 | 株式会社神戸製鋼所 | パケット通信装置 |
| US20020159460A1 (en) * | 2001-04-30 | 2002-10-31 | Carrafiello Michael W. | Flow control system to reduce memory buffer requirements and to establish priority servicing between networks |
| US6876628B2 (en) * | 2002-08-28 | 2005-04-05 | Emware, Inc. | Optimization of subnetwork bandwidth based on desired subscription rates |
| US7581249B2 (en) * | 2003-11-14 | 2009-08-25 | Enterasys Networks, Inc. | Distributed intrusion response system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5292413A (en) * | 1976-01-30 | 1977-08-03 | Toshiba Corp | Data transfer system |
| US4031317A (en) * | 1976-02-12 | 1977-06-21 | Ncr Corporation | Data communications system with improved digital phase-locked loop retiming circuit |
| DE2731829C3 (de) * | 1977-07-14 | 1980-09-18 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Zentralgesteuerte Fernmeldevermittlungs anlage |
| JPS5735449A (en) * | 1980-08-11 | 1982-02-26 | Hitachi Ltd | Regulating system for message transmission |
| US4475192A (en) * | 1982-02-16 | 1984-10-02 | At&T Bell Laboratories | Data packet flow control scheme for switching networks |
| JPS59111493A (ja) * | 1982-12-17 | 1984-06-27 | Nec Corp | 負荷制御方式 |
| US4611322A (en) * | 1984-08-03 | 1986-09-09 | At&T Bell Laboratories | Traffic load control arrangement and method for a packet switching system |
| EP0253096B1 (en) * | 1986-05-20 | 1995-10-25 | Mitsubishi Denki Kabushiki Kaisha | Time synchronization method in a data transmission system |
-
1987
- 1987-05-26 FR FR8707555A patent/FR2616024B1/fr not_active Expired
-
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