JP2613900B2 - デジタル回路 - Google Patents
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- JP2613900B2 JP2613900B2 JP62311120A JP31112087A JP2613900B2 JP 2613900 B2 JP2613900 B2 JP 2613900B2 JP 62311120 A JP62311120 A JP 62311120A JP 31112087 A JP31112087 A JP 31112087A JP 2613900 B2 JP2613900 B2 JP 2613900B2
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
- H03M7/3042—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator being of the error feedback type, i.e. having loop filter stages in the feedback path only
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
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- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M7/3026—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Communication Control (AREA)
- Noise Elimination (AREA)
Description
【発明の詳細な説明】 本発明は、特定のサンプリング速度で個々の振幅サン
プルの列として現れるデジタル入力信号をオーバーサン
プリングする補間フィルタと、雑音整形器であって、こ
の雑音整形器は加算段を有し、この加算段の出力端が量
子化器に結合され、この加算段の第１入力端が前記の補
間フィルタに結合され、この加算段の第２入力端が前記
の量子化器の量子化誤差信号を濾波する二次フィルタ回
路に結合されている当該雑音整形器と、前記の量子化器
の出力端に結合されたデジタル−アナログ変換器とを具
えているデジタル回路に関するものである。
プルの列として現れるデジタル入力信号をオーバーサン
プリングする補間フィルタと、雑音整形器であって、こ
の雑音整形器は加算段を有し、この加算段の出力端が量
子化器に結合され、この加算段の第１入力端が前記の補
間フィルタに結合され、この加算段の第２入力端が前記
の量子化器の量子化誤差信号を濾波する二次フィルタ回
路に結合されている当該雑音整形器と、前記の量子化器
の出力端に結合されたデジタル−アナログ変換器とを具
えているデジタル回路に関するものである。
このようなデジタル回路はドイツ連邦共和国特許第30
21012号明細書に記載されており既知である。この既知
のデジタル回路では、特定のサンプリング速度を有する
デジタル入力信号のサンプルが、レジスタを有する補間
フィルタに供給される。レジスタの出力端は雑音整形器
に接続されており、この雑音整形器は量子化器と２つの
加算段と１つのフィルタ回路とを有している。この１つ
のフィルタ回路の出力信号は第１加算段において前記の
レジスタの出力信号から減算される。第１加算段の出力
信号は線形量子化器である前記の量子化器に供給され
る。線形量子化器では量子化ステップと個々の量子化ス
テップ間の間隔とは同じ大きさをしている。第２加算段
は量子化器の出力信号と第１加算段の出力信号との間の
量子化誤差信号を形成し、この誤差信号をフィルタ回路
に供給する。量子化誤差信号のサンプルをフィルタ回路
に供給する周波数は入力信号のサンプルがレジスタ内に
ローディングされる周波数よりも高い。雑音整形器には
デジタル−アナログ変換器が後続されており、この変換
器のアナログ出力信号が低域通過フィルタに供給され、
これにより有効信号の周期的なスペクトルを抑圧して時
間的な平均化を行っている。
21012号明細書に記載されており既知である。この既知
のデジタル回路では、特定のサンプリング速度を有する
デジタル入力信号のサンプルが、レジスタを有する補間
フィルタに供給される。レジスタの出力端は雑音整形器
に接続されており、この雑音整形器は量子化器と２つの
加算段と１つのフィルタ回路とを有している。この１つ
のフィルタ回路の出力信号は第１加算段において前記の
レジスタの出力信号から減算される。第１加算段の出力
信号は線形量子化器である前記の量子化器に供給され
る。線形量子化器では量子化ステップと個々の量子化ス
テップ間の間隔とは同じ大きさをしている。第２加算段
は量子化器の出力信号と第１加算段の出力信号との間の
量子化誤差信号を形成し、この誤差信号をフィルタ回路
に供給する。量子化誤差信号のサンプルをフィルタ回路
に供給する周波数は入力信号のサンプルがレジスタ内に
ローディングされる周波数よりも高い。雑音整形器には
デジタル−アナログ変換器が後続されており、この変換
器のアナログ出力信号が低域通過フィルタに供給され、
これにより有効信号の周期的なスペクトルを抑圧して時
間的な平均化を行っている。
読出された最後のサンプルはドイツ連邦共和国特許第
3021012号に記載されているデジタル回路に用いられて
いる補間フィルタの出力端に現れ、この補間フィルタに
続く雑音整形器で高周波で更に処理される。この場合、
この補間フィルタはオーバーサンプリングを行う。
3021012号に記載されているデジタル回路に用いられて
いる補間フィルタの出力端に現れ、この補間フィルタに
続く雑音整形器で高周波で更に処理される。この場合、
この補間フィルタはオーバーサンプリングを行う。
1983年７月15日発行のドイツ連邦共和国の雑誌“Elec
tronik"No.14の第61〜64頁に記載されている既知のデジ
タル回路は、入力信号のサンプルが44.1KHzの速度で書
込まれ、176.4KHzの速度で読出される補間フィルタを具
えている。この補間フィルタは４の倍率のオーバーサン
プリングを行うとともに有効信号の周期的なスペクトル
を抑圧する低域通過フィルタ作用を行う。補間フィルタ
の後には雑音整形器で設けられ、この雑音整形器の出力
信号がデジタル−アナログ変換器に供給される。雑音整
形器は一次フィルタを有している。
tronik"No.14の第61〜64頁に記載されている既知のデジ
タル回路は、入力信号のサンプルが44.1KHzの速度で書
込まれ、176.4KHzの速度で読出される補間フィルタを具
えている。この補間フィルタは４の倍率のオーバーサン
プリングを行うとともに有効信号の周期的なスペクトル
を抑圧する低域通過フィルタ作用を行う。補間フィルタ
の後には雑音整形器で設けられ、この雑音整形器の出力
信号がデジタル−アナログ変換器に供給される。雑音整
形器は一次フィルタを有している。
量子化されたデジタル信号のデジタル−アナログ変換
により得られるアナログ信号はこの量子化により生ぜし
められた量子化雑音を含んでいる。補間フィルタおよび
雑音整形器に供給されるデジタル信号は更にこれらの２
つの回路中でワード長の減少により量子化され、これに
より追加の量子化雑音を生ぜしめる。雑音整形器で生ぜ
しめられるこの追加の量子化雑音は、オーバーサンプリ
ングを行わない通常の量子化回路で量子化により生ぜし
められる量子化雑音より小さい。量子化雑音が減少せし
められる度合はこの補間フィルタの選択に依存する。量
子化雑音のエネルギーは信号周波数範囲から高周波範囲
に部分的に移される。この場合、信号周波数範囲におけ
る量子化雑音の減少はフィルタの次数に依存する。フィ
ルタは、量子化雑音のパワー密度（振動数）スペクトル
が最小となる特定の次数に対し最適なフィルタとする必
要がある。一方、フィルタの次数が増大すると、複雑度
が増大する。二次フィルタは、複雑度とフィルタの量子
化雑音を減少させる程度との間を満足に折衷させる。
により得られるアナログ信号はこの量子化により生ぜし
められた量子化雑音を含んでいる。補間フィルタおよび
雑音整形器に供給されるデジタル信号は更にこれらの２
つの回路中でワード長の減少により量子化され、これに
より追加の量子化雑音を生ぜしめる。雑音整形器で生ぜ
しめられるこの追加の量子化雑音は、オーバーサンプリ
ングを行わない通常の量子化回路で量子化により生ぜし
められる量子化雑音より小さい。量子化雑音が減少せし
められる度合はこの補間フィルタの選択に依存する。量
子化雑音のエネルギーは信号周波数範囲から高周波範囲
に部分的に移される。この場合、信号周波数範囲におけ
る量子化雑音の減少はフィルタの次数に依存する。フィ
ルタは、量子化雑音のパワー密度（振動数）スペクトル
が最小となる特定の次数に対し最適なフィルタとする必
要がある。一方、フィルタの次数が増大すると、複雑度
が増大する。二次フィルタは、複雑度とフィルタの量子
化雑音を減少させる程度との間を満足に折衷させる。
二次の雑音整形器を用いた実際の試験により、入力信
号の値が高くなるとデジタル回路が不安定となり、これ
により所望の雑音整形に悪影響を及ぼす。
号の値が高くなるとデジタル回路が不安定となり、これ
により所望の雑音整形に悪影響を及ぼす。
本発明の目的は、デジタル回路の上述した不安定性が
生じない前述した種類のデジタル回路を提供せんとする
にある。
生じない前述した種類のデジタル回路を提供せんとする
にある。
本発明は、特定のサンプリング速度で個々の振幅サン
プルの列として現れるデジタル入力信号をオーバーサン
プリングする補間フィルタと、雑音整形器であって、こ
の雑音整形器は加算段を有し、この加算段の出力端が量
子化器に結合され、この加算段の第１入力端が前記の補
間フィルタに結合され、この加算段の第２入力端が前記
の量子化器の量子化誤差信号を濾波する二次フィルタ回
路に結合されている当該雑音整形器と、前記の量子化器
の出力端に結合されたデジタル−アナログ変換器とを具
えているデジタル回路において、前記の加算段の第２入
力端の前にリミッタが配置されていることを特徴とす
る。
プルの列として現れるデジタル入力信号をオーバーサン
プリングする補間フィルタと、雑音整形器であって、こ
の雑音整形器は加算段を有し、この加算段の出力端が量
子化器に結合され、この加算段の第１入力端が前記の補
間フィルタに結合され、この加算段の第２入力端が前記
の量子化器の量子化誤差信号を濾波する二次フィルタ回
路に結合されている当該雑音整形器と、前記の量子化器
の出力端に結合されたデジタル−アナログ変換器とを具
えているデジタル回路において、前記の加算段の第２入
力端の前にリミッタが配置されていることを特徴とす
る。
本発明のデジタル回路では、加算段の第２入力端の前
にリミッタが配置されている為、このデジタル回路は入
力信号値が下側のおよび上側の量子化極値付近にある場
合でも安定に維持される。リミッタによる制限は、加算
段の出力信号と量子化ステップの半分との和が量子化器
の最大出力信号よりも大きくなるまで行わない。ここに
量子化ステップとは量子化器の２つの可能な出力値間の
間隔である。このリミッタによる制限は、前記の和が丁
度量子化器の最大出力信号よりも大きくなる際には必ず
しも行われない。リミッタの上側および下側しきい値は
大きな入力信号に対して不安定性が生じないようにする
必要がある。すなわち、リミッタの正確なしきい値は実
際的な実験により決定する必要がある。
にリミッタが配置されている為、このデジタル回路は入
力信号値が下側のおよび上側の量子化極値付近にある場
合でも安定に維持される。リミッタによる制限は、加算
段の出力信号と量子化ステップの半分との和が量子化器
の最大出力信号よりも大きくなるまで行わない。ここに
量子化ステップとは量子化器の２つの可能な出力値間の
間隔である。このリミッタによる制限は、前記の和が丁
度量子化器の最大出力信号よりも大きくなる際には必ず
しも行われない。リミッタの上側および下側しきい値は
大きな入力信号に対して不安定性が生じないようにする
必要がある。すなわち、リミッタの正確なしきい値は実
際的な実験により決定する必要がある。
雑音整形器中のフィルタ回路は、まず最初に加算段の
出力信号と量子化器の出力信号との間の差を形成し、次
に量子化誤差信号をフィルタ回路に供給するか、或いは
まず最初に加算段の出力信号と量子化器の出力信号とを
このフィルタ回路で濾波し、次に加算段および量子化器
の出力信号間の差を形成するように構成することができ
る。
出力信号と量子化器の出力信号との間の差を形成し、次
に量子化誤差信号をフィルタ回路に供給するか、或いは
まず最初に加算段の出力信号と量子化器の出力信号とを
このフィルタ回路で濾波し、次に加算段および量子化器
の出力信号間の差を形成するように構成することができ
る。
リミッタは加算段の出力端と量子化器との間に配置す
ることができる。或いはリミッタを加算段の直後に配置
することができる。更に、リミッタは加算段の第２入力
端の直前に配置することができる。或いはまた、リミッ
タをフィルタ回路の前配置し、量子化誤差信号をリミッ
タに供給するようにすることもできる。量子化誤差信号
は、この量子化誤差信号の特定の値を加算段の出力信号
の値に割当てる回路（PROM）によって形成することもで
きる。
ることができる。或いはリミッタを加算段の直後に配置
することができる。更に、リミッタは加算段の第２入力
端の直前に配置することができる。或いはまた、リミッ
タをフィルタ回路の前配置し、量子化誤差信号をリミッ
タに供給するようにすることもできる。量子化誤差信号
は、この量子化誤差信号の特定の値を加算段の出力信号
の値に割当てる回路（PROM）によって形成することもで
きる。
本発明によるデジタル回路をリミッタがフィルタ回路
の前に配置されるように構成する場合には、このデジタ
ル回路が量子化誤差信号を生ぜしめる減算器を具え、こ
の減算器の第１入力端が前記の加算段の出力端に結合さ
れ、この減算器の第２入力端が前記の量子化器の出力端
に結合され、この減算器の出力端が前記のリミッタの入
力端に結合され、このリミッタの出力端が前記のフィル
タ回路の入力端に結合され、このフィルタ回路の出力端
が前記の加算段の第２入力端に結合されているようにす
る。
の前に配置されるように構成する場合には、このデジタ
ル回路が量子化誤差信号を生ぜしめる減算器を具え、こ
の減算器の第１入力端が前記の加算段の出力端に結合さ
れ、この減算器の第２入力端が前記の量子化器の出力端
に結合され、この減算器の出力端が前記のリミッタの入
力端に結合され、このリミッタの出力端が前記のフィル
タ回路の入力端に結合され、このフィルタ回路の出力端
が前記の加算段の第２入力端に結合されているようにす
る。
本発明の他の実施例では、前記のフィルタ回路が第１
レジスタを具え、この第１レジスタの入力端が前記のリ
ミッタに結合され、この第１レジスタの出力端が増幅器
および第２レジスタに結合され、前記のフィルタ回路が
他の減算器を具え、この他の減算器の第１入力端が第２
レジスタに結合され、この他の減算器の第２入力端が前
記の増幅器に結合され、この他の減算器の出力端が前記
のフィルタ回路の出力端に結合されているようにする。
二次フィルタ回路は例えば以下の伝達関数を呈する。
レジスタを具え、この第１レジスタの入力端が前記のリ
ミッタに結合され、この第１レジスタの出力端が増幅器
および第２レジスタに結合され、前記のフィルタ回路が
他の減算器を具え、この他の減算器の第１入力端が第２
レジスタに結合され、この他の減算器の第２入力端が前
記の増幅器に結合され、この他の減算器の出力端が前記
のフィルタ回路の出力端に結合されているようにする。
二次フィルタ回路は例えば以下の伝達関数を呈する。
Ｈ（Ｚ）＝2Z-1−Z-2 このフィルタ回路では、信号周波数範囲内での量子化
雑音のパワー密度スペクトルが最小となる。
雑音のパワー密度スペクトルが最小となる。
デジタル−アナログ変換器の構成を簡単化する為に
は、前記の加算段の出力信号が正の場合に第１状態とな
り前記の加算段の出力信号が負の場合に第２状態となる
１ビット信号を前記の量子化器が発生するようにする。
デジタル−アナログ変換後、アナログ信号は時間平均を
とる為に積分器に供給される。量子化器が１ビット出力
信号を発生する場合には、信号周波数範囲内で量子化雑
音のパワー密度スペクトルを比較的同じにする為にオー
バーサンプリング倍率を、量子化器が多ビット出力信号
を生じる場合よりも大きくする必要がある。
は、前記の加算段の出力信号が正の場合に第１状態とな
り前記の加算段の出力信号が負の場合に第２状態となる
１ビット信号を前記の量子化器が発生するようにする。
デジタル−アナログ変換後、アナログ信号は時間平均を
とる為に積分器に供給される。量子化器が１ビット出力
信号を発生する場合には、信号周波数範囲内で量子化雑
音のパワー密度スペクトルを比較的同じにする為にオー
バーサンプリング倍率を、量子化器が多ビット出力信号
を生じる場合よりも大きくする必要がある。
上記の最後に記載した実施例では、量子化器の出力信
号が２つの値をとりうる。補間フィルタの出力信号はそ
の分解能に依存してこれら２つの可能な量子化値間の種
々の値をとることができる。実際の試験により、補間フ
ィルタの出力値と量子化器の出力値との間の差が量子化
器の出力値の半分よりも小さいとリミッタによる制限は
行ってはならないということを確かめた。
号が２つの値をとりうる。補間フィルタの出力信号はそ
の分解能に依存してこれら２つの可能な量子化値間の種
々の値をとることができる。実際の試験により、補間フ
ィルタの出力値と量子化器の出力値との間の差が量子化
器の出力値の半分よりも小さいとリミッタによる制限は
行ってはならないということを確かめた。
図面につき本発明を説明する。
第１図に示す本発明によるデジタル回路の一例におい
て、クロック信号により決定されるサンプリング速度F1
で個々の振幅サンプルの例として現れるデジタル入力信
号は補間フィルタ１に供給される。この補間フィルタは
デジタル入力信号のオーバーサンプリングを行う。すな
わち、この補間フィルタ１はそのデジタル出力信号が入
力信号のサンプリング速度F1＝F2/NのＮ倍に等しい速度
F2で現れる個々の振幅サンプルの列を有するようにす
る。このオーバーサンプリングの場合に生じる追加のサ
ンプルは補間フィルタ１における補間により形成され
る。補間フィルタ１の入力信号および出力信号のワード
長はＬビットである。
て、クロック信号により決定されるサンプリング速度F1
で個々の振幅サンプルの例として現れるデジタル入力信
号は補間フィルタ１に供給される。この補間フィルタは
デジタル入力信号のオーバーサンプリングを行う。すな
わち、この補間フィルタ１はそのデジタル出力信号が入
力信号のサンプリング速度F1＝F2/NのＮ倍に等しい速度
F2で現れる個々の振幅サンプルの列を有するようにす
る。このオーバーサンプリングの場合に生じる追加のサ
ンプルは補間フィルタ１における補間により形成され
る。補間フィルタ１の入力信号および出力信号のワード
長はＬビットである。
補間フィルタ１の出力信号は雑音整形器２に供給され
る。この雑音整形器２における加算段３は補間フィルタ
１の出力信号を二次フィルタ回路４の出力信号に加え
る。フィルタ回路４のデジタル出力信号のワード長はＭ
ビットである。ここにＭ＞Ｌとする。従って、加算段３
の出力信号ＡはＭビットのワード長を有する。加算段３
のこの出力信号Ａは減算器６の第１入力端５と線形量子
化器７と供給される。この量子化器７はＫビットのワー
ド長を有する出力信号Ｂを生じる。ここにＫ＜Ｍである
もとする。線形量子化器は、その量子化ステップ、すな
わちデジタル出力信号Ｂの２つの順次の値間の間隔と個
々の量子化ステップ間の間隔とが等しい特性を有してい
る。第2a図は、２ビットのワード長を有する出力信号Ｂ
を発生する線形量子化器の伝達特性を示す。
る。この雑音整形器２における加算段３は補間フィルタ
１の出力信号を二次フィルタ回路４の出力信号に加え
る。フィルタ回路４のデジタル出力信号のワード長はＭ
ビットである。ここにＭ＞Ｌとする。従って、加算段３
の出力信号ＡはＭビットのワード長を有する。加算段３
のこの出力信号Ａは減算器６の第１入力端５と線形量子
化器７と供給される。この量子化器７はＫビットのワー
ド長を有する出力信号Ｂを生じる。ここにＫ＜Ｍである
もとする。線形量子化器は、その量子化ステップ、すな
わちデジタル出力信号Ｂの２つの順次の値間の間隔と個
々の量子化ステップ間の間隔とが等しい特性を有してい
る。第2a図は、２ビットのワード長を有する出力信号Ｂ
を発生する線形量子化器の伝達特性を示す。
量子化器７の出力信号Ｂは雑音整形器２の出力信号を
構成し、デジタル−アナログ変換器８に供給される。ま
た量子化器７の出力信号Ｂは減算器６の第２入力端９に
供給される。減算器６は加算段３の出力信号Ａから量子
化器８の出力信号Ｂを減じることにより出力信号Ｃを形
成する。この減算器６では、出力信号Ｂの最大値が補間
フィルタ１の出力信号の最大値よりも大きくなるか或い
はこの後者の最大値に等しくなり、出力信号Ｂの最小値
が補間フィルタ１の出力信号の最小値よりも小さくなる
がこの後者の最小値に等しくなるように量子化器の出力
信号Ｂが加算器３の出力信号Ａの合成される。減算器６
のデジタル出力信号Ｃ（量子化誤差信号）はＭビットの
ワード長を有している。第2b図は減算器６の出力信号Ｃ
が加算段３の出力信号Ａにいかに依存しているかを表し
ている伝達特性を示す。
構成し、デジタル−アナログ変換器８に供給される。ま
た量子化器７の出力信号Ｂは減算器６の第２入力端９に
供給される。減算器６は加算段３の出力信号Ａから量子
化器８の出力信号Ｂを減じることにより出力信号Ｃを形
成する。この減算器６では、出力信号Ｂの最大値が補間
フィルタ１の出力信号の最大値よりも大きくなるか或い
はこの後者の最大値に等しくなり、出力信号Ｂの最小値
が補間フィルタ１の出力信号の最小値よりも小さくなる
がこの後者の最小値に等しくなるように量子化器の出力
信号Ｂが加算器３の出力信号Ａの合成される。減算器６
のデジタル出力信号Ｃ（量子化誤差信号）はＭビットの
ワード長を有している。第2b図は減算器６の出力信号Ｃ
が加算段３の出力信号Ａにいかに依存しているかを表し
ている伝達特性を示す。
減算器６の出力信号Ｃは雑音整形器２の一部分を形成
するリミッタ10に供給される。リミッタ10の入力信号Ｃ
に対するその出力信号Ｄの依存性を表す伝達特性を第2c
図に示す。第2d図は、加算段３の出力信号Ａに対するリ
ミッタ10の出力信号Ｄの依存性を表す伝達特性を示す。
するリミッタ10に供給される。リミッタ10の入力信号Ｃ
に対するその出力信号Ｄの依存性を表す伝達特性を第2c
図に示す。第2d図は、加算段３の出力信号Ａに対するリ
ミッタ10の出力信号Ｄの依存性を表す伝達特性を示す。
リミッタ10の出力端はフィルタ回路４中のレジスタ12
に接続されている。このレジスタ12の出力端は増幅器13
および他のレジスタ14に接続されている。利得（増幅
度）が２であるこの増幅器13の出力端は減算器16の第１
入力端15に接続されている。更に、レジスタ14の出力端
は減算器16の第２入力端18に結合されている。フィルタ
回路４の出力信号をも構成する減算器16の出力信号は、
増幅器13の出力信号からレジスタ14の出力信号を減算す
ることにより形成される。２つのレジスタ12および14と
デジタル−アナログ変換器８とは周波数F2のクロック信
号を受ける。
に接続されている。このレジスタ12の出力端は増幅器13
および他のレジスタ14に接続されている。利得（増幅
度）が２であるこの増幅器13の出力端は減算器16の第１
入力端15に接続されている。更に、レジスタ14の出力端
は減算器16の第２入力端18に結合されている。フィルタ
回路４の出力信号をも構成する減算器16の出力信号は、
増幅器13の出力信号からレジスタ14の出力信号を減算す
ることにより形成される。２つのレジスタ12および14と
デジタル−アナログ変換器８とは周波数F2のクロック信
号を受ける。
アナログ信号のデジタル化の結果、信号の瞬時値とは
異なる個々の振幅値が伝達される。この個々の振幅値は
最大で量子化ステップの半分だけアナログ値と相違する
おそれがある。原理的に抑圧できないこの誤差が雑音と
して現れ、量子化雑音と称される。雑音整形器における
ワード長減少中に生じる追加の量子化雑音は第１図に示
す回路によって減少せしめられる。補間フィルタ１のオ
ーバーサンプリングにより、他の量子化雑音のパワー密
度（振動数）スペクトルが所望周波数範囲において比F2
/F1＝Ｎの逆数倍に減少せしめられる。この量子化雑音
のパワー密度スペクトルは全動作周波数範囲に亘って均
一に分布される。その理由は、入力値と量子化された出
力値との間の順次の誤差が相関されていない為、すなわ
ち量子化雑音が白色雑音となる為である。
異なる個々の振幅値が伝達される。この個々の振幅値は
最大で量子化ステップの半分だけアナログ値と相違する
おそれがある。原理的に抑圧できないこの誤差が雑音と
して現れ、量子化雑音と称される。雑音整形器における
ワード長減少中に生じる追加の量子化雑音は第１図に示
す回路によって減少せしめられる。補間フィルタ１のオ
ーバーサンプリングにより、他の量子化雑音のパワー密
度（振動数）スペクトルが所望周波数範囲において比F2
/F1＝Ｎの逆数倍に減少せしめられる。この量子化雑音
のパワー密度スペクトルは全動作周波数範囲に亘って均
一に分布される。その理由は、入力値と量子化された出
力値との間の順次の誤差が相関されていない為、すなわ
ち量子化雑音が白色雑音となる為である。
雑音整形器２においては、パワー密度スペクトルを再
構成することにより、すなわち低周波数範囲におけるパ
ワー密度スペクトルを減少させ、高周波数範囲における
パワー密度スペクトルを増大させることによっても、動
作周波数範囲における他の量子化雑音が減少せしめられ
る。量子化器７の出力信号Ｂの量子化誤差は減算器６で
計算される。この量子化誤差はリミッタ10およびフィル
タ回路４を経て雑音整形器２の信号に補正値として重畳
される。フィルタを適切に選択することによりパワー密
度スペクトルが低周波数で減少し、高周波数で増大す
る。
構成することにより、すなわち低周波数範囲におけるパ
ワー密度スペクトルを減少させ、高周波数範囲における
パワー密度スペクトルを増大させることによっても、動
作周波数範囲における他の量子化雑音が減少せしめられ
る。量子化器７の出力信号Ｂの量子化誤差は減算器６で
計算される。この量子化誤差はリミッタ10およびフィル
タ回路４を経て雑音整形器２の信号に補正値として重畳
される。フィルタを適切に選択することによりパワー密
度スペクトルが低周波数で減少し、高周波数で増大す
る。
第１図に示すようなデジタル回路の実施例において
は、リミッタ10がないと、雑音整形器２の入力信号が大
きい場合に不安定性が生じ、これにより所望の雑音整形
に妨害を及ぼすおそれがあるということを確かめた。下
側および上側のリミッタしきい値は不安定性が生じない
ように選択する必要がある。加算段の出力信号と量子化
ステップの半分との加算値が量子化器７の最大出力信号
よりも大きくなるまでリミッタによる制限を開始しては
ならない。リミッタ10の正確な開始点はフィルタ４にも
依存する。従って、リミッタしきい値は実際のデジタル
回路において正確に決定しうるにすぎない。
は、リミッタ10がないと、雑音整形器２の入力信号が大
きい場合に不安定性が生じ、これにより所望の雑音整形
に妨害を及ぼすおそれがあるということを確かめた。下
側および上側のリミッタしきい値は不安定性が生じない
ように選択する必要がある。加算段の出力信号と量子化
ステップの半分との加算値が量子化器７の最大出力信号
よりも大きくなるまでリミッタによる制限を開始しては
ならない。リミッタ10の正確な開始点はフィルタ４にも
依存する。従って、リミッタしきい値は実際のデジタル
回路において正確に決定しうるにすぎない。
フィルタ回路４は動作周波数範囲における量子化雑音
のパワー密度スペクトルを最小にするように構成した二
次の遅延線フィルタとする。
のパワー密度スペクトルを最小にするように構成した二
次の遅延線フィルタとする。
オーバーサンプリングおよびその後の雑音整形を行う
上述した回路の利点は、ビット数を少数としたデジタル
−アナログ変換器を用いうるということである。
上述した回路の利点は、ビット数を少数としたデジタル
−アナログ変換器を用いうるということである。
第３図は雑音整形器２を簡単化した実施例を示す。加
算段３においては、256倍のオーバーサンプリングが行
われ16ビットのワード長を有する補間フィルタ１の出力
信号が、21ビットワード長を有するフィルタ回路４の出
力信号に加算される。（フィルタ回路４の出力信号の最
下位ビットと補間フィルタ１の出力信号の最下位ビット
とは同じ桁に位置する。）21ビットのワード長を有する
加算段３の出力信号Ａは量子化器７および減算器６に供
給される。量子化器７は２種類の可能な値を有する出力
信号Ｂを生じる。この出力信号Ｂは加算段３の出力信号
が正である場合に第１状態となり、加算段３の出力信号
が負である場合に第２状態となる。第３図では図示され
ていないデジタル−アナログ変換器８に供給される出力
信号Ｂは１ビットのワード長を有し、一方減算器６に供
給される量子化器７の出力信号Ｅは21ビットのワード長
を有する。量子化器７の伝達特性を第4a図に示す。雑音
整形器２で生じる最大信号値は16であり、最小信号値は
−16である。出力信号ＢおよびＥは正のデジタル信号Ａ
の場合に値＋１となり、負のデジタル信号Ａの場合に値
−１となる。減算器６においては、量子化器７の出力信
号Ｅが加算段３の出力信号Ａから減算される。この減算
器６の出力端における差信号Ｃはリミッタ10に供給され
る。第4b図は加算段３の出力信号Ａに対する差信号Ｃの
依存性を表す伝達特性を示す。リミッタ10の伝達特性を
第4c図に示す。この実施例の雑音整形器２では、リミッ
タの上側しきい値を＋12とし、下側しきい値を−12とす
る。第4d図は、加算段３の出力信号Ａに対するリミッタ
10の出力信号Ｄを表す伝達特性を示す。リミッタ10の出
力端はフィルタ回路４に接続されている。
算段３においては、256倍のオーバーサンプリングが行
われ16ビットのワード長を有する補間フィルタ１の出力
信号が、21ビットワード長を有するフィルタ回路４の出
力信号に加算される。（フィルタ回路４の出力信号の最
下位ビットと補間フィルタ１の出力信号の最下位ビット
とは同じ桁に位置する。）21ビットのワード長を有する
加算段３の出力信号Ａは量子化器７および減算器６に供
給される。量子化器７は２種類の可能な値を有する出力
信号Ｂを生じる。この出力信号Ｂは加算段３の出力信号
が正である場合に第１状態となり、加算段３の出力信号
が負である場合に第２状態となる。第３図では図示され
ていないデジタル−アナログ変換器８に供給される出力
信号Ｂは１ビットのワード長を有し、一方減算器６に供
給される量子化器７の出力信号Ｅは21ビットのワード長
を有する。量子化器７の伝達特性を第4a図に示す。雑音
整形器２で生じる最大信号値は16であり、最小信号値は
−16である。出力信号ＢおよびＥは正のデジタル信号Ａ
の場合に値＋１となり、負のデジタル信号Ａの場合に値
−１となる。減算器６においては、量子化器７の出力信
号Ｅが加算段３の出力信号Ａから減算される。この減算
器６の出力端における差信号Ｃはリミッタ10に供給され
る。第4b図は加算段３の出力信号Ａに対する差信号Ｃの
依存性を表す伝達特性を示す。リミッタ10の伝達特性を
第4c図に示す。この実施例の雑音整形器２では、リミッ
タの上側しきい値を＋12とし、下側しきい値を−12とす
る。第4d図は、加算段３の出力信号Ａに対するリミッタ
10の出力信号Ｄを表す伝達特性を示す。リミッタ10の出
力端はフィルタ回路４に接続されている。
量子化器７の出力信号Ｂは詳細に図示していないデジ
タル−アナログ変換器８に供給され、この変換器が１ビ
ット信号をアナログ信号に変換し、このアナログ信号を
積分器（図示せず）に供給し、この積分器がデジタル−
アナログ変換器の出力信号の時間平均値に相当するアナ
ログ信号を生じる。
タル−アナログ変換器８に供給され、この変換器が１ビ
ット信号をアナログ信号に変換し、このアナログ信号を
積分器（図示せず）に供給し、この積分器がデジタル−
アナログ変換器の出力信号の時間平均値に相当するアナ
ログ信号を生じる。
第１図は、本発明によるデジタル回路の一実施例を示す
回路図、 第２図は、第１図の種々の回路素子の伝達特性を示す線
図、 第３図は、第１図に用いた雑音整形器の簡単化した例を
示すブロック線図、 第４図は、第３図における種々の回路素子の伝達特性を
示す線図である。 １……補間フィルタ、２……雑音整形器 ３……加算段、４……二次フィルタ回路 6,16……減算器、７……線形量子化器 ８……デジタル−アナログ変換器 10……リミッタ、12,14……レジスタ 13……増幅器
回路図、 第２図は、第１図の種々の回路素子の伝達特性を示す線
図、 第３図は、第１図に用いた雑音整形器の簡単化した例を
示すブロック線図、 第４図は、第３図における種々の回路素子の伝達特性を
示す線図である。 １……補間フィルタ、２……雑音整形器 ３……加算段、４……二次フィルタ回路 6,16……減算器、７……線形量子化器 ８……デジタル−アナログ変換器 10……リミッタ、12,14……レジスタ 13……増幅器
Claims (4)
- 【請求項１】特定のサンプリング速度で個々の振幅サン
プルの列として現れるデジタル入力信号をオーバーサン
プリングする補間フィルタ（１）と、 雑音整形器（２）であって、この雑音整形器は加算段
（３）を有し、この加算段の出力端が量子化器（７）に
結合され、この加算段の第１入力端が前記の補間フィル
タ（１）に結合され、この加算段の第２入力端が前記の
量子化器の量子化誤差信号を濾波する二次フィルタ回路
（４）に結合されている当該雑音整形器と、 前記の量子化器（７）の出力端に結合されたデジタル−
アナログ変換器（８）と を具えているデジタル回路において、前記の加算段
（３）の第２入力端の前にリミッタ（10）が配置されて
いることを特徴とするデジタル回路。 - 【請求項２】特許請求の範囲第１項に記載のデジタル回
路において、このデジタル回路が量子化誤差信号を生ぜ
しめる減算器（６）を具え、この減算器の第１入力端が
前記の加算段（３）の出力端に結合され、この減算器の
第２入力端が前記の量子化器（７）の出力端に結合さ
れ、この減算器の出力端が前記のリミッタ（10）の入力
端に結合され、このリミッタの出力端が前記のフィルタ
回路（４）の入力端に結合され、このフィルタ回路の出
力端が前記の加算段の第２入力端に結合されていること
を特徴とするデジタル回路。 - 【請求項３】特許請求の範囲第２項に記載のデジタル回
路において、前記のフィルタ回路（４）が第１レジスタ
（12）を具え、この第１レジスタの入力端が前記のリミ
ッタ（10）に結合され、この第１レジスタの出力端が増
幅器（13）および第２レジスタ（14）に結合され、前記
のフィルタ回路（４）が他の減算器（16）を具え、この
他の減算器の第１入力端が第２レジスタ（14）に結合さ
れ、この他の減算器の第２入力端が前記の増幅器（13）
の結合され、この他の減算器の出力端が前記のフィルタ
回路の出力端に結合されていることを特徴とするデジタ
ル回路。 - 【請求項４】特許請求の範囲第１〜３項のいずれか１項
に記載のデジタル回路において、前記の加算段（３）の
出力信号が正の場合に第１状態となり前記の加算段
（３）の出力信号が負の場合に第２状態となる１ビット
信号を前記の量子化器（７）が発生するようになってい
ることを特徴とするデジタル回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19863642168 DE3642168A1 (de) | 1986-12-10 | 1986-12-10 | Digitale schaltungsanordnung zur verringerung des quantisierungsrauschens |
| DE3642168.5 | 1986-12-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63161713A JPS63161713A (ja) | 1988-07-05 |
| JP2613900B2 true JP2613900B2 (ja) | 1997-05-28 |
Family
ID=6315880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62311120A Expired - Lifetime JP2613900B2 (ja) | 1986-12-10 | 1987-12-10 | デジタル回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4859883A (ja) |
| EP (1) | EP0271166B1 (ja) |
| JP (1) | JP2613900B2 (ja) |
| KR (1) | KR960006644B1 (ja) |
| AT (1) | ATE103435T1 (ja) |
| BR (1) | BR8706707A (ja) |
| DE (2) | DE3642168A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3744132A1 (de) * | 1987-12-24 | 1989-07-06 | Asea Brown Boveri | Verfahren und schaltung zur unterdrueckung des quantisierungsrauschens |
| GB8829063D0 (en) * | 1988-12-13 | 1989-01-25 | British Telecomm | Predictive coding and decoding |
| NL8901142A (nl) * | 1989-05-08 | 1990-12-03 | Philips Nv | Inrichting voor het uitlezen van een op een registratiedrager aangebracht informatiepatroon, alsmede een signaalverwerkingsschakeling voor toepassing in een dergelijke inrichting. |
| US5057785A (en) * | 1990-01-23 | 1991-10-15 | International Business Machines Corporation | Method and circuitry to suppress additive disturbances in data channels |
| GB9103777D0 (en) * | 1991-02-22 | 1991-04-10 | B & W Loudspeakers | Analogue and digital convertors |
| DE69431223T2 (de) * | 1993-06-29 | 2006-03-02 | Sony Corp. | Gerät und Verfahren zur Tonsignalübertragung |
| US5602874A (en) * | 1994-12-29 | 1997-02-11 | Motorola, Inc. | Method and apparatus for reducing quantization noise |
| DE19509117C2 (de) * | 1995-03-17 | 1997-02-27 | Bosch Gmbh Robert | Verfahren zur Überwachung der Übertragungsqualität digitalisierter Signale |
| US5708389A (en) * | 1996-03-15 | 1998-01-13 | Lucent Technologies Inc. | Integrated circuit employing quantized feedback |
| DE19912447C2 (de) * | 1999-03-19 | 2002-02-28 | Micronas Gmbh | Anordnung zum Erzeugen eines in seiner Bitbreite begrenzten digitalen Signals und Digital/Analog-Umsetzer mit vergrößertem Wertebereich |
| WO2003096542A1 (fr) * | 2002-05-09 | 2003-11-20 | Neuro Solution Corp. | Convertisseur numerique-analogique |
| EP1712004A2 (en) * | 2004-01-28 | 2006-10-18 | Koninklijke Philips Electronics N.V. | A da-converter system and a method for converting a multi-bit digital signal to an analog signal |
| US6956513B1 (en) * | 2004-10-22 | 2005-10-18 | Broadcom Corporation | Error feedback structure for delta-sigma modulators with improved stability |
| CN109690955A (zh) * | 2017-06-15 | 2019-04-26 | 深圳市汇顶科技股份有限公司 | 噪声整形电路与三角积分数模转换器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4109110A (en) * | 1975-02-20 | 1978-08-22 | International Standard Electric Corporation | Digital-to-analog converter |
| NL173339C (nl) * | 1978-11-30 | 1984-01-02 | Philips Nv | Digitaal-analoog omzetter. |
| DE3021012C2 (de) * | 1980-06-03 | 1985-08-22 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Verallgemeinertes interpolativers Verfahren zur Digital-Analog-Umsetzung von PCM Signalen |
| GB8427325D0 (en) * | 1984-10-29 | 1984-12-05 | Plessey Co Plc | Digital to analogue conversion |
| NL8600862A (nl) * | 1986-04-04 | 1987-11-02 | Philips Nv | Kodeerinrichting. |
-
1986
- 1986-12-10 DE DE19863642168 patent/DE3642168A1/de not_active Withdrawn
-
1987
- 1987-12-08 EP EP87202447A patent/EP0271166B1/de not_active Expired - Lifetime
- 1987-12-08 US US07/130,367 patent/US4859883A/en not_active Expired - Fee Related
- 1987-12-08 DE DE87202447T patent/DE3789426D1/de not_active Expired - Fee Related
- 1987-12-08 AT AT87202447T patent/ATE103435T1/de not_active IP Right Cessation
- 1987-12-10 KR KR87014064A patent/KR960006644B1/ko not_active IP Right Cessation
- 1987-12-10 JP JP62311120A patent/JP2613900B2/ja not_active Expired - Lifetime
- 1987-12-10 BR BR8706707A patent/BR8706707A/pt unknown
Also Published As
| Publication number | Publication date |
|---|---|
| EP0271166A3 (de) | 1991-06-26 |
| DE3789426D1 (de) | 1994-04-28 |
| KR880008521A (ko) | 1988-08-31 |
| EP0271166A2 (de) | 1988-06-15 |
| ATE103435T1 (de) | 1994-04-15 |
| US4859883A (en) | 1989-08-22 |
| BR8706707A (pt) | 1988-07-19 |
| KR960006644B1 (en) | 1996-05-22 |
| JPS63161713A (ja) | 1988-07-05 |
| EP0271166B1 (de) | 1994-03-23 |
| DE3642168A1 (de) | 1988-06-16 |
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