JP2569882B2 - 映像非加算混合装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、２つの映像信号を切換える際のフェード処
理等に使用される映像非加算混合装置に関する。

［従来の技術］ 従来、この種の映像非加算混合装置として、第４図に
示す回路が知られている。

この装置は、第１及び第２の映像入力信号をフェーダ
ー制御信号に基づいて所定の混合比で非加算混合するも
のである。

即ち、第１及び第２の映像入力信号は、夫々映像入力
端子11,12を介して第１のペデスタル減算器１及び第２
のペデスタルレベル減算回路２に入力されている。第１
及び第２のペデスタルレベル減算回路1,2は、夫々第１
及び第２の映像入力信号からそのペデスタルレベルに相
当する値を減算し、ペデスタルレベルが０レベルとなる
レベルシフトされた映像信号を出力する。

第１及び第２のペデスタルレベル減算回路1,2の出力
は、夫々第１の乗算回路３及び第２の乗算回路４の一方
の入力端に入力されている。また、第１及び第２の乗算
回路3,4の他方の入力端には、夫々第５図に示すように
混合比に応じて値が変化する第１及び第２のフェーダー
制御信号が、フェーダー制御信号入力端子13,14を介し
て入力されている。第１及び第２の乗算回路3,4は、夫
々ペデスタルレベルが減算された第１及び第２の映像入
力信号と第１及び第２のフェーダー制御信号とを乗算し
て、混合に供する映像信号を生成する。

これらの第１及び第２の乗算回路3,4の出力は非加算
混合回路９に入力されている。非加算混合回路９は、両
乗算回路3,4の出力のレベルを比較して、レベルが大き
い方の信号を選択して出力する。この非加算混合回路９
の出力は、ペデスタルレベル加算回路10に入力されてい
る。ペデスタルレベル加算回路10は、非加算混合回路９
の出力にペデスタルレベルを加算して、映像出力端子15
から出力する。

このように構成された非加算混合装置において、第１
及び第２の乗算回路3,4に入力される第１及び第２のフ
ェーダー制御信号は、第５図に示すように、非加算混合
比の値に応じて０から１までの値をとる信号で、第１の
フェーダー制御信号は、第１の映像入力信号取切り点か
ら混合比の中間点まで１の値をとり、前記中間点から第
２の映像入力信号取切り点にかけて１から０に徐々に減
少する。また、第２のフェーダー制御信号は、これとは
反対に、第１の映像入力信号取切り点から前記中間点に
かけて０から１に徐々に増加し、前記中間点から第２の
映像入力信号取切り点まで１の値をとる。

従って、第１の映像入力信号取切り点では、第２の乗
算回路４の出力が０レベル、第２の映像入力信号取切り
点では、第１の乗算回路３の出力が１レベルとなり、こ
れらの点では、第１又は第２の映像入力信号がそのまま
非加算混合回路９に入力されることになる。また、両取
切り点の中間部では、両映像入力信号は、夫々のフェー
ダー制御信号に応じてゲイン調整されて出力されること
になる。

そして、非加算混合回路９では、両信号のうちレベル
が高い方の信号を選択して出力することにより、両信号
の混合加算出力を得ることができる。

［発明が解決しようとする課題］ ところで、例えば複合映像信号においては、カラーバ
ーのブルーの部分のように、ペデスタルレベル以下、即
ちマイナス極性となる信号を含むことがある。

一方、第１及び第２の映像入力信号取切り点において
は、２つの映像入力信号のうちの一方の信号が乗算回路
３又は４によってペデスタルレベルに固定される。

このため、映像入力信号取切り点において、一方の映
像入力信号に上述したマイナス極性の信号が含まれてい
ると、マイナス極性の部分では、非加算混合回路９での
比較結果がペデスタルレベル（０レベル）にクランプさ
れてしまい、ペデスタルレベル以下の信号部分が再生不
可能になる。この結果、映像入力信号取切り点で映像入
力信号が正しく再生されないという問題点がある。

本発明は、かかる問題点に鑑みてなされたものであっ
て、映像入力信号取切り点においても映像入力信号に含
まれるペデスタルレベル以下の情報の再生が可能であ
り、これにより混合比に応じた適切な混合処理が可能な
映像非加算混合装置を提供することを目的とする。

［課題を解決するための手段］ 本発明に係る映像非加算混合装置は、第１の映像信号
からそのペデスタルレベルに相当する値を減算する第１
のペデスタルレベル減算回路と、第２の映像信号からそ
のペデスタルレベルに相当する値を減算する第２のペデ
スタルレベル減算回路と、前記第１のペデスタルレベル
減算回路の出力と第１のフェーダー制御信号とを入力し
両者の乗算を行なう第１の乗算回路と、前記第２のペデ
スタルレベル減算回路の出力と第２のフェーダー制御信
号とを入力し両者の乗算を行なう第２の乗算回路と、前
記第１のフェーダー制御信号を入力しその値に応じたオ
フセット係数を発生する第１のオフセット係数回路と、
前記第２のフェーダー制御信号を入力しその値に応じた
オフセット係数を発生する第２のオフセット係数回路
と、前記第１の乗算回路の出力から前記第１のオフセッ
ト係数回路で発生されたオフセット係数を減算する第１
のオフセット減算回路と、前記第２の乗算回路の出力か
ら前記第１のオフセット係数回路で発生されたオフセッ
ト係数を減算する第２のオフセット減算回路と、前記第
１及び第２のオフセット減算回路の出力を非加算混合す
る非加算混合回路と、この非加算混合回路の出力にペデ
スタルレベルを加算するペデスタルレベル加算回路とを
有することを特徴とする。

［作用］ 本発明によれば、第１及び第２のフェーダー制御信号
に応じたオフセット係数が夫々第１及び第２のオフセッ
ト係数回路から発生され、このオフセット係数を乗算後
の映像信号から第１及び第２のオフセット減算回路にお
いて減算する。このため、２つの映像入力信号の混合比
を信号取切り点にした場合でも、一方の信号レベルがペ
デスタルレベルよりもマイナス側にシフトされた値に固
定されるので、ペデスタルレベル以下の信号部分を再現
することができ、信号取切り点で映像入力信号と同じ映
像出力信号が得られることになる。

［実施例］ 以下、添付の図面を参照しながら本発明の実施例につ
いて説明する。

第１図は、本発明の実施例に係る映像非加算混合装置
のブロック図である。なお、第１図において、第４図と
同一部分には、同一符号を付し、重複する部分の詳細な
説明は省略する。

この第１図の装置が第４図の装置と異なる点は、第１
及び第２のオフセット係数回路5,6が設けられている点
と、第１及び第２のオフセット減算回路7,8が設けられ
ている点である。

第１及び第２のオフセット係数回路5,6は、フェーダ
ー制御信号入力端子13,14から夫々入力される第１及び
第２のフェーダー制御信号に基づいて、後述する第１及
び第２のオフセット係数を形成する。

第１及び第２のオフセット減算回路7,8は、夫々第１
及び第２の乗算回路3,4の出力から前記第１及び第２の
オフセット係数を減算する。そして、その出力が非加算
混合回路９に入力されるようになっている。

次にこのように構成された本実施例に係る映像非加算
混合装置の動作について説明する。

第２図は、この装置の動作を示す各部の波形図であ
る。

第１及び第２の映像入力信号は、第２図（ａ）に示す
ように、８ビットのディジタル信号で、０〜255までの
値をとる。ここで、ペデスタルレベルは60であり、同期
信号部分での最低レベルは４となっている。

これらの映像入力信号は、第１及び第２のペデスタル
レベル減算回路1,2において、第２図（ｂ）に示すよう
に、ペデスタルレベルが０レベルになるように60を減算
される。

続いて、これらのペデスタルレベル減算回路1,2の出
力は、第１及び第２の乗算回路3,4において、混合比に
応じて決定されるフェーダー制御信号と乗算され、第２
図（ｃ）に示すように、０レベルを中心としてその振幅
レベルが調整される。

次に、これらの乗算回路3,4の出力は、第１及び第２
のオフセット減算回路7,8において、オフセット係数を
減算される。このオフセット係数は、第３図に示すよう
に、フェーダー制御信号に対して反比例の関係にあり、
０から56までの値をとる。つまり、フェーダー制御信号
が０のときには、オフセット係数は56になる。これは、
第２図（ａ）で示した量子化レベルの同期信号レベルに
対応している。

いま、このオフセット係数がａであるとすると、乗算
回路3,4の出力からこのオフセット係数を減算すること
により、オフセット減算回路7,8の出力は、第２図
（ｄ）に示すように、ペデスタルレベルが−ａとなるレ
ベルシフトされた信号となる。ここで、もし、第５図に
おける混合比が、第１の映像入力信号取切り点である場
合には、第２のフェーダー制御信号は０であるから、第
２のオフセット減算回路８の出力は、第２図（ｅ）に示
すように、−56の一定レベルとなる。また、このとき、
第１のオフセット減算回路７の出力は、第２図（ｂ）に
示すように信号となっているので、非加算混合回路９に
おいて、レベル比較を行なった結果の出力信号は、第２
図（ｂ）に示した信号そのものとなる。

そして、この非加算混合回路９の出力は、ペデスタル
レベル加算回路10でペデスタルレベルを加算されること
により、そのペデスタルレベルがもとの映像信号と同じ
レベルとなる混合出力信号として出力される。

このように、本実施例の装置によれば、映像入力信号
にペデスタルレベル以下の信号が含まれていても、これ
を忠実に再現することができる。

［発明の効果］ 以上述べたように、本発明によれば、第１及び第２の
フェーダー制御信号に応じたオフセット係数を夫々第１
及び第２のオフセット係数回路で発生させ、このオフセ
ット係数を乗算後の映像信号から第１及び第２のオフセ
ット減算回路において減算することにより、２つの映像
入力信号の混合比を信号取切り点にした場合でも、ペデ
スタルレベル以下の信号部分を再現することができ、信
号取切り点で映像入力信号と同じ映像出力信号を得るこ
とができるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の実施例に係る映像非加算混合装置のブ
ロック図、第２図は同装置の動作を示す波形図、第３図
は同装置におけるオフセット係数とフェーダー制御信号
レベルとの関係を示すグラフ図、第４図は従来の映像非
加算混合装置のブロック図、第５図は非加算混合比とフ
ェーダー制御信号との関係を示すグラフである。 1;第１のペデスタルレベル減算回路、2;第２のペデスタ
ルレベル減算回路、3;第１の乗算回路、4;第２の乗算回
路、5;第１のオフセット係数回路、6;第２のオフセット
係数回路、7;第１のオフセット減算回路、8;第２のオフ
セット減算回路、9;非加算混合回路、10;ペデスタルレ
ベル加算回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】第１の映像信号からそのペデスタルレベル
   に相当する値を減算する第１のペデスタルレベル減算回
   路と、第２の映像信号からそのペデスタルレベルに相当
   する値を減算する第２のペデスタルレベル減算回路と、
   前記第１のペデスタルレベル減算回路の出力と第１のフ
   ェーダー制御信号とを入力し両者の乗算を行なう第１の
   乗算回路と、前記第２のペデスタルレベル減算回路の出
   力と第２のフェーダー制御信号とを入力し両者の乗算を
   行なう第２の乗算回路と、前記第１のフェーダー制御信
   号を入力しその値に応じたオフセット係数を発生する第
   １のオフセット係数回路と、前記第２のフェーダー制御
   信号を入力しその値に応じたオフセット係数を発生する
   第２のオフセット係数回路と、前記第１の乗算回路の出
   力から前記第１のオフセット係数回路で発生されたオフ
   セット係数を減算する第１のオフセット減算回路と、前
   記第２の乗算回路の出力から前記第１のオフセット係数
   回路で発生されたオフセット係数を減算する第２のオフ
   セット減算回路と、前記第１及び第２のオフセット減算
   回路の出力を非加算混合する非加算混合回路と、この非
   加算混合回路の出力にペデスタルレベルを加算するペデ
   スタルレベル加算回路とを有することを特徴とする映像
   非加算混合装置。
2. 【請求項２】前記第１及び第２のオフセット係数回路
   は、夫々前記第１及び第２のフェーダー制御信号のレベ
   ルに反比例するレベルの第１及び第２のオフセット係数
   を出力するものであることを特徴とする請求項１に記載
   の映像非加算混合装置。