JP2565489B2 - 文字パタ−ン発生装置 - Google Patents
文字パタ−ン発生装置Info
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- JP2565489B2 JP2565489B2 JP61052235A JP5223586A JP2565489B2 JP 2565489 B2 JP2565489 B2 JP 2565489B2 JP 61052235 A JP61052235 A JP 61052235A JP 5223586 A JP5223586 A JP 5223586A JP 2565489 B2 JP2565489 B2 JP 2565489B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マトリクスで表現された文字のドットパ
ターンをパターンバッファメモリに格納して、所要のド
ットパターンを発生させる文字パターン発生装置に関す
るものである。
ターンをパターンバッファメモリに格納して、所要のド
ットパターンを発生させる文字パターン発生装置に関す
るものである。
従来、この種の装置においては、文字のドットパター
ンを回転し、さらに拡大するためには、あらかじめ回転
した文字パターンを有し、それを拡大して発生させる
か、または文字のドットパターンを回転させた後、拡大
させることにより得るのが通例であった。
ンを回転し、さらに拡大するためには、あらかじめ回転
した文字パターンを有し、それを拡大して発生させる
か、または文字のドットパターンを回転させた後、拡大
させることにより得るのが通例であった。
このため、前者においては、回転した文字パターンを
記憶するメモリが増加してコストアップにつながるとと
もに、ソフトウエア処理による拡大処理時間が大幅にか
かる問題点を有し、後者においては、ソフトウエア処理
における回転，拡大を行わなければ所要のパターンを発
生できず、迅速に所要の文字パターン発生できない等の
問題点を有していた。
記憶するメモリが増加してコストアップにつながるとと
もに、ソフトウエア処理による拡大処理時間が大幅にか
かる問題点を有し、後者においては、ソフトウエア処理
における回転，拡大を行わなければ所要のパターンを発
生できず、迅速に所要の文字パターン発生できない等の
問題点を有していた。
この発明は、上記の問題点を解消するためになされた
もので、各文字ドットパターンを入力手段からパターン
バッファメモリに入力する際とパターンバッファメモリ
に格納されたドットパターンを出力手段から読み出す際
とで、アドレス制御手段が分周された所定の信号に基づ
いて、また、書き込みと読み出しとでアドレス更新の仕
方を異なるよう制御することにより、簡単な構成で、結
果として所定のドットパターンに対して拡大と回転とを
同時に行ったパターンを出力させることができる文字パ
ターン発生装置を提供することを目的とする。
もので、各文字ドットパターンを入力手段からパターン
バッファメモリに入力する際とパターンバッファメモリ
に格納されたドットパターンを出力手段から読み出す際
とで、アドレス制御手段が分周された所定の信号に基づ
いて、また、書き込みと読み出しとでアドレス更新の仕
方を異なるよう制御することにより、簡単な構成で、結
果として所定のドットパターンに対して拡大と回転とを
同時に行ったパターンを出力させることができる文字パ
ターン発生装置を提供することを目的とする。
この発明に係る文字パターン発生装置は、この発明
は、パターンバッファメモリへのドットパターンの書き
込みアドレス、または、パターンバッファメモリからの
ドットパターンの読み出しアドレスを所定の信号に応答
して更新するアドレス制御手段と、 前記所定の信号を分周する分周手段と、 前記分周手段により分周された信号に基づいて、前記
アドレス制御手段により更新されるアドレスに従って前
記パターンバッファメモリに書き込まれるドットパター
ンを入力する入力手段と、 前記所定の信号に基づいて、前記書き込まれる際のアド
レスの更新の仕方とは異なる仕方で前記アドレス制御手
段により更新されるアドレスに従って前記パターンバッ
ファメモリから読み出されるドットパターンを出力する
出力手段と、 を具備した文字パターン発生装置において、 前記入力手段は、前記所定の信号で、前記ドットパタ
ーンのａ列のｎ番目のデータを、前記パターンバッファ
メモリにおける横アドレスと、縦アドレスに書き込み、
次の所定の信号で、前記ドットパターンのａ列のｎ番目
のデータを、前記パターンバッファメモリにおける次番
の横アドレスと、前記縦アドレスに書き込み、次の所定
信号で、前記ドットパターンのａ列の（ｎ＋１）番目の
データを、前記パターンバッファメモリにおける次番の
横アドレスと、前記縦アドレスに書き込むという動作を
ａ列について次々と続けることで前記ａ列のデータを列
方向に整数倍に拡大して前記パターンバッファメモリに
入力し、次にまたの所定信号で、前記ドットパターンの
ａ列のｎ番目のデータを、前記パターンバッファメモリ
における前記横アドレスと、次番の縦アドレスに書き込
み、次の所定の信号で、前記ドットパターンのｎ番目の
データを、前記パターンバッファメモリにおける次番の
横アドレスと、前記縦アドレスの書き込み、次の所定の
信号で、前記ドットパターンのａ列の（ｎ＋１）番目の
データを前記パターンバッファメモリにおける次の次番
の横アドレスと、前記次番の縦アドレスに書き込むとい
う動作をａ列について更に次々と続けることで前記ａ列
のデータを行方向にも整数倍に拡大して前記パターンバ
ッファメモリに入力するようにしたものである。
は、パターンバッファメモリへのドットパターンの書き
込みアドレス、または、パターンバッファメモリからの
ドットパターンの読み出しアドレスを所定の信号に応答
して更新するアドレス制御手段と、 前記所定の信号を分周する分周手段と、 前記分周手段により分周された信号に基づいて、前記
アドレス制御手段により更新されるアドレスに従って前
記パターンバッファメモリに書き込まれるドットパター
ンを入力する入力手段と、 前記所定の信号に基づいて、前記書き込まれる際のアド
レスの更新の仕方とは異なる仕方で前記アドレス制御手
段により更新されるアドレスに従って前記パターンバッ
ファメモリから読み出されるドットパターンを出力する
出力手段と、 を具備した文字パターン発生装置において、 前記入力手段は、前記所定の信号で、前記ドットパタ
ーンのａ列のｎ番目のデータを、前記パターンバッファ
メモリにおける横アドレスと、縦アドレスに書き込み、
次の所定の信号で、前記ドットパターンのａ列のｎ番目
のデータを、前記パターンバッファメモリにおける次番
の横アドレスと、前記縦アドレスに書き込み、次の所定
信号で、前記ドットパターンのａ列の（ｎ＋１）番目の
データを、前記パターンバッファメモリにおける次番の
横アドレスと、前記縦アドレスに書き込むという動作を
ａ列について次々と続けることで前記ａ列のデータを列
方向に整数倍に拡大して前記パターンバッファメモリに
入力し、次にまたの所定信号で、前記ドットパターンの
ａ列のｎ番目のデータを、前記パターンバッファメモリ
における前記横アドレスと、次番の縦アドレスに書き込
み、次の所定の信号で、前記ドットパターンのｎ番目の
データを、前記パターンバッファメモリにおける次番の
横アドレスと、前記縦アドレスの書き込み、次の所定の
信号で、前記ドットパターンのａ列の（ｎ＋１）番目の
データを前記パターンバッファメモリにおける次の次番
の横アドレスと、前記次番の縦アドレスに書き込むとい
う動作をａ列について更に次々と続けることで前記ａ列
のデータを行方向にも整数倍に拡大して前記パターンバ
ッファメモリに入力するようにしたものである。
［作用］ この発明においては、各文字のドットパターンを入力
手段からパターンバッファメモリに入力する際とパター
ンバッファメモリに格納されたドットパターンを出力手
段から読み出す際とで、アドレス制御手段が分周された
所定の信号に基づいて、また、書き込みと読み出しとで
アドレス更新の仕方を異なるように制御して、結果とし
て所定のドットパターンに対して２次元的な拡大と、回
転とを同時に行ったパターンを出力可能とするものであ
る。
手段からパターンバッファメモリに入力する際とパター
ンバッファメモリに格納されたドットパターンを出力手
段から読み出す際とで、アドレス制御手段が分周された
所定の信号に基づいて、また、書き込みと読み出しとで
アドレス更新の仕方を異なるように制御して、結果とし
て所定のドットパターンに対して２次元的な拡大と、回
転とを同時に行ったパターンを出力可能とするものであ
る。
第１図はこの発明の一実施例を示す文字パターン発生
装置の構成を説明するブロック図であり、１〜３はアン
ドゲートで、アンドゲート１は入力される基準クロック
CLKとオアゲート４の出力とのアンドをとり、シフトク
ロック信号SCLKを出力する。アンドゲート２はシフトク
ロック信号SCLKとフリップフロップ６の出力信号PSF1と
のアンドをとる。アンドゲート３はフリップフロップ７
の出力信号SPF1とシフトクロック信号SCLKとのアンドを
とり、クロック信号SPCLKをシリアル・イン・パラレル
アウト用のシフトレジスタ13（データ制御手段）に出力
する。５はオアゲートで、パラレル・イン・シリアルア
ウト変換開始パルス信号（変換開始パルス信号）PSとシ
リアル・イン・パラレルアウト変換開始パルス信号（変
換開始パルス信号）SPとのオアをとり、リセットパルス
信号RCNTを16進カウンタ10に出力する。８はこの発明の
アドレス制御手段をなすＮ進のアップダウンカウンタ
で、横方向の初期アドレス信号HADがセット信号HADSに
よりセットされ、シフトクロックSCLKに同期して横方向
アドレス信号PHADをパターンバッファメモリ14に出力す
る。９はこの発明のアドレス制御手段をなすＮ進のアッ
プダウンカウンタで、縦方向の初期アドレス信号VADが
セット信号VADSによりセットされ、シフトクロックSCLK
に同期して縦方向アドレス信号PVADをパターンバッファ
メモリ14に出力する。11は単安定バイブレータで、16進
カウンタ10の桁上げ信号CARによりセットされ、フリッ
プフロップ6,7のリセットパルス信号RSPを出力する。13
はシリアル・イン・パラレルアウト用のシフトレジスタ
で、パターンバッファメモリ14から出力されるパターン
出力PDO（シリアルドットデータ）を入力されるクロッ
ク信号SPCLKに同期してパラレルドットデータSPDとして
読み出し、図示しない、例えばレーザビームプリンタ等
の文字出力手段に送出する。パラレル・イン・リシアル
アウト用のシフトレジスタ12（データ制御手段）は入力
されるクロック信号PSCLKに同期してドットパターンデ
ータPDIがパターンバッファメモリ14に書き込まれる。1
5は分周器で、分周指示信号NSTによりアンド出力を分周
してクロック信号PSCLKをシフトレジスタ12に出力す
る。PSDは各列データで、セット信号PSDSによってセッ
トされる。なお、パターンバッファメモリ14は例えば12
4×124×１ビットで構成されるメモリ空間を有してい
る。また各文字のドットパターンは、例えば16×16ビッ
トで構成されているものとする。
装置の構成を説明するブロック図であり、１〜３はアン
ドゲートで、アンドゲート１は入力される基準クロック
CLKとオアゲート４の出力とのアンドをとり、シフトク
ロック信号SCLKを出力する。アンドゲート２はシフトク
ロック信号SCLKとフリップフロップ６の出力信号PSF1と
のアンドをとる。アンドゲート３はフリップフロップ７
の出力信号SPF1とシフトクロック信号SCLKとのアンドを
とり、クロック信号SPCLKをシリアル・イン・パラレル
アウト用のシフトレジスタ13（データ制御手段）に出力
する。５はオアゲートで、パラレル・イン・シリアルア
ウト変換開始パルス信号（変換開始パルス信号）PSとシ
リアル・イン・パラレルアウト変換開始パルス信号（変
換開始パルス信号）SPとのオアをとり、リセットパルス
信号RCNTを16進カウンタ10に出力する。８はこの発明の
アドレス制御手段をなすＮ進のアップダウンカウンタ
で、横方向の初期アドレス信号HADがセット信号HADSに
よりセットされ、シフトクロックSCLKに同期して横方向
アドレス信号PHADをパターンバッファメモリ14に出力す
る。９はこの発明のアドレス制御手段をなすＮ進のアッ
プダウンカウンタで、縦方向の初期アドレス信号VADが
セット信号VADSによりセットされ、シフトクロックSCLK
に同期して縦方向アドレス信号PVADをパターンバッファ
メモリ14に出力する。11は単安定バイブレータで、16進
カウンタ10の桁上げ信号CARによりセットされ、フリッ
プフロップ6,7のリセットパルス信号RSPを出力する。13
はシリアル・イン・パラレルアウト用のシフトレジスタ
で、パターンバッファメモリ14から出力されるパターン
出力PDO（シリアルドットデータ）を入力されるクロッ
ク信号SPCLKに同期してパラレルドットデータSPDとして
読み出し、図示しない、例えばレーザビームプリンタ等
の文字出力手段に送出する。パラレル・イン・リシアル
アウト用のシフトレジスタ12（データ制御手段）は入力
されるクロック信号PSCLKに同期してドットパターンデ
ータPDIがパターンバッファメモリ14に書き込まれる。1
5は分周器で、分周指示信号NSTによりアンド出力を分周
してクロック信号PSCLKをシフトレジスタ12に出力す
る。PSDは各列データで、セット信号PSDSによってセッ
トされる。なお、パターンバッファメモリ14は例えば12
4×124×１ビットで構成されるメモリ空間を有してい
る。また各文字のドットパターンは、例えば16×16ビッ
トで構成されているものとする。
次に第２図（ａ）〜（ｃ），第３図（ａ），（ｂ）を
参照しながらこの発明による文字パターン発生動作につ
いて説明する。
参照しながらこの発明による文字パターン発生動作につ
いて説明する。
第２図（ａ）〜（ｃ）はこの発明による文字パターン
発生動作を説明する模式図であり、同図（ａ）におい
て、21は例えば文字「Ｅ」のドットパターンで、パター
ンバッファメモリ14に格納される。同図（ｂ）におい
て、22は拡大ドットパターンで、パターンバッファメモ
リ14の横方向アドレス「４」，縦方向アドレス「４」よ
りドットパターン21を拡大して格納した状態を示してい
る。同図（ｃ）において、23は拡大回転ドットパターン
で、拡大ドットパターン22より発生される。
発生動作を説明する模式図であり、同図（ａ）におい
て、21は例えば文字「Ｅ」のドットパターンで、パター
ンバッファメモリ14に格納される。同図（ｂ）におい
て、22は拡大ドットパターンで、パターンバッファメモ
リ14の横方向アドレス「４」，縦方向アドレス「４」よ
りドットパターン21を拡大して格納した状態を示してい
る。同図（ｃ）において、23は拡大回転ドットパターン
で、拡大ドットパターン22より発生される。
第３図（ａ），（ｂ）は第２図（ａ）に示すドットパ
ターン21のパターンバッファメモリ14への各ドットの拡
大格納動作を説明する模式図であり、各マトリクスの番
号が対応する。
ターン21のパターンバッファメモリ14への各ドットの拡
大格納動作を説明する模式図であり、各マトリクスの番
号が対応する。
まず、第２図（ｂ）に示す拡大ドットパターン22の格
納動作を説明する。
納動作を説明する。
まず、シフトレジスタ12に第２図（ａ）に示すドット
パターン21のａ列の列データPSDとして入力され、セッ
ト信号PSDSによりリセットされる。パターンバッファメ
モリ14の横方向のアドレス信号HAD（「４」）をアップ
ダウンカウンタ８にセット信号HADSによりセットする。
このとき、セット信号HADSはアップダウンカウンタ８を
２進カウンタとして動作するように指示する。次にパタ
ーンバッファメモリ14の縦方向のアドレス信号VAD
（「４」）をアップダウンカウンタ９にセット信号VADS
によりセットする。このとき、セット信号VADSはアップ
ダウンカウンタ９を16進カウンタとして動作するように
指示する。次に２倍の拡大を行うため、アンドゲート２
の出力を1/2に分周するための分周指示信号NSTを分周器
15にセットする。次いで、第２図（ａ）に示すドットパ
ターン21のａ列をパターンバッファメモリ14に格納する
ため、変換開始パルス信号PSをプリップフロップ６に入
力する。これを受けてフリップフロップ６はセットされ
出力信号PSF1（「１」）が出力されるとともに、変換開
始パルス信号PSがオアゲート５を介してリセットパルス
信号RCNTが「１」となり、16進カウンタ10をリセットす
る。そして、出力信号PSF1はオアゲート４を通して基準
クロック信号CLKとのアンドがとられて、シフトクロッ
ク信号SCLKが出力される。
パターン21のａ列の列データPSDとして入力され、セッ
ト信号PSDSによりリセットされる。パターンバッファメ
モリ14の横方向のアドレス信号HAD（「４」）をアップ
ダウンカウンタ８にセット信号HADSによりセットする。
このとき、セット信号HADSはアップダウンカウンタ８を
２進カウンタとして動作するように指示する。次にパタ
ーンバッファメモリ14の縦方向のアドレス信号VAD
（「４」）をアップダウンカウンタ９にセット信号VADS
によりセットする。このとき、セット信号VADSはアップ
ダウンカウンタ９を16進カウンタとして動作するように
指示する。次に２倍の拡大を行うため、アンドゲート２
の出力を1/2に分周するための分周指示信号NSTを分周器
15にセットする。次いで、第２図（ａ）に示すドットパ
ターン21のａ列をパターンバッファメモリ14に格納する
ため、変換開始パルス信号PSをプリップフロップ６に入
力する。これを受けてフリップフロップ６はセットされ
出力信号PSF1（「１」）が出力されるとともに、変換開
始パルス信号PSがオアゲート５を介してリセットパルス
信号RCNTが「１」となり、16進カウンタ10をリセットす
る。そして、出力信号PSF1はオアゲート４を通して基準
クロック信号CLKとのアンドがとられて、シフトクロッ
ク信号SCLKが出力される。
一方、フリップフロップ６の出力信号PSF1はアンドゲ
ート２のゲートを開き、その出力信号は基準クロック信
号CLKと同期して分周器15に入力され、最初の基準クロ
ック信号CLKで、第３図（ａ）に示す第１番目のドッ
ト、すなわち第２図（ａ）に示すドットパターン21のａ
列の左上の１ドットがパターンバッファメモリ14の横方
向アドレス「４」，縦方向アドレス「４」の位置に書き
込まれるとともに、横方向のアドレスをカウントするア
ップダウンカウンタ８のカンウト値は「５」を指示す
る。次いで次の基準クロック信号CLKが送出されると、
再び第３図（ａ）に示す１番目のドットがパターンバッ
ファメモリ14の横方向アドレス「５」，縦方向アドレス
「４」の位置に書かれると同時に、分周器15からシフト
クロック信号PSCLKが出力され、これを受けてシフトレ
ジスタ12からドットパターンデータPDI（第３図（ａ）
に示す第２番目のドット）が出力される。このとき、横
方向のアドレスをカウントするアップタウンカウンタ８
は「６」を指示し、第３回目の基準クロック信号CLKに
同期してパターンバッファメモリ14の横方向アドレス
「６」，縦方向アドレス「４」の位置に第３図（ａ）に
示す第２番目のドット、すなわち、第２図（ａ）に示す
ドットパターン21のａ列の左から第２番目の１ドットが
書き込まれる。この動作を横方向のアドレス値が「19」
を指示するまで行うと、第２図（ａ）に示すドットパタ
ーン21のａ列が第２図（ｂ）に示すように、第４列４行
目から第４列19行に格納される。このとき、16進カウン
タ10から桁上げ信号CARが出力されるため、単安定バイ
ブレータ11が駆動され、その出力であるリセットパルス
信号RSPによりフリップフロップ６はリセットされる。
またアップダウンカウンタ９は「１」増加し、「５」を
示している。次いで、前述の同様にシフトレジスタ12に
第２図（ａ）に示すドットパターン21のａ列を格納し
て、パターンバッファメモリ14の格納を実行すると、第
３図（ｂ）に示すように、パターンバッファメモリ14の
縦方向アドレス「４」、横方向アドレス「４」から第２
図（ａ）のａ列のドットパターンが縦横２倍に書き込ま
れる。これを第２図（ａ）に示すドットパターン21のｂ
列からｈ列まで繰り返すと、第２図（ｂ）に示す拡大ド
ットパターン22がパターンバッファメモリ14に格納でき
る。
ート２のゲートを開き、その出力信号は基準クロック信
号CLKと同期して分周器15に入力され、最初の基準クロ
ック信号CLKで、第３図（ａ）に示す第１番目のドッ
ト、すなわち第２図（ａ）に示すドットパターン21のａ
列の左上の１ドットがパターンバッファメモリ14の横方
向アドレス「４」，縦方向アドレス「４」の位置に書き
込まれるとともに、横方向のアドレスをカウントするア
ップダウンカウンタ８のカンウト値は「５」を指示す
る。次いで次の基準クロック信号CLKが送出されると、
再び第３図（ａ）に示す１番目のドットがパターンバッ
ファメモリ14の横方向アドレス「５」，縦方向アドレス
「４」の位置に書かれると同時に、分周器15からシフト
クロック信号PSCLKが出力され、これを受けてシフトレ
ジスタ12からドットパターンデータPDI（第３図（ａ）
に示す第２番目のドット）が出力される。このとき、横
方向のアドレスをカウントするアップタウンカウンタ８
は「６」を指示し、第３回目の基準クロック信号CLKに
同期してパターンバッファメモリ14の横方向アドレス
「６」，縦方向アドレス「４」の位置に第３図（ａ）に
示す第２番目のドット、すなわち、第２図（ａ）に示す
ドットパターン21のａ列の左から第２番目の１ドットが
書き込まれる。この動作を横方向のアドレス値が「19」
を指示するまで行うと、第２図（ａ）に示すドットパタ
ーン21のａ列が第２図（ｂ）に示すように、第４列４行
目から第４列19行に格納される。このとき、16進カウン
タ10から桁上げ信号CARが出力されるため、単安定バイ
ブレータ11が駆動され、その出力であるリセットパルス
信号RSPによりフリップフロップ６はリセットされる。
またアップダウンカウンタ９は「１」増加し、「５」を
示している。次いで、前述の同様にシフトレジスタ12に
第２図（ａ）に示すドットパターン21のａ列を格納し
て、パターンバッファメモリ14の格納を実行すると、第
３図（ｂ）に示すように、パターンバッファメモリ14の
縦方向アドレス「４」、横方向アドレス「４」から第２
図（ａ）のａ列のドットパターンが縦横２倍に書き込ま
れる。これを第２図（ａ）に示すドットパターン21のｂ
列からｈ列まで繰り返すと、第２図（ｂ）に示す拡大ド
ットパターン22がパターンバッファメモリ14に格納でき
る。
次に第２図（ｃ）に示す拡大回転ドットパターン23の
発生動作について説明する。なお、パターンバッファメ
モリ14には第２図（ｂ）に示す拡大ドットパターン22が
既に格納されている。
発生動作について説明する。なお、パターンバッファメ
モリ14には第２図（ｂ）に示す拡大ドットパターン22が
既に格納されている。
パターンバッファメモリ14の横方向アドレスをセット
するため、アップダウンカウンタ８に初期値（第２図
（ｂ）では「19」）をアドレス信号HADより入力して、
セット信号HADSによりセットする。このとき、セット信
号HADSはアップダウンカウンタ８を16進のダウンカウン
タとして動作するように指示する。一方、縦方向アドレ
スをセットするため、アップダウンカウンタ９に初期値
（第２図（ｂ）では「４」）をアドレス信号VADより入
力して、セット信号VADSによりセットする。このとき、
セット信号VADSはアップダウンカウンタ９を２進のアッ
プカウンタとして動作するように指示する。
するため、アップダウンカウンタ８に初期値（第２図
（ｂ）では「19」）をアドレス信号HADより入力して、
セット信号HADSによりセットする。このとき、セット信
号HADSはアップダウンカウンタ８を16進のダウンカウン
タとして動作するように指示する。一方、縦方向アドレ
スをセットするため、アップダウンカウンタ９に初期値
（第２図（ｂ）では「４」）をアドレス信号VADより入
力して、セット信号VADSによりセットする。このとき、
セット信号VADSはアップダウンカウンタ９を２進のアッ
プカウンタとして動作するように指示する。
変換開始パルス信号SPは、前述の変換パルス信号PSと
同様に機能するが、シフトレジスタ12へのクロック入力
は禁止され、フリップフロップ７の出力信号SPF1が
「１」になることにより、アンドゲート３の出力である
基準クロック信号CLKに同期したクロック信号SPCLKがシ
フトレジスタ13に入力される。このシフトレジスタ13に
入力される最初のクロック信号SPCLKにより、第２図
（ｂ）に格納された第４列19行目のドットパターンが読
み出され、パターン出力PDOとしてシフトレジスタ13に
読み出される。次いで、アップダウンカウンタ９のカウ
ント値が「１」だけカウントアップされ、続くクロック
信号SPCLKに同期して、第２図（ｂ）に示す拡大ドット
パターン22の第５列19行目のドットパターンがシフトレ
ジスタ13に読み出される。これを縦方向のアドレス値が
「19」になるまで実行すると、シフトレジスタ13から第
２図（ｃ）に示す拡大回転ドットパターン23のａ列のド
ットパターンが得られる。アップダウンカウンタ９のカ
ウント値が「19」になると、アップダウンカウンタ８の
カウント値が「１」減少されて「18」となる。ここで、
前述と同様に再度アップダウンカウンタ８に初期アドレ
ス「４」をセットして、パターンバッファメモリ14から
の読み出し（シリアル・イン・パラレルアウト）を実行
すると、第２図（ｃ）に示す拡大回転ドットパターン23
の第ｂ列目のドットパターンがシフトレジスタ13に得ら
れる。これを横方向のアドレスが「４」になるまで実行
すると、第２図（ｃ）に示す拡大回転ドットパターン23
を発生させることができる。
同様に機能するが、シフトレジスタ12へのクロック入力
は禁止され、フリップフロップ７の出力信号SPF1が
「１」になることにより、アンドゲート３の出力である
基準クロック信号CLKに同期したクロック信号SPCLKがシ
フトレジスタ13に入力される。このシフトレジスタ13に
入力される最初のクロック信号SPCLKにより、第２図
（ｂ）に格納された第４列19行目のドットパターンが読
み出され、パターン出力PDOとしてシフトレジスタ13に
読み出される。次いで、アップダウンカウンタ９のカウ
ント値が「１」だけカウントアップされ、続くクロック
信号SPCLKに同期して、第２図（ｂ）に示す拡大ドット
パターン22の第５列19行目のドットパターンがシフトレ
ジスタ13に読み出される。これを縦方向のアドレス値が
「19」になるまで実行すると、シフトレジスタ13から第
２図（ｃ）に示す拡大回転ドットパターン23のａ列のド
ットパターンが得られる。アップダウンカウンタ９のカ
ウント値が「19」になると、アップダウンカウンタ８の
カウント値が「１」減少されて「18」となる。ここで、
前述と同様に再度アップダウンカウンタ８に初期アドレ
ス「４」をセットして、パターンバッファメモリ14から
の読み出し（シリアル・イン・パラレルアウト）を実行
すると、第２図（ｃ）に示す拡大回転ドットパターン23
の第ｂ列目のドットパターンがシフトレジスタ13に得ら
れる。これを横方向のアドレスが「４」になるまで実行
すると、第２図（ｃ）に示す拡大回転ドットパターン23
を発生させることができる。
なお、アップダウンカウンタ９を２進カウンタおよび
アップダウンカウンタ８を16進カウンタとすることによ
り、270゜回転した拡大ドットパターンを発生させるこ
とができるばかりでなく、アップダウンカウンタ8,9に
所定の値をセットすることにより、180゜回転ばかりで
なく任意の角度を有するドットパターンを発生できる。
アップダウンカウンタ８を16進カウンタとすることによ
り、270゜回転した拡大ドットパターンを発生させるこ
とができるばかりでなく、アップダウンカウンタ8,9に
所定の値をセットすることにより、180゜回転ばかりで
なく任意の角度を有するドットパターンを発生できる。
また上記実施例では、パターンバッファメモリ14にド
ットパターンを書き込む際、分周器15でアンドゲート２
の出力を1/2に分周したクロック信号PSCLKに同期させて
実行して２倍の拡大ドットパターン22を格納する場合に
ついて説明したが、分周器15の1/N分周器として動作す
るように分周指示信号NSTに指示させることにより、ド
ットパターン21をＮ倍に拡大してパターンバッファメモ
リ14に格納できる。
ットパターンを書き込む際、分周器15でアンドゲート２
の出力を1/2に分周したクロック信号PSCLKに同期させて
実行して２倍の拡大ドットパターン22を格納する場合に
ついて説明したが、分周器15の1/N分周器として動作す
るように分周指示信号NSTに指示させることにより、ド
ットパターン21をＮ倍に拡大してパターンバッファメモ
リ14に格納できる。
以上説明したように、この発明によれば、この発明
は、パターンバッファメモリへのドットパターンの書き
込みアドレス、または、パターンバッファメモリからの
ドットパターンの読み出しアドレスを所定の信号に応答
して更新するアドレス制御手段と、 前記所定の信号を分周する分周手段と、 前記分周手段により分周された信号に基づいて、前記
アドレス制御手段により更新されるアドレスに従って前
記パターンバッファメモリに書き込まれるドットパター
ンを入力する入力手段と、 前記所定の信号に基づいて、前記書き込まれる際のアド
レスの更新の仕方とは異なる仕方で前記アドレス制御手
段により更新されるアドレスに従って前記パターンバッ
ファメモリから読み出されるドットパターンを出力する
出力手段と、 を具備した文字パターン発生装置において、 前記入力手段は、前記所定の信号で、前記ドットパタ
ーンのａ列のｎ番目のデータを、前記パターンバッファ
メモリにおける横アドレスと、縦アドレスに書き込み、
次の所定の信号で、前記ドットパターンのａ列のｎ番目
のデータを、前記パターンバッファメモリにおける次番
の横アドレスと、前記縦アドレスに書き込み、次の所定
信号で、前記ドットパターンのａ列の（ｎ＋１）番目の
データを、前記パターンバッファメモリにおける次番の
横アドレスと前記縦アドレスに書き込むという動作をａ
列について次々と続けることで前記ａ列のデータを列方
向に整数倍に拡大して前記パターンバッファメモリに入
力し、次にまたの所定信号で、前記ドットパターンのａ
列のｎ番目のデータを、前記パターンバッファメモリに
おける前記横アドレスと、次番の縦アドレスに書き込
み、次の所定の信号で前記ドットパターンのｎ番目のデ
ータを、前記パターンバッファメモリにおける次番の横
アドレスと、前記縦アドレスに書き込み、次の所定の信
号で、前記ドットパターンのａ列の（ｎ＋１）番目のデ
ータを前記パターンバッファメモリにおける次の次番の
横アドレスと、前記次番の縦アドレスに書き込むという
動作をａ列について更に次々と続けることで前記ａ列の
データを行方向にも整数倍に拡大して前記パターンバッ
ファメモリに入力するようにしたので、結果として、所
定のドットパターンに対して２次元的な拡大と、回転と
を同時に行ったパターンの出力させることができるとい
う効果を奏する。
は、パターンバッファメモリへのドットパターンの書き
込みアドレス、または、パターンバッファメモリからの
ドットパターンの読み出しアドレスを所定の信号に応答
して更新するアドレス制御手段と、 前記所定の信号を分周する分周手段と、 前記分周手段により分周された信号に基づいて、前記
アドレス制御手段により更新されるアドレスに従って前
記パターンバッファメモリに書き込まれるドットパター
ンを入力する入力手段と、 前記所定の信号に基づいて、前記書き込まれる際のアド
レスの更新の仕方とは異なる仕方で前記アドレス制御手
段により更新されるアドレスに従って前記パターンバッ
ファメモリから読み出されるドットパターンを出力する
出力手段と、 を具備した文字パターン発生装置において、 前記入力手段は、前記所定の信号で、前記ドットパタ
ーンのａ列のｎ番目のデータを、前記パターンバッファ
メモリにおける横アドレスと、縦アドレスに書き込み、
次の所定の信号で、前記ドットパターンのａ列のｎ番目
のデータを、前記パターンバッファメモリにおける次番
の横アドレスと、前記縦アドレスに書き込み、次の所定
信号で、前記ドットパターンのａ列の（ｎ＋１）番目の
データを、前記パターンバッファメモリにおける次番の
横アドレスと前記縦アドレスに書き込むという動作をａ
列について次々と続けることで前記ａ列のデータを列方
向に整数倍に拡大して前記パターンバッファメモリに入
力し、次にまたの所定信号で、前記ドットパターンのａ
列のｎ番目のデータを、前記パターンバッファメモリに
おける前記横アドレスと、次番の縦アドレスに書き込
み、次の所定の信号で前記ドットパターンのｎ番目のデ
ータを、前記パターンバッファメモリにおける次番の横
アドレスと、前記縦アドレスに書き込み、次の所定の信
号で、前記ドットパターンのａ列の（ｎ＋１）番目のデ
ータを前記パターンバッファメモリにおける次の次番の
横アドレスと、前記次番の縦アドレスに書き込むという
動作をａ列について更に次々と続けることで前記ａ列の
データを行方向にも整数倍に拡大して前記パターンバッ
ファメモリに入力するようにしたので、結果として、所
定のドットパターンに対して２次元的な拡大と、回転と
を同時に行ったパターンの出力させることができるとい
う効果を奏する。
第１図はこの発明の一実施例を示す文字パターン発生装
置の構成を説明するブロック図、第２図（ａ）〜（ｃ）
はこの発明による文字パターン発生動作を説明する模式
図、第３図（ａ），（ｂ）は第２図（ａ）に示すドット
パターンのパターンバッファメモリへの各ドットの拡大
格納動作を説明する模式図である。 図中、１〜３はアンドゲート、4,5はオアゲート、6,7は
フリップフロップ、8,9はアップダウンカウンタ、10は1
6進カウンタ、11は単安定バイブレータ、12,13はシフト
レジスタ、14はパターンバッファメモリ、15は分周器で
ある。
置の構成を説明するブロック図、第２図（ａ）〜（ｃ）
はこの発明による文字パターン発生動作を説明する模式
図、第３図（ａ），（ｂ）は第２図（ａ）に示すドット
パターンのパターンバッファメモリへの各ドットの拡大
格納動作を説明する模式図である。 図中、１〜３はアンドゲート、4,5はオアゲート、6,7は
フリップフロップ、8,9はアップダウンカウンタ、10は1
6進カウンタ、11は単安定バイブレータ、12,13はシフト
レジスタ、14はパターンバッファメモリ、15は分周器で
ある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 政義 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 五十嵐 優 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 鈴木 保人 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 本田 和幸 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 秋元 浩一郎 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭58−162984（ＪＰ，Ａ) 特開 昭60−214966（ＪＰ，Ａ)
Claims (1)
- 【請求項１】パターンバッファメモリへのドットパター
ンの書き込みアドレス、または、パターンバッファメモ
リからのドットパターンの読み出しアドレスを所定の信
号に応答して更新するアドレス制御手段と、 前記所定の信号を分周する分周手段と、 前記分周手段により分周された信号に基づいて、前記ア
ドレス制御手段により更新されるアドレスに従って前記
パターンバッファメモリに書き込まれるドットパターン
を入力する入力手段と、 前記所定の信号に基づいて、前記書き込まれる際のアド
レスの更新の仕方とは異なる仕方で前記アドレス制御手
段により更新されるアドレスに従って前記パターンバッ
ファメモリから読み出されるドットパターンを出力する
出力手段と、 を具備した文字パターン発生装置において、 前記入力手段は、前記所定の信号で、前記ドットパター
ンのａ列のｎ番目のデータを、前記パターンバッファメ
モリにおける横アドレスと、縦アドレスに書き込み、次
の所定の信号で、前記ドットパターンをａ列のｎ番目の
データを、前記パターンバッファメモリにおける次番の
横アドレスと、前記縦アドレスに書き込み、次の所定信
号で、前記ドットパターンのａ列の（ｎ＋１）番目のデ
ータを、前記パターンバッファメモリにおける次番の横
アドレスと、前記縦アドレスに書き込むという動作をａ
列について次々と続けることで前記ａ列のデータを列方
向に整数倍に拡大して前記パターンバッファメモリに入
力し、次にまたの所定信号で、前記ドットパターンのａ
列のｎ番目のデータを、前記パターンバッファメモリに
おける前記横アドレスと、次番の縦アドレスに書き込
み、次の所定の信号で、前記ドットパターンのｎ番目の
データを、前記パターンバッファメモリにおける次番の
横アドレスと、前記縦アドレスの書き込み、次の所定の
信号で、前記ドットパターンのａ列の（ｎ＋１）番目の
データを、前記パターンバッファメモリにおける次の次
番の横アドレスと、前記次番の縦アドレスに書き込むと
いう動作をａ列について更に次々と続けることで前記ａ
列のデータを行方向にも整数倍に拡大して前記パターン
バッファメモリに入力することを特徴とする文字パター
ン発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052235A JP2565489B2 (ja) | 1986-03-10 | 1986-03-10 | 文字パタ−ン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052235A JP2565489B2 (ja) | 1986-03-10 | 1986-03-10 | 文字パタ−ン発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62209486A JPS62209486A (ja) | 1987-09-14 |
| JP2565489B2 true JP2565489B2 (ja) | 1996-12-18 |
Family
ID=12909062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61052235A Expired - Fee Related JP2565489B2 (ja) | 1986-03-10 | 1986-03-10 | 文字パタ−ン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565489B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9217360B2 (en) | 2011-12-01 | 2015-12-22 | Cummins Intellectual Property, Inc. | Prechamber device for internal combustion engine |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897083A (ja) * | 1981-12-07 | 1983-06-09 | 株式会社東芝 | 縦横変換回路 |
| JPS5912487A (ja) * | 1982-07-13 | 1984-01-23 | 日本電気株式会社 | 文字パタ−ン変換回路 |
| JPS60214966A (ja) * | 1984-04-11 | 1985-10-28 | Nec Corp | 書式回転回路 |
-
1986
- 1986-03-10 JP JP61052235A patent/JP2565489B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9217360B2 (en) | 2011-12-01 | 2015-12-22 | Cummins Intellectual Property, Inc. | Prechamber device for internal combustion engine |
| US9441528B2 (en) | 2011-12-01 | 2016-09-13 | Cummins Intellectual Property, Inc. | Prechamber device for internal combustion engine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62209486A (ja) | 1987-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |