JP2556044B2 - インタフェ−ス回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 所定プログラムに基づきその制御下にある装置を制御
する中央処理装置に対するインタフェース回路であっ
て、2Sビット／秒の伝送速度のNRZ信号と、Ｓビット／
秒の伝送速度のスプリットフェーズ信号とが混在して形
成されるデータ列を中央処理装置に取込む場合、予め中
央処理装置にてその信号形式を設定し、設定した信号形
式を受信した場合は全てNRZ信号に変換して中央処理装
置に送込むようにすることにより、中央処理装置の負荷
を軽減し信号形式の切替えを意識することなく迅速に中
央処理装置にインタフェースすることが可能となる。

〔産業上の利用分野〕

本発明は、所定プログラムに基づきその制御下にある
装置を制御する中央処理装置に対するインタフェース回
路に関する。

例えば、自動車電話にあって基地局から、通話着信の
有無を知らせるデータ信号や自動車電話の位置を知らせ
るデータ信号及び送受信周波数の指定等の制御データが
送られて来る。

これらの制御データは、その制御データの内容によっ
てスタート符号としてNRZ信号、データとしてスプリッ
トフェース信号（以下SPL信号と称する）を混合したデ
ータ列で送って来る場合がある。

尚、その制御データの内容が、例えば通話試験等を行
うための制御データの場合は、全てNRZ信号で送られて
来る場合もある。

これらの制御データを受けて、自動車電話側に設置さ
れている中央処理装置（以下CPUと称する）は、自動車
電話を制御する。

このCPUがNRZ信号とSPL信号とが混在したデータ列を
受信する場合、CPUに対する入出力のインタフェースを
取るインタフェース回路は、それぞれの信号に対する切
替えをハードウエアで行っている。

かかるインタフェース回路は高速処理に対応出来、し
かも簡易な回路構成で実現することが要求される。

〔従来の技術〕

第３図は従来例を説明するブロック図、第４図は制御
情報形式を説明する図、第５図は信号形式を説明する図
をそれぞれ示す。

本例は自動車電話に基地局（図示してない）から送ら
れる制御情報を、NRZ信号とSPL信号とが混在したデータ
列で自動車電話内CPU20に送る場合であり、NRZ信号及び
SPL信号は第５図に示す形式である。

即ち、NRZ信号は第５図（Ａ）に示す信号“1",“0"の
ように、各周期で設定された２進情報がその周期の中で
変化しないような形式であり、一方SPL信号は第５図
（Ｂ）に示すように各周期で設定された２進情報がその
周期の中で変化する形式となっている。

例えば、SPL信号の“0"は“1"レベルから“0"レベル
に変化したものであり、信号“1"は“0"レベルから“1"
レベルに変化したものとする。

自動車電話の基地局（図示してない）から送られる制
御情報は、第４図に示すように２つの形式があり、例え
ば使用周波数の指定，自動車電話の位置情報及び着信の
有無を通知する情報等は、第４図（Ａ）に示すようにNR
Z信号とSPL信号とが混在したデータ列で送信して来る。

即ち、データ列の先頭にNRZ信号形式のスタート符号
を有し、その後にSPL信号の制御情報が続いた形式とな
る。

一方、通話試験のための情報等は、第４図（Ｂ）に示
すように全てNRZ信号形式で送られて来る。従って、こ
のデータ列を受信するCPU20では、スタート符号（例え
ば、16ビット形式で“1100010011010011"）を検出する
と、その後にはSPL信号の制御情報が続くと判定する。

第３図は自動車電話内CPU20に対するインタフェース
回路100の機能ブロックを示し、その構成は、 当該データ列を受信した場合、CPU20に対する割込
みINTをクロックが有する2S Hzの間隔で発生するク
ロック発生回路１と、 受信する複数のデータ列，′の内、受信状態にあ
る当該データ列をCPU20からのアドレスAdにより取
込むマルチプレクサ（以下MPXと称する）２とを具備し
ている。

上述のCPU20は各種プログラムに基づき、自動車電話
内の動作を制御しており、基地局（図示してない）から
受信する制御情報のデータ列は、インタフェース回路
100からの割込みにより受信し、その制御情報の内容に
より自動車電話内の動作を制御する。

即ち、受信するデータ列としては、SbpsのSPL信号
であろうが、2SbpsのNRZ信号であろうが、2S Hz毎にク
ロック発生回路１から割込みINTをCPU20に対して発生
させ、その都度CPU20はソフトウエア処理を行ってい
る。

〔発明が解決しようとする問題点〕

上述のように、データ列受信時の処理を全てCPU20
のソフトウエア処理によっている従来例の場合、各種機
能や制御機能が追加されると、それに伴いソフトウエア
処理の負荷が増大することになる。

又、一般にデータの伝送速度がより高速化される傾向
にあるが、高速化されるに伴いCPU20の処理速度がより
高度なものが必要になり、実質的に実現不可能となる場
合がある。

〔問題点を解決するための手段〕

第１図は本発明の原理を説明するブロック図を示す。

第１図に示す本発明の原理ブロック図は、第３図で説
明したのと同様な機能を有するインタフェース回路10の
機能ブロックを示しその構成は、入力データを用いて2S
ビット／秒のクロックを生成するクロック再生手段（3
0）と、該中央処理装置（20）が設定した信号形式と同
一信号形式のデータを検出した時、検出結果と該検出結
果を用いて生成したリップルキャリを送出する割込み発
生手段（40）と、該検出結果により起動され、該クロッ
クを用いて、入力した所定ビット単位のシリアルデータ
をパラレルデータに変換して出力するデータ変換手段
（50）と、入力したリップルキャリーを用いて、該デー
タ変換手段の出力を、昇順に複数ビット格納する第１の
データ格納部分と、１ビットおきに複数ビット格納する
第２のデータ格納部分を有するデータ格納手段（60）
と、印加したアドレスに対応するデータ格納部分を、該
データ格納手段から選択する選択手段（70）とを具備し
て構成されている。

尚、上記インタフェース回路10の他に、このインタフ
ェース回路10からの割込みにより受信データ列の内容を
判断し、その内容に伴う制御処理を行うCPU20を付加し
て構成している。

〔作用〕

例えば、先頭部分に2Sビット／秒の伝送速度のNRZ信
号が、それに続く部分にＳビット／秒の伝送速度のSPL
信号が混在して形成されるデータ列をCPU20に取込む場
合、どちらの信号形式を取込むかをCPU20で設定し、設
定内容に応じて割込む発生手段40及びデータ変換手段50
を起動し、NRZ信号及び１ビットおきに格納してSPL信号
をNRZ信号に変換して格納しているデータ格納手段60か
らデータ列を取込むようにすることにより、CPU20内の
ソフトウエア負荷を軽減し、CPU20が高速処理に対応可
能なインタフェース回路10を実現することが可能とな
る。

〔実施例〕

以下本発明の要旨を第２図に示す実施例により具体的
に説明する。

第２図は本発明の実施例を説明するブロック図を示
す。尚、全図を通じて同一符号は同一対象物を示す。

第２図に示す本実施例は第１図で説明したCPU20とし
て第３図で説明したのと同様な機能を有すると共に、デ
ータ列の信号形式を判定する機能を削除したCPU20a
と、 クロック再生手段30として第３図で説明したのと同様
な機能を有するクロック再生回路１、 割込み発生手段40として16ビットカウンタ回路31と、
スタート符号を有する信号形式の場合のスタート符号の
有無を検出するワードSYNC回路32と、CPU20aから受信す
べき信号形式を設定するレジスタ回路33とからなる割込
み発生部40a、 データ変換手段50として16ビットシフトレジスタ回路
50a、 データ格納手段60として16ビットシフトレジスタ回路
50aから出力するNRZ信号を格納するバッファ回路61,62
と、16ビットシフトレジスタ回路50aからの出力を１ビ
ットおきに入力してSPL信号をNRZ信号に変換するバッフ
ァ回路63からなるデータ格納部60a、 選択手段70として３入力/1出力のマルチプレクサ（以
下MPXと称する）70aとして構成した例である。

尚、割込み発生部40a内レジスタ回路33には、CPU20a
がそれまでに受信したデータ列の信号形式より、次に
受信すべきデータ′の信号形式がNRZ信号とSPL信号の
うち、どちらの信号かを判断し、例えば、NRZ信号なら
“1"を、SPL信号なら“0"を図示省略しているライトイ
ネーブル信号及びアドレス信号′を用いて予め設定す
る。

例えばSbpsのSPL信号と、2SbpsのNRZ信号が混在する
データ列を受信すると、クロック再生回路１により2S
HzのクロックCLKを再生し、そのクロックCLKをワ
ードSYNC回路32,16ビットカウンタ回路31及び16ビット
シフトレジスタ回路50aへ送出する。

ワードSYNC回路32でNRZ信号のスタート符号パターン
を検出し、これがレジスタ回路33に設定されている信号
形式（即ち、スタート符号有無の設定）に一致していれ
ば、この検出信号で16ビットカウンタ回路31及び16ビッ
トシフトレジスタ回路50aを活性化する。

これにより、以降のデータを16ビットシフトレジスタ
回路50aに取込みを行う。16ビットシフトレジスタ回路5
0aはシリアルで入力されるデータ列をパラレルに変換
し、16ビットのデータを出力する。

一方、16ビットカウンタ回路31は16ビットカウンタア
ップ毎にリップルキャリーRCを発生し、これを割込み信
号INTとしてCPU20aに送出して、CPU20aに対する割込
みを行う。

この16ビットカウンタ回路31のリップルキャリーRCは
各バッファ回路61〜63のラッチタイミングとなり、バッ
ファ回路61,62は16ビットシフトレジスタ回路50aから出
力されるNRZ信号を格納し、バッファ回路63は16ビット
シフトレジスタ回路50aの出力を１ビットおきに取込む
ことによりSPL信号をNRZ信号に変換して格納する。

尚、バッファ回路61は16ビットシフトレジスタ回路50
aの出力の先頭から８ビットまでを格納し、バッファ回
路62は残りの８ビットを格納する。又、バッファ回路63
は１ビットから16ビットまでを１ビットおきに引込む。

CPU20aは割込み信号INTを受付けると、アドレスAd
（アドレス00,01,10のうち、指定した１つのアドレ
ス）をMPX70aに送出する。一方、MPX70aは入力したアド
レスが、例えば“00"の時はバッファ回路61を、“01"の
時はバッファ回路62を、“10"の時はバッファ回路63を
選択する様に構成されているので、CPU20aはアドレスを
切替えてバッファ回路61〜63からデータを取り込む。

以上のように、CPU20a内ではNRZ信号とSPL信号とが混
在している信号形式かいなかの判定及び変換処理を行う
必要はなく、又バイト単位でデータ処理が出来るため、
高速化にも容易に対応が可能となる。

〔発明の効果〕

以上のような本発明によれば、CPU内のソフトウエア
負荷を軽減し、高速処理に対応可能なインタフェース回
路を実現することが出来る。

【図面の簡単な説明】

第１図は本発明の原理を説明するブロック図、 第２図は本発明の実施例を説明するブロック図、 第３図は従来例を説明するブロック図、 第４図は制御情報形式を説明する図、 第５図は信号形式を説明する図、 をそれぞれ示す。 図において、 １はクロック発生回路、2,70aはMPX、 10,10a,100はインタフェース回路、 20,20aはCPU、30はクロック再生手段、 31は16ビットカウンタ回路、 32はワードSYNC回路、33はレジスタ回路、 40は割込み発生手段、40aは割込み発生部、 50はデータ変換手段、 50aは16ビットシフトレジスタ回路、 60はデータ格納手段、60aはデータ格納部、 61〜63はバッファ回路、70は選択手段、 をそれぞれ示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】2Sビット／秒の伝送速度のNRZ信号と、Ｓ
   ビット／秒の伝送速度のスプリットフェーズ信号とが混
   在して形成されるデータ列を中央処理装置（20）に送り
   込む際、該中央処理装置とのインタフェースを取るイン
   タフェース回路（10）において、 入力データを用いて2Sビット／秒のクロックを生成する
   クロック再生手段（30）と、該中央処理装置（20）が設
   定した信号形式と同一信号形式のデータを検出した時、
   検出結果と該検出結果を用いて生成したリップルキャリ
   を送出する割込み発生手段（40）と、該検出結果により
   駆動され、該クロックを用いて、入力した所定ビット単
   位のシリアルデータをパラレルデータに変換して出力す
   るデータ変換手段（50）と、 入力したリップルキャリーを用いて、該データ変換手段
   の出力を、昇順に複数ビット格納する第１のデータ格納
   部分と、１ビットおきに複数ビット格納する第２のデー
   タ格納部分を有するデータ格納手段（60）と、印加した
   アドレスに対応するデータ格納部分を、該データ格納手
   段から選択する選択手段（70）とを設け、 該中央処理装置は、該割込み手段が送出したリップルキ
   ャリを検出した時、割込み信号入力と判断して該アドレ
   スを該選択手段に送出し、対応する格納部分のデータを
   取り込む構成にしたことを特徴とするインタフェース回
   路。