JP2522180B2 - セラミック多層配線基板 - Google Patents

セラミック多層配線基板

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  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はセラミック多層配線基板
に関し、特にセラミック多層配線基板のスルーホールの
構造に関する。
【0002】
【従来の技術】セラミック多層配線基板は、LSI等の
半導体部品を実装する基板として広く用いられている。
セラミック多層配線基板は、絶縁層と、導体層と、これ
らを接続するスルーホールとから構成されている。ここ
で、絶縁層はセラミックから、また、導体層は主にメタ
ルから構成されている。つまり、セラミック多層配線基
板は、異なる材料を組み合わせた複合体である。
【0003】このように異なる材料から構成されている
ため、セラミック多層配線基板では、各材料の特性を一
致させることが重要となっている。とりわけ、熱特性を
一致させることは、重要な問題である。セラミック多層
配線基板の製造工程は、焼成等の大きな温度変化を伴う
からである。
【0004】各材料の熱特性が異なる場合の問題とし
て、クラックの発生がある。クラックは、絶縁層を構成
するセラミックの熱特性と、スルーホールを構成する導
体材料の熱特性とが異なる場合に、セラミックに発生す
る。発生箇所は、スルーホール近傍のセラミックであ
る。クラックが発生すると、基板の強度が低下する。ま
た、基板の信頼性も低下してしまう。 このようなクラ
ックの発生を防止するための技術の一例は、特開昭59
−117004号公報に記載されている(以下「従来技
術」という)。この従来技術では、スルーホール充填用
ペーストを構成するタングステン粉末の平均粒径を特定
の範囲に限定することにより、クラックの発生を防止す
る、としている。
【0005】
【発明が解決しようとする課題】しかしながら、上述の
従来技術では、タングステン粉末の粒径を精密に制御し
た、特別のスルーホール充填用ペーストを容易する必要
があるので製造が困難である。
【0006】
【課題を解決するための手段】上述の課題を解決するた
め、本発明のセラミック多層配線基板では、基板と、こ
の基板内に設けられたスルーホールとを有するセラミッ
ク多層配線基板において、前記スルーホールの前記基板
の表層部における前記基板と平行な断面の断面積が前記
スルーホールの前記基板の内層部における前記基板と平
行な断面の断面積よりも小さくなるように形成されてい
る。
【0007】
【実施例】まず、本発明の基礎実験ついて説明する。こ
の基礎実験によって、スルーホールの直径を小さくする
ことによってクラックの発生が防止できる、ということ
が明らかになった。図8(a)〜(c)は、この基礎実
験の内容を示す図である。
【0008】本基礎実験は、スルーホールを有するセラ
ミック多層配線基板をモデル化し、その特性を数値実験
によりシミュレートすることによって行われた。図8
(a)は、本基礎実験で使用されたモデルを示す図であ
る。このモデルは、スルーホール91を中心とする2次
元軸対象モデルである。スルーホール91の周辺には、
セラミック92が存在している。本基礎実験では、構造
解析シミュレータによって、スルーホール91の直径
と、スルーホール91近傍の応力との関係が調べられ
た。本基礎実験で設定された各種材料の特性値は、図8
(b)に示されている。
【0009】図8(c)は、本基礎実験の結果を示すグ
ラフである。図8(c)を参照すると、スルーホール9
1の直径の減少に伴って、スルーホール91近傍の最大
主応力も減少している。つまり、スルーホール91の直
径を小さくすることによって、スルーホール91近傍の
応力を減ずることができる。
【0010】以上の結果から、スルーホールの直径を小
さくすることによって、スルーホール近傍のクラックの
発生を防止することが明らかになった。しかしながら、
スルーホールの直径を小さくすると、スルーホールの電
気抵抗が急激に上昇してしまう。このため、単純にスル
ーホールの直径を小さくすることはできない。しかしな
がら、以下に説明する各実施例によれば、このような問
題を解決することができる。
【0011】次に、本発明について図面を参照して説明
する。
【0012】図1は、本発明の第1の実施例を示す図で
ある。図1を参照すると、本実施例のセラミック多層配
線基板10は、導体層11と、絶縁層12と、各導体層
11を接続するスルーホール20とから構成されてい
る。スルーホール20は導体ペーストにより構成されて
いる。
【0013】スルーホール20の形状は、表層部Aと内
層部Bとで異なる。表層部Aは、セラミック多層配線基
板10の表面からおよそ400μmの範囲で、4層のグ
リーンシートから構成されている。内層部Bは、2つの
表層部に挟まれた領域で、その高さは約4.7mmであ
る。内層部Bは、47層のグリーンシートで構成されて
いる。表層部Aでは、スルーホール20は、表層部スル
ーホール21により構成されている。表層部スルーホー
ル21の直径は90μmである。一方、内層部Bでは、
スルーホール20は、内層部スルーホール22により構
成されている。内層部スルーホール22の直径は280
μmである。
【0014】次にセラミック多層配線基板10の製造方
法について説明する。セラミック多層配線基板10を製
造するためには、まず、スラリーを作成する。スラリー
は、アルミナ粉末とホウケイ酸鉛ガラス粉末を重量比5
5:45で混合した混合粉末に、溶剤としてエチルセロ
ソルブおよびブチルカルビトールを加え、さらに、バイ
ンダーとしてポリビニルブチラールを加えたものを混
合、混練して作成される。
【0015】次に、グリーンシートが作成される。グリ
ーンシートは、ドクターブレード法によって、上述のス
ラリーをキャリアフィルム上に成膜し、乾燥させること
によって作成される。 次に、グリーンシート内にスル
ーホール形成用の導体ペーストを埋め込む。具体的に
は、セラミック多層配線基板10の表層部Aを形成する
グリーンシートには、スルーホール形成位置に直径10
0μmの穴が穿孔される。この穴には導体ペーストが充
填される。この導体ペーストは通常使用されているもの
で構わない。導体ペーストの充填は、スクリーン印刷法
によって行われる。この後の工程によって、この直径1
00μmの穴は収縮し、図2(a)に示すような直径9
0μmの表層部スルーホール21を形成する。一方、セ
ラミック多層配線基板10の内層部を形成するグリーン
シートには、直径320μmの穴が穿孔され、この穴に
導体ペーストが充填される。この後の工程で、この直径
320μmの穴は収縮し、図2(b)に示すような、直
径280μmの内層部スルーホール22を形成する。上
述の工程では、100μmの穴を穿孔するための第1の
金型と、320μmの穴を穿孔するための第2の金型が
必要である。また、この工程において、グリーンシート
上に、導体層11も形成される。
【0016】次に複数のグリーンシートを一体化する。
グリーンシートの一体化は、積層された複数のグリーン
シートを、温度110℃、圧力150kg/平方cmの
条件下で熱プレスすることによって行われる。
【0017】最後に、グリーンシートの積層体が加熱さ
れる。加熱は、グリーンシートの積層体を、空気中で加
熱することによって行われる。このときの温度プロファ
イルは図3に示されている。この加熱によって、バイン
ダーの燃焼・蒸発、および基板の焼結が行われる。
【0018】次に、本実施例の特性を実験した結果につ
いて説明する。
【0019】まず、本実験の方法について説明する。図
4を参照すると、本実験では、スルーホール20に抵抗
測定パッド30が形成され、スルーホール20の抵抗が
測定された。さらに、スルーホール近傍を写真撮影する
ことにより、スルーホール近傍のクラックの発生が観察
された。このとき、スルーホール20とセラミックとの
境界をスポットライトで照射し、クラックにおいて光の
屈設を生じさせた。クラックの存在を確認しやすくする
ためである。
【0020】また、本実験は、本実施例のスルーホール
20の他に、直径が90μmおよび280μmの通常の
スルーホールについても行われた。これら比較用のスル
ーホールは、その形状を除く全ての点において、スルー
ホール20と同様に製造されたものである。
【0021】本実験の結果は図5に示されている。図5
では、直径90μmの通常のスルーホールをタイプ1
と、本実施例のスルーホール20をタイプ2と、直径2
80μmの通常のスルーホールをタイプ3とそれぞれ呼
んでいる。
【0022】図5を参照すると、タイプ1のスルーホー
ルでは、クラックの発生は見られなかった。しかしなが
ら、その電気抵抗は120μΩと非常に大きい。また、
タイプ3のスルーホールの電気抵抗は、15μΩと小さ
い。しかしながら、スルーホール近傍にクラックが発生
した。
【0023】一方、本実施例のスルーホールであるタイ
プ2のスルーホールでは、電気抵抗は25μΩであっ
た。これは、タイプ1のスルーホールに比べてはるかに
小さい。また、タイプ2のスルーホールの近傍にはクラ
ックの発生は見られなかった。つまり、本実施例のスル
ーホールでは、クラックの発生は防止され、その電気抵
抗が大きく増大することもない。そして、スルーホール
20に充填される導体ペーストとして、通常用いられて
いるものを使用することができる。このため製造が容易
である。
【0024】本発明の適用範囲は、以上説明した実施例
の寸法、および材料に限定されるものではない。以下、
本実施例の変形可能な範囲について説明する。
【0025】内層部Bの高さはいくらでも構わない。表
層部Aの高さは0.4mm以上必要である。0.4mm
以下の場合、図1の部分Cにセラミックの割れが発生す
る恐れがある。表層部スルーホール21の直径は金型の
許容する限り小さくすることができる。クラックを確実
に防止するためには、表層部スルーホール21の直径は
なるべく小さい方がよい。内層部スルーホール22の直
径が大きいほど、スルーホール20の電気抵抗を減少す
ることができる。しかし、導体ペーストの充填のために
は0.30mm以下とする必要がある。
【0026】また、本実施例では、表層部スルーホール
21および内層部スルーホール22の断面形状は円であ
るとしたが、本発明の適用範囲はこれに制限されるもの
ではない。表層部スルーホール21および内層部スルー
ホール22の形状にかかわらず、内層部スルーホール2
2の断面積が表層部スルーホール21の断面積よりも大
きければ所期の効果を達成することができる。
【0027】次に、本発明の第2の実施例について説明
する。本実施例の特徴は、第1の実施例の構造をブライ
ンドスルーホールに適用した点にある。
【0028】図6を参照すると、ブラインドスルーホー
ル40の表層部Aにおける形状は、第1の実施例のスル
ーホール20のものと変わらない。しかしながら、ブラ
インドスルーホール40は、基板の反対面に貫通するこ
となく、内層部Bの途中において終了する。
【0029】本実施例によって達成される効果は第1の
実施例の効果と同等である。
【0030】次に、本発明の第3の実施例について説明
する。本実施例は、第1〜第2の実施例のスルーホール
を簡便に製造するための構造である。より具体的には、
本実施例によれば、第1〜第2の実施例では2種類の金
型が必要であったスルーホール穿孔工程を、1種類の金
型で実行することが可能となる。
【0031】図7(a)を参照すると、本実施例におい
て、スルーホール穿孔用の金型は、穴6111を穿孔す
るための1種類の金型のみが用意される。穴6111の
直径は表層部スルーホール21の直径に合わせたもので
ある。したがって、表層部スルーホール21を形成する
ときには、この金型によって通常通りグリーンシートを
穿孔すれば良い。一方、内層部スルーホール22は、以
下のようにして形成される。
【0032】図7(b)を参照すると、内層部スルーホ
ール22は、点730を中心とした内層部スルーホール
22は、点721〜724を中心とした4つの穴、穴6
21〜624により形成される。穴621〜穴624
は、表層部スルーホール21を形成するのに用いたのと
同じ金型によって穿孔される。穴621〜穴624が形
成されるときには、金型もしくはグリーンシートが微細
に移動される。点721〜724間の距離が近接してい
るために、穴621〜穴624はつながり、穴6111
よりも大きな穴である穴820が形成される。穴820
は円ではない。しかしながら、前述したように、本発明
の効果は内層部スルーホール22の形状に左右されな
い。したがって、穴820により形成される内層部スル
ーホール22でも所期の効果を達成することができる。
【0033】図7(c)は、7つの穴、穴630〜穴6
36により、穴820よりも大きな穴である穴830を
形成した場合を示している。このように、多くの穴を組
み合わせることにより、いくらでも大きな内層部スルー
ホール22を形成することができる。しかも、このとき
必要な金型は1種類のみである。
【0034】以上のように、本実施例によれば、1種類
の金型によって表層部スルーホール21と内層部スルー
ホール22の両方のスルーホールを形成することができ
る。このため、製造が容易である。
【0035】
【発明の効果】以上説明したように、本発明では、セラ
ミック多層配線基板10に設けられるスルーホール20
を、表層部スルーホール21の直径が内層部スルーホー
ル22の直径よりも小さくなるように形成した。このた
め、特別のスルーホール充填用ペーストを用いることな
くスルーホール近傍のクラックの発生を防止することが
でき、製造が容易である、という効果を有する。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す図。
【図2】(a)は、表層部スルーホール21を示す図。
(b)は、内層部スルーホール22を示す図。
【図3】第1の実施例のセラミック多層配線基板10の
製造方法を示す図。
【図4】第1の実施例の特性実験の概要を示す図。
【図5】第1の実施例の特性実験の結果を示す図。
【図6】本発明の第2の実施例を示す図。
【図7】(a)は、本発明の第3の実施例を示す図。
(b)は、本発明の第3の実施例を示す図。(c)は、
本発明の第3の実施例を示す図。
【図8】(a)は、本発明に先立つ実験を示す図。
(b)は、本発明に先立つ実験を示す図。(c)は、本
発明に先立つ実験を示す図。
【符号の説明】
10 セラミック多層配線基板 11 導体層 12 絶縁層 20 スルーホール 21 表層部スルーホール 22 内層部スルーホール 30 抵抗測定パッド 40 ブラインドスルーホール 50 メッキ 611 穴 621〜624 穴 630〜636 穴 820 穴 830 穴

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 基板と、この基板内に設けられ、第1および第2の端部を有する
    円柱状を呈し、前記第1の端部が前記基板の表面に露出
    した 表層部スルーホールと、この表層部スルーホールよりも 前記基板の内層側に設け
    られ、前記表層部スルーホールよりも直径の大きな円柱
    状を呈し、一端が前記表層部スルーホールの前記第2の
    端部に接続した内層部スルーホールとを有することを特
    徴とするセラミック多層配線基板。
  2. 【請求項2】 前記基板の表面から前記内層部スルーホ
    ールまでの距離が0.4mm以上あることを特徴とする
    請求項3記載のセラミック多層配線基板。
  3. 【請求項3】 基板と、この基板内に設けられたスルー
    ホールとを有し、前記スルーホールの前記基板の表層部
    における前記基板と平行な断面の断面積が前記スルーホ
    ールの前記基板の内層部における前記基板と平行な断面
    の断面積よりも小さいセラミック多層配線基板の製造方
    法において、 第1の金型でグリーンシートを穿孔して前記基板の表層
    部のスルーホールを形成する第1の工程と、 前記第1の金型でグリーンシートに重なり合う複数の穴
    を穿孔して前記基板の内層部のスルーホールを形成する
    第2の工程とを有することを特徴とするセラミック多層
    配線基板の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6987316B2 (en) * 2004-01-14 2006-01-17 International Business Machines Corporation Multilayer ceramic substrate with single via anchored pad and method of forming
JP4639101B2 (ja) * 2004-03-31 2011-02-23 日本特殊陶業株式会社 部品支持基板及びその製造方法、光デバイス
JP4535801B2 (ja) * 2004-07-28 2010-09-01 京セラ株式会社 セラミック配線基板
EP1814321B1 (en) * 2004-11-12 2013-01-30 Panasonic Corporation Digital television receiver circuit module
WO2013141339A1 (ja) * 2012-03-23 2013-09-26 株式会社村田製作所 多層配線基板およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56111297A (en) * 1980-02-08 1981-09-02 Hitachi Ltd Method of manufacturing multilayer ceramic board
JPS59151496A (ja) * 1983-02-18 1984-08-29 松下電器産業株式会社 セラミツク多層配線基板の製造方法
JPS59172295A (ja) * 1983-03-22 1984-09-28 株式会社日立製作所 セラミツク多層配線基板
JPS6047495A (ja) * 1983-08-25 1985-03-14 株式会社日立製作所 セラミツク配線基板
JPS60141411A (ja) * 1983-12-26 1985-07-26 Hitachi Chem Co Ltd 楕円穴加工法
JPS6194415A (ja) * 1984-10-15 1986-05-13 Matsushita Electric Ind Co Ltd 映像信号のデイジタル化装置
JPH067578B2 (ja) * 1985-01-28 1994-01-26 日本電気株式会社 セラミツク多層基板
JPS6117235A (ja) * 1985-05-20 1986-01-25 Toshiba Corp 光学的情報記録媒体の製造方法
JPH088417B2 (ja) * 1988-11-17 1996-01-29 イビデン株式会社 多層プリント配線板
JP2789782B2 (ja) * 1990-05-09 1998-08-20 松下電器産業株式会社 セラミック配線基板の製造方法
JPH0493096A (ja) * 1990-08-08 1992-03-25 Shinko Electric Ind Co Ltd 多層セラミック基板

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