JP2516709B2 - 複合リ―ドフレ―ム - Google Patents
複合リ―ドフレ―ムInfo
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- JP2516709B2 JP2516709B2 JP2320841A JP32084190A JP2516709B2 JP 2516709 B2 JP2516709 B2 JP 2516709B2 JP 2320841 A JP2320841 A JP 2320841A JP 32084190 A JP32084190 A JP 32084190A JP 2516709 B2 JP2516709 B2 JP 2516709B2
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- JP
- Japan
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- island
- lead frame
- insulating sheet
- semiconductor element
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体素子のパッケージングに使用する複
合リードフレームに関する。
合リードフレームに関する。
数万から数十万のゲートを有するCMOSやBi−CMOS等の
高速ゲートアレイ等からなるASICなど、消費電力が２〜
3W級で使用される100ピン以上のLSIのパッケージング用
として、半導体素子を搭載するアイランドと該アイラン
ドから外方に延びる多数のリードとが一体に形成された
リードフレームの該アイランドが素子より大きく形成さ
れ該アイランドの一方の面に、中央部に半導体素子用の
開口部（以下デバイスホールと称する）が設けられ、か
つその表面に前記リードに対応して多数の細いリードを
有するポリイミドフィルムを、エポキシ接着剤で貼着し
た複合リードフレームが使用されている。これは、LSI
をPGAより安価なプラスチックQFPに搭載することにより
パッケージコストを下げようとするものである。
高速ゲートアレイ等からなるASICなど、消費電力が２〜
3W級で使用される100ピン以上のLSIのパッケージング用
として、半導体素子を搭載するアイランドと該アイラン
ドから外方に延びる多数のリードとが一体に形成された
リードフレームの該アイランドが素子より大きく形成さ
れ該アイランドの一方の面に、中央部に半導体素子用の
開口部（以下デバイスホールと称する）が設けられ、か
つその表面に前記リードに対応して多数の細いリードを
有するポリイミドフィルムを、エポキシ接着剤で貼着し
た複合リードフレームが使用されている。これは、LSI
をPGAより安価なプラスチックQFPに搭載することにより
パッケージコストを下げようとするものである。
しかしながら、従来の複合リードフレーム構造では、
半導体素子の厚さがポリイミドフィルムの厚さに比べて
大分大きく、ボンディングワイヤーが垂れて半導体素子
に接触し易く、場合によっては短絡することがある。
半導体素子の厚さがポリイミドフィルムの厚さに比べて
大分大きく、ボンディングワイヤーが垂れて半導体素子
に接触し易く、場合によっては短絡することがある。
本発明の目的はこのような短絡の恐れがない複合リー
ドフレーム構造を提供することにある。
ドフレーム構造を提供することにある。
上記目的を達成するため本発明の複合リードフレーム
は、半導体素子を搭載するアイランドと該アイランドか
ら外方に延びる多数のリードとが一体に形成されたリー
ドフレームの該アイランドが半導体素子より大きく形成
され、該アイランドの一方の面に、前記素子を搭載する
ためのデバイスホールを有し、かつ前記リードに対応し
て多数の細いリードが表面にかつ外方に突出して形成さ
れた半導体素子と同程度の厚さの絶縁シートが貼着さ
れ、該突出リードが前記リードフレームのリード内側先
端部上に重ね合せて接合されている点に特徴がある。
は、半導体素子を搭載するアイランドと該アイランドか
ら外方に延びる多数のリードとが一体に形成されたリー
ドフレームの該アイランドが半導体素子より大きく形成
され、該アイランドの一方の面に、前記素子を搭載する
ためのデバイスホールを有し、かつ前記リードに対応し
て多数の細いリードが表面にかつ外方に突出して形成さ
れた半導体素子と同程度の厚さの絶縁シートが貼着さ
れ、該突出リードが前記リードフレームのリード内側先
端部上に重ね合せて接合されている点に特徴がある。
第１図は本発明の複合リードフレームに半導体素子を
搭載した状態を概念的に示す平面図であり、第２図は第
１図におけるＡ部分の、Ｘ−Ｘ断面図を拡大して示して
ある。第１図及び第２図において、リードフレーム本体
１は金属板の打抜き又はエッチングで形成され、中心部
にアイランド２を有する。該アイランド２は半導体素子
より大きく形成されており、該アイランドの一方の面に
は、半導体素子を搭載するためのデバイスホール３を有
し、表面にリードフレーム本体１のリードに対応して銅
箔に金メッキした細いリード４が形成された半導体素子
と同程度の厚さの絶縁シート５が接着剤層６を介して貼
着されており、前記細いリード４は該絶縁シート５の外
方に突出している。この突出した細いリードは前記リー
ドフレーム本体１のリード内側先端部上に重ね合わせて
接合されている。
搭載した状態を概念的に示す平面図であり、第２図は第
１図におけるＡ部分の、Ｘ−Ｘ断面図を拡大して示して
ある。第１図及び第２図において、リードフレーム本体
１は金属板の打抜き又はエッチングで形成され、中心部
にアイランド２を有する。該アイランド２は半導体素子
より大きく形成されており、該アイランドの一方の面に
は、半導体素子を搭載するためのデバイスホール３を有
し、表面にリードフレーム本体１のリードに対応して銅
箔に金メッキした細いリード４が形成された半導体素子
と同程度の厚さの絶縁シート５が接着剤層６を介して貼
着されており、前記細いリード４は該絶縁シート５の外
方に突出している。この突出した細いリードは前記リー
ドフレーム本体１のリード内側先端部上に重ね合わせて
接合されている。
本発明に用いる複合リードフレームの基本構造は従来
通りでよく、片面に金属箔を有するポリイミド板の金属
箔の表面にレジストを塗布し、所望のマスクを用いて露
光し、現像後エッチングしてリードパターンを形成し、
必要により金属箔にメッキを施し、次いでポリイミド板
をエッチングしてアイランド状に形成し、これを切断し
て得られたポリイミド板を前記アイランド２にエポキシ
樹脂系の接着剤で貼着すれば良い。
通りでよく、片面に金属箔を有するポリイミド板の金属
箔の表面にレジストを塗布し、所望のマスクを用いて露
光し、現像後エッチングしてリードパターンを形成し、
必要により金属箔にメッキを施し、次いでポリイミド板
をエッチングしてアイランド状に形成し、これを切断し
て得られたポリイミド板を前記アイランド２にエポキシ
樹脂系の接着剤で貼着すれば良い。
細いリード３とリードフレーム本体１のリード内側先
端部との接合は、両者に金メッキを施しておけば、金−
金の熱圧着により容易に行うことができる。
端部との接合は、両者に金メッキを施しておけば、金−
金の熱圧着により容易に行うことができる。
本発明において複合リードフレームのリード付絶縁シ
ートの厚さを半導体素子と同程度の厚さとすることで、
一般型のリードフレームにみられる、アイランド部のデ
ィプレスと同様の効果、即ち、ワイヤーと半導体素子と
の短絡防止の効果を得るものである。ここで用いる、絶
縁シートの材質は、ポリイミド等の樹脂板に限定され
ず、比抵抗が1010〜1014Ωcm程度であれば、セラミック
等、その他の材質であっても差し支えない。
ートの厚さを半導体素子と同程度の厚さとすることで、
一般型のリードフレームにみられる、アイランド部のデ
ィプレスと同様の効果、即ち、ワイヤーと半導体素子と
の短絡防止の効果を得るものである。ここで用いる、絶
縁シートの材質は、ポリイミド等の樹脂板に限定され
ず、比抵抗が1010〜1014Ωcm程度であれば、セラミック
等、その他の材質であっても差し支えない。
第１図に示すような複合リードフレームに厚さ300μ
ｍの半導体素子を30μｍ厚の銀ペーストにより搭載し
た。このリードフレームのアイランド、に30μｍ厚の銅
箔に１μｍ厚の金メッキが施されたリードが形成され
た、250μｍ厚のポリイミド板を20μｍ厚のエポキシ接
着剤で貼着してあり、ポリイミド板のリードとリードフ
レーム本体の内側リード先端の金メッキ部とは熱圧着法
により接合してある。リード付ポリイミド板の高さは、
アイランド表面から301μｍとなり、半導体素子高さの3
30μｍと同程度となり、ボンディングワイヤーが半導体
素子と接触する事が全くなくなった。
ｍの半導体素子を30μｍ厚の銀ペーストにより搭載し
た。このリードフレームのアイランド、に30μｍ厚の銅
箔に１μｍ厚の金メッキが施されたリードが形成され
た、250μｍ厚のポリイミド板を20μｍ厚のエポキシ接
着剤で貼着してあり、ポリイミド板のリードとリードフ
レーム本体の内側リード先端の金メッキ部とは熱圧着法
により接合してある。リード付ポリイミド板の高さは、
アイランド表面から301μｍとなり、半導体素子高さの3
30μｍと同程度となり、ボンディングワイヤーが半導体
素子と接触する事が全くなくなった。
本発明によれば、従来の複合リードフレームのリード
付絶縁シートの厚さを半導体素子の厚さと同程度とする
ことにより、アイランドのディプレスと同じ効果が得ら
れるものであり、これによりボンディングワイヤーと半
導体チップとの短絡防止の効果が得られるものである。
付絶縁シートの厚さを半導体素子の厚さと同程度とする
ことにより、アイランドのディプレスと同じ効果が得ら
れるものであり、これによりボンディングワイヤーと半
導体チップとの短絡防止の効果が得られるものである。
第１図は、本発明の複合リードフレームの一例を概念的
に示す平面図、第２図は、第１図におけるＡ部分の拡大
Ｘ−Ｘ断面図である。 １……リードフレーム本体、２……アイランド、３……
デバイスホール、４……リード、５……絶縁シート、６
……接着剤層。
に示す平面図、第２図は、第１図におけるＡ部分の拡大
Ｘ−Ｘ断面図である。 １……リードフレーム本体、２……アイランド、３……
デバイスホール、４……リード、５……絶縁シート、６
……接着剤層。
Claims (1)
- 【請求項１】リードフレーム本体の表面中央部に接着剤
層を介して絶縁シートが貼着された複合リードフレーム
であって、該リードフレーム本体の表面中央部には半導
体素子を搭載するためのアイランドが形成され、該絶縁
シートは中央に開口部を有し、該アイランドの中央部は
該絶縁シートの中央開口部により露出されてデバイスホ
ールが形成され、該アイランドの周囲から多数のリード
が外方に延び、該リードの一部は該アイランドを支持す
るように該アイランドと内側先端部でつながるように一
体成形され、該リードの残部は該アイランドと内側先端
部でつながらないように一体成形され、該アイランドは
搭載する半導体素子より大きく形成され、該アイランド
の上面には搭載する半導体素子と同程度の厚さの該絶縁
シートがその外周縁部と該アイランドの外周縁部とが概
ね一致するように貼着され、該デバイスホールの周囲か
ら外方に延びる多数の細いリードは前記アイランドとつ
ながらないリードに対応するように、そして、該絶縁シ
ートの外周縁部から更に外方に突出するように該絶縁シ
ートの表面に形成され、該細いリードの突出部が前記ア
イランドとつながらないリードの内側先端部に重ね合わ
せて接合されていることを特徴とする複合リードフレー
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320841A JP2516709B2 (ja) | 1990-11-27 | 1990-11-27 | 複合リ―ドフレ―ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320841A JP2516709B2 (ja) | 1990-11-27 | 1990-11-27 | 複合リ―ドフレ―ム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192429A JPH04192429A (ja) | 1992-07-10 |
| JP2516709B2 true JP2516709B2 (ja) | 1996-07-24 |
Family
ID=18125842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2320841A Expired - Lifetime JP2516709B2 (ja) | 1990-11-27 | 1990-11-27 | 複合リ―ドフレ―ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2516709B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661900A (en) * | 1994-03-07 | 1997-09-02 | Texas Instruments Incorporated | Method of fabricating an ultrasonically welded plastic support ring |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334968A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 半導体装置 |
| JPS6386530A (ja) * | 1986-09-30 | 1988-04-16 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1990
- 1990-11-27 JP JP2320841A patent/JP2516709B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334968A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 半導体装置 |
| JPS6386530A (ja) * | 1986-09-30 | 1988-04-16 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04192429A (ja) | 1992-07-10 |
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