JP2024023954A - 半導体装置 - Google Patents

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JP2024023954A
JP2024023954A JP2023220430A JP2023220430A JP2024023954A JP 2024023954 A JP2024023954 A JP 2024023954A JP 2023220430 A JP2023220430 A JP 2023220430A JP 2023220430 A JP2023220430 A JP 2023220430A JP 2024023954 A JP2024023954 A JP 2024023954A
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insulator
conductor
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transistor
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舜平 山崎
Shunpei Yamazaki
肇 木村
Hajime Kimura
隆徳 松嵜
Takanori Matsuzaki
清 加藤
Kiyoshi Kato
悟 岡本
Satoru Okamoto
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Semiconductor Energy Laboratory Co Ltd
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Semiconductor Energy Laboratory Co Ltd
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Abstract

【課題】単位面積あたりの記憶容量の大きい半導体装置を提供する。【解決手段】第１の開口を有する第１の絶縁体と、第１の絶縁体上の、第２の開口を有する第１の導電体と、第１の絶縁体上の、第３の開口を有する第２の絶縁体と、第１の開口、第２の開口、および第３の開口を貫通するように設けられた酸化物と、を有し、酸化物は、少なくとも第１の開口内において、第１の領域を有し、少なくとも第２の開口内において、第２の領域を有し、少なくとも第３の開口内において、第３の領域を有し、第１の領域、および第３の領域は、第２の領域より低抵抗である半導体装置。【選択図】図１

Description

本発明は、例えば、記憶装置および半導体装置に関する。または、本発明は、例えば、
記憶装置および半導体装置の作製方法に関する。または、記憶装置が有するメモリトラン
ジスタ、および該メモリトランジスタの作製方法に関する。または、本発明は、例えば、
プロセッサ、電子機器に関する。または、プロセッサ、電子機器の作製方法に関する。ま
たは、記憶装置、プロセッサ、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発
明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション
・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。表示装置、発光装置、照明装置、電気光学装置、記憶装置、半導体回路お
よび電子機器は、半導体装置を有する場合がある。
近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求
められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して
形成することが有効である（特許文献１、特許文献２参照）。メモリセルを積層して設け
ることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させること
ができる。
米国特許公開２０１１／００６５２７０Ａ１公報 米国特許第９６３４０９７Ｂ２公報
特許文献１、および特許文献２においては、記憶素子（メモリセルともいう）が複数積
層しており、これらが直列に接続することで、三次元構造のメモリセルアレイ（メモリス
トリングともいう）を構成している。一方、このような、三次元構造のメモリセルアレイ
では、記憶素子の積層数が多くなるほど、メモリセル間の直列抵抗が高くなり、メモリセ
ルアレイの抵抗が高くなる。メモリセルアレイの抵抗が高くなることで、メモリセルアレ
イを流れる電流のロスや、メモリセルアレイが発熱するといった問題があった。
また、特許文献１においては、柱状に設けられた半導体パターンが、電荷蓄積層を有す
る絶縁体と接している。また、特許文献２においては、柱状に設けられた半導体パターン
が、トンネル誘電体として機能する絶縁体と接している。半導体と、絶縁体が接する場合
、これらの界面には、トラップセンターが形成される場合がある。半導体と、絶縁体との
界面に形成されたトラップセンターは、電子を捕獲し、トランジスタのしきい値電圧をプ
ラス方向に変動させるため、トランジスタのオン状態における電流駆動力、つまりオン電
流、及び電界効果移動度や、信頼性に悪影響を及ぼす恐れがある。
上記の問題に鑑み、本発明の一態様は、良好な電気特性を有し、かつトラップセンター
の形成が抑制された半導体装置を提供することを課題の一とする。
また、単位面積あたりの記憶容量の大きい半導体装置を提供することを課題の一とする
。または、メモリセルを積層した新規な構造の半導体装置を提供することを課題の一とす
る。または、生産性の高い半導体装置を提供することを課題の一とする。
または、該半導体装置を有するモジュールを提供することを課題の一とする。または、
該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。
または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュール
を提供することを課題の一とする。または、新規な電子機器を提供することを課題の一と
する。
また、回路動作において、消費電力の低減された半導体装置を提供することを課題の一
とする。または、回路動作において、消費電力の低減された半導体装置を有するモジュー
ルを提供することを課題の一とする。または、回路動作において、消費電力の低減された
半導体装置、またはモジュールを有する電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１の開口を有する第１の絶縁体と、第１の絶縁体上の、第２の開
口を有する第１の導電体と、第１の導電体上の、第３の開口を有する第２の絶縁体と、第
１の開口、第２の開口、および第３の開口を貫通するように設けられた酸化物と、を有し
、酸化物は、第１の開口内において、第１の領域を有し、第２の開口内において、第２の
領域を有し、第３の開口内において、第３の領域を有し、第１の領域、および第３の領域
は、第２の領域より低抵抗である半導体装置である。
本発明の一態様は、第１の開口を有する第１の絶縁体と、第１の絶縁体上の、第２の開
口を有する第１の導電体と、第１の導電体上の、第３の開口を有する第２の絶縁体と、第
１の開口、第２の開口、および第３の開口を貫通するように設けられた酸化物と、酸化物
に接する第３の絶縁体と、第３の絶縁体に接する第２の導電体と、を有し、酸化物は、第
１の導電体と、第３の絶縁体の間に設けられ、第３の絶縁体は、酸化物と第２の導電体の
間に設けられ、酸化物は、第１の開口内において、第１の領域を有し、第２の開口内にお
いて、第２の領域を有し、第３の開口内において、第３の領域を有し、第１の領域、およ
び前記第３の領域は、第２の領域より低抵抗である半導体装置である。
上記において、半導体装置は、さらに、シリコン、および金属元素の少なくとも一方を
含む窒化物を有していてもよく、窒化物は、第１の領域、および第３の領域に接するよう
に設けられることが好ましい。
上記において、半導体装置は、さらに、第４の絶縁体と、第５の絶縁体と、第６の絶縁
体と、を有していてもよく、第４の絶縁体は、第１の導電体と、酸化物との間に設けられ
、第５の絶縁体は、第４の絶縁体と、酸化物との間に設けられ、第６の絶縁体は、第５の
絶縁体と、酸化物との間に設けられることが好ましい。
上記において、第４の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれ
か一を含む酸化物であることが好ましい。
上記において、第６の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれ
か一を含む酸化物であることが好ましい。
上記において、窒化物は、第６の絶縁体と、第１の領域の間、および第６の絶縁体と、
第３の領域の間、に設けられることが好ましい。
上記において、第１の開口の径、および第３の開口の径は、第２の開口の径より大きい
ことが好ましい。
本発明の一態様は、第１の絶縁膜を形成し、第１の絶縁膜上に、第１の導電膜を形成し
、第１の導電膜上に、第２の絶縁膜を形成し、第２の絶縁膜、前記第１の導電膜、および
前記第１の絶縁膜を加工し、第１の開口を有する第１の絶縁体と、第１の絶縁体上の、第
２の開口を有する第１の導電体と、第１の導電体上の、第３の開口を有する第２の絶縁体
と、を形成し、第１の絶縁体、および第２の絶縁体を加工して、第１の開口が有する径、
および第３の開口が有する径を、第２の開口が有する径より大きくせしめ、第１の開口、
第２の開口、および第３の開口内において、第１の絶縁体、第１の導電体、および第２の
絶縁体と接するように第３の絶縁体を形成し、第３の絶縁体と接するように、シリコン、
および金属元素の少なくとも一方を含む第１の窒化物を形成し、第１の窒化物を加工して
、第１の開口内、および第３の開口内に、第３の絶縁体の内側の側壁面と概略一致する側
壁面を有する第２の窒化物を形成し、第１の開口、第２の開口、および第３の開口内に、
第３の絶縁体、および第２の窒化物と接するように酸化物を形成する半導体装置の作製方
法である。
上記において、酸化物形成後、加熱処理を行うことが好ましい。
上記において、第３の絶縁体は、第４の絶縁体と、第５の絶縁体と、第６の絶縁体を含
む積層構造を有していることが好ましく、第４の絶縁体の形成と、第４の絶縁体の形成後
の第５の絶縁体の形成と、第５の絶縁体の形成後の第６の絶縁体の形成により、積層構造
を有する第３の絶縁体を形成することが好ましい。
本発明の一態様は、第１の開口を有する第１の絶縁体と、第１の絶縁体上の、第２の開
口を有する第１の導電体と、第１の導電体上の、第３の開口を有する第２の絶縁体と、第
１の開口、第２の開口、および第３の開口の内側に設けられた酸化物と、第１の絶縁体、
第１の導電体、および第２の絶縁体と、酸化物との間に設けられた第３の絶縁体と、を有
し、第２の開口の径は、第１の開口の径、および第３の開口の径より大きく、酸化物は、
第３の絶縁体を介して、第１の絶縁体の側面および上面、第１の導電体の側面、および第
２の絶縁体の下面および側面に沿うように設けられ、酸化物は、第１の開口内において、
第１の領域を有し、第２の開口内において、第２の領域を有し、第３の開口内において、
第３の領域を有し、第１の領域、および第３の領域は、第２の領域より低抵抗である半導
体装置である。
また、本発明の一態様は、第１の開口を有する第１の絶縁体と、第１の絶縁体上の、第
２の開口を有する第１の導電体と、第１の導電体上の、第３の開口を有する第２の絶縁体
と、第１の開口、第２の開口、および第３の開口の内側に設けられた酸化物と、第１の絶
縁体、第１の導電体、および第２の絶縁体と、酸化物との間に設けられた第３の絶縁体と
、酸化物に接する第４の絶縁体と、第４の絶縁体に接する第２の導電体と、を有し、第２
の開口の径は、第１の開口の径、および第３の開口の径より大きく、酸化物は、第３の絶
縁体を介して、第１の絶縁体の側面および上面、第１の導電体の側面、および第２の絶縁
体の下面および側面に沿うように設けられ、第４の絶縁体は、酸化物と第２の導電体の間
に設けられ、酸化物は、第１の開口内において、第１の領域を有し、第２の開口内におい
て、第２の領域を有し、第３の開口内において、第３の領域を有し、第１の領域、および
第３の領域は、第２の領域より低抵抗である半導体装置である。
上記において、第１の導電体は、第１のゲートとして機能し、第２の導電体は、第２の
ゲートとして機能することが好ましい。
上記において、酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚ
ｎと、を有することが好ましい。
上記において、酸化物は、第１の層と、第１の層の内側に接して設けられた第２の層と
、第２の層の内側に接して設けられた第３の層と、を有し、第２の層のエネルギーギャッ
プは、第１の層のエネルギーギャップより狭く、第２の層のエネルギーギャップは、第３
の層のエネルギーギャップより狭いことが好ましい。
上記において、半導体装置は、さらに、第２の開口内に第５の絶縁体を有し、酸化物は
、第３の絶縁体と、第５の絶縁体の間に設けられることが好ましい。
上記において、第１の領域、および第３の領域は、第２の領域より、アルゴンを多く含
んでいることが好ましい。
上記において、第１の領域、および第３の領域は、第２の領域より、水素、窒素、およ
び金属元素の少なくとも一を多く含んでいることが好ましい。
上記において、第３の絶縁体は、第６の絶縁体と、第７の絶縁体と、第８の絶縁体と、
を有し、第６の絶縁体は、第１の導電体と、酸化物との間に設けられ、第７の絶縁体は、
第６の絶縁体と、酸化物との間に設けられ、第８の絶縁体は、第７の絶縁体と、酸化物と
の間に設けられることが好ましい。
上記において、第６の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれ
か一を含む酸化物であることが好ましい。
上記において、第８の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれ
か一を含む酸化物であることが好ましい。
また、本発明の一態様は、第１の絶縁膜を形成し、第１の絶縁膜上に、第１の導電膜を
形成し、第１の導電膜上に、第２の絶縁膜を形成し、第２の絶縁膜、第１の導電膜、およ
び第１の絶縁膜を加工し、第１の開口を有する第１の絶縁体と、第１の絶縁体上の、第２
の開口を有する第１の導電体と、第１の導電体上の、第３の開口を有する第２の絶縁体と
、を形成し、第１の導電体を加工して、第２の開口が有する径を、第１の開口が有する径
、および第３の開口が有する径より大きくせしめ、第１の開口、第２の開口、および第３
の開口内において、第１の絶縁体、第１の導電体、および第２の絶縁体と接するように第
３の絶縁体を形成し、第３の絶縁体と接するように、酸化物を形成し、酸化物と接するよ
うに第３の絶縁膜を形成し、第３の絶縁膜を加工して、第２の開口内に、酸化物の内側の
側壁面と概略一致する側壁面を有する第４の絶縁体を形成し、第４の絶縁体をマスクとし
て、酸化物の一部に対して低抵抗化処理を行う半導体装置の作製方法である。
上記において、低抵抗化処理は、酸化物に元素を添加する処理であることが好ましい。
上記において、元素は、アルゴン、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、
塩素、ヘリウム、ネオン、クリプトン、キセノン、アルミニウム、ルテニウム、チタン、
タンタル、タングステン、クロム、インジウムから選ばれた、少なくとも一であることが
好ましい。
上記において、低抵抗化処理は、プラズマ処理、イオンインプランテーション処理、イ
オンドーピング処理、および逆スパッタ処理のいずれか一であることが好ましい。
本発明の一態様により、良好な電気特性を有し、トラップセンターの形成が抑制された
半導体装置を提供することが可能となる。
また、単位面積あたりの記憶容量の大きい半導体装置を提供することができる。または
、メモリセル（メモリトランジスタともいう）を積層した新規な構造の半導体装置を提供
することができる。または、生産性の高い半導体装置を提供することができる。
または、該半導体装置を有するモジュールを提供することができる。または、該半導体
装置、または該モジュールを有する電子機器を提供することができる。または、新規な半
導体装置を提供することができる。または、新規なモジュールを提供することができる。
または、新規な電子機器を提供することができる。
また、回路動作において、消費電力の低減された半導体装置を提供することができる。
または、回路動作において、消費電力の低減された半導体装置を有するモジュールを提供
することができる。または、回路動作において、消費電力の低減された半導体装置、また
はモジュールを有する電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置を説明する断面図。 本発明の一態様に係る半導体装置を説明する上面図および断面図。 本発明の一態様に係る半導体装置を説明する断面図。 本発明の一態様に係る半導体装置を説明する上面図。 本発明の一態様に係る半導体装置を説明する断面図。 本発明の一態様に係る半導体装置を説明する断面図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る記憶装置の構成例を示す機能ブロック図、メモリストリングの構成例を示す回路図。 本発明の一態様に係る記憶装置の構成例を示す機能ブロック図。 本発明の一態様に係るメモリセルアレイの３次元構造例を示す図。 本発明の一態様に係るメモリセルアレイの３次元構造例を示す図。 本発明の一態様に係るメモリセルアレイの３次元構造例を示す図。 本発明の一態様に係る記憶装置の動作を説明するための回路図。 本発明の一態様に係る半導体装置を説明する断面図。 本発明の一態様に係る半導体装置を説明する上面図および断面図。 本発明の一態様に係る半導体装置を説明する断面図。 本発明の一態様に係る半導体装置を説明する上面図。 本発明の一態様に係る半導体装置を説明する断面図。 本発明の一態様に係る半導体装置を説明する断面図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る記憶装置の模式図。 本発明の一態様に係るＡＩシステムの構成例を示すブロック図。 本発明の一態様に係るＡＩシステムの応用例を説明するブロック図。 本発明の一態様に係るＡＩシステムを組み込んだＩＣの構成例を示す斜視模式図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異
なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形
態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発
明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている
場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を
模式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面にお
いて、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用
い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターン
を同じくし、特に符号を付さない場合がある。
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるもの
であり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２
の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記
載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない
場合がある。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位
置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関
係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明し
た語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物を
いう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元
素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａ
ｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができ
る。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ
替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変
更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」
という用語に変更することが可能な場合がある。
また、本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角
度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。ま
た、「略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態
をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されて
いる状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直
」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制す
る機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と
呼ぶことがある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む
）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）
などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属
酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴと記載する場合にお
いては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等について、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍とは、原子
数の総和に対して、Ｉｎが４の場合、Ｇａが１以上３以下（１≦Ｇａ≦３）であり、Ｚｎ
が２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６
またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．１より大きく
２以下（０．１＜Ｇａ≦２）であり、Ｚｎが５以上７以下（５≦Ｚｎ≦７）とする。また
、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍とは、原子数の総和に対して、Ｉｎが１
の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが０．１より
大きく２以下（０．１＜Ｚｎ≦２）とする。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成、作製方法、回路構
成、および動作について、図１乃至図３６を参照して説明する。
（メモリトランジスタＭＴ、メモリセルアレイ７００）
はじめに、半導体装置のメモリトランジスタＭＴ、およびメモリセルアレイ７００の構
成について、図１乃至図３を参照して説明する。図１は、メモリセルアレイ７００の断面
図である。図２（Ａ）は、メモリセルアレイ７００の上面図である。なお、図２（Ａ）は
、図１にＡ５－Ａ６の一点鎖線で示した面における上面図であり、一部の構成要素を省略
して示している。また、図１は、図２（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図
である。また、図２（Ｂ）は、図２（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図で
あり、メモリストリングの一例を説明する断面図である。また、図３（Ａ）は、図１にお
いて、一点鎖線７９１で囲まれた部分を拡大した断面図であり、メモリセルとして機能す
るメモリトランジスタＭＴの一例を説明する図である。また、図３（Ｂ）は、図１におい
て、一点鎖線７９２で囲まれた部分を拡大した断面図であり、選択トランジスタとして機
能するトランジスタの一例を説明する図である。なお、以下においては、図１、および図
２に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここ
で、ｘ軸およびｙ軸は、メモリセルアレイ７００を設ける基体７２０の上面に平行にとり
、ｚ軸は基体７２０の上面に垂直にとる。
メモリセルアレイ７００は、基体７２０上に、絶縁体７２１を有し、絶縁体７２１上に
、導電体７０１（導電体７０１＿１乃至導電体７０１＿ｍ：ｍは、２以上の自然数）、お
よび絶縁体７２２（絶縁体７２２＿１乃至絶縁体７２２＿ｍ）、が交互に積層された積層
体を有し、該積層体上に導電体７０２を有し、導電体７０２、および該積層体上に絶縁体
７２４を有し、絶縁体７２４、導電体７０２、該積層体、および絶縁体７２１を貫通する
ように形成された開口部の内側に、絶縁体７０３（絶縁体７０３＿１乃至絶縁体７０３＿
４）を有し、絶縁体７０３の内側に酸化物７０４（酸化物７０４＿１乃至酸化物７０４＿
４）を有し、絶縁体７０３と、酸化物７０４の間に、酸化物７０４の一部と接するように
設けられた、金属元素、水素、窒素の少なくとも一を含む層７１６を有し、酸化物７０４
の内側に絶縁体７１１（絶縁体７１１＿１乃至絶縁体７１１＿４）を有し、絶縁体７１１
の内側に、導電体７１２（導電体７１２＿１乃至導電体７１２＿４）を有し、酸化物７０
４＿１乃至酸化物７０４＿４の上端部と、それぞれ電気的に接続する導電体７０５（導電
体７０５＿１乃至導電体７０５＿４）を有し、酸化物７０４＿１乃至酸化物７０４＿４の
下端部と、それぞれ電気的に接続する導電体７０６（導電体７０６＿１乃至導電体７０６
＿４）を有し、絶縁体７２４、および導電体７０５上に、絶縁体７１７、および絶縁体７
１３を有し、導電体７１２＿１乃至導電体７１２＿４と、それぞれ電気的に接続する導電
体７１４、および導電体７１５を有し、導電体７０１＿１乃至導電体７０１＿ｍと、それ
ぞれ電気的に接続する導電体７０７（導電体７０７＿１乃至導電体７０７＿ｍ）を有し、
導電体７０７＿１乃至導電体７０７＿ｍと、それぞれ電気的に接続する導電体７０８（導
電体７０８＿１乃至導電体７０８＿ｍ）を有する。なお、図１、および図２では、複数の
導電体７０１を表すために、導電体７０１を４段以上表示しているが、本実施の形態は図
１に限られることなく、少なくとも導電体７０１を２段以上有していればよい。
ここで、図１および図２（Ａ）に示すように、導電体７０１はｘ軸方向に延伸して設け
られる。また、図１および図２（Ｂ）に示すように、絶縁体７０３および酸化物７０４は
ｚ軸方向に延伸して設けられる。つまり、導電体７０１と、絶縁体７０３および酸化物７
０４と、は互いに垂直に交差して設けられることが好ましい。また、図１に示すように、
導電体７０７はｚ軸方向に延伸して設けられる。また、導電体７０８をｙ軸方向に延伸し
て設けてもよい。また、導電体７０５に接続されるビット線ＢＬとして機能する導電体を
ｙ軸方向に延伸して設けてもよい。なお、導電体７０５の一部をビット線ＢＬとして機能
させ、導電体７０５をｙ軸方向に延伸して設けてもよい。
導電体７１２は、柱状に形成されており、ｚ軸方向に延伸して設けられる。また、導電
体７１２を囲うように絶縁体７１１が設けられ、さらに絶縁体７１１を囲うように酸化物
７０４が設けられ、それぞれｚ軸方向に延伸して設けられる。別言すると、ｚ軸方向に延
伸して設けられた柱状の酸化物７０４の内部に、導電体７１２が芯のように設けられ、酸
化物７０４と導電体７１２の間に、絶縁体７１１が設けられる。また、絶縁体７０３は、
柱状の酸化物７０４の側周辺を囲うように設けられている。また、導電体７０７は、柱状
に形成されており、ｚ軸方向に延伸して設けられる。
絶縁体７２１、絶縁体７２２、および絶縁体７２４に形成される開口の径は、導電体７
０１、および導電体７０２に形成される開口の径より大きく、層７１６は、絶縁体７２１
、絶縁体７２２、および絶縁体７２４の側面に、絶縁体７０３を介して設けられる。層７
１６は、酸化物７０４の一部と接することにより、当該領域を低抵抗化し、低抵抗領域を
形成する。酸化物７０４が低抵抗領域を有することで、メモリセルが積層されたメモリス
トリング、またはメモリセルアレイにおいて、メモリセル間の直列抵抗を低減することが
できる。
柱状の酸化物７０４は、ｚ軸方向の下端において、導電体７０６と電気的に接続し、上
端において、導電体７０５と電気的に接続する。また、図２（Ｂ）に示すように、導電体
７０６は、隣り合う２つの柱状の酸化物７０４の下端と電気に接続し、該２つの柱状の酸
化物７０４の上端は、それぞれ、電気的に分離した導電体７０５と、電気的に接続する。
本実施の形態では、２つの柱状酸化物７０４を導電体７０６で電気的に接続したＵ字型の
メモリストリングについて説明するが、本発明は、これに限らない。例えば、導電体７０
６を、ビット線ＢＬおよびソース線ＳＬの一方とし、導電体７０５を、ビット線ＢＬおよ
びソース線ＳＬの他方としてもよい。この場合、導電体７０６は、複数の柱状酸化物７０
４と電気的に接続してもよいし、一つの柱状酸化物７０４と電気的に接続してもよい。ま
た、導電体７０５は、複数の柱状酸化物７０４と電気的に接続してもよいし、一つの柱状
酸化物７０４と電気的に接続してもよい。
柱状酸化物７０４の下端をビット線ＢＬおよびソース線ＳＬの一方と電気的に接続し、上
端を他方と電気的に接続する場合、柱状酸化物７０４の下端付近と、上端付近に選択トラ
ンジスタを設けることが好ましい。例えば、導電体７０６をビット線ＢＬの一部、導電体
７０５をソース線ＳＬの一部とした場合、導電体７０６とメモリトランジスタＭＴの間に
、選択トランジスタＳＳＴ、導電体７０５とメモリトランジスタＭＴの間に、選択トラン
ジスタＳＤＴを設ける。
ここで、導電体７０１と、絶縁体７０３および酸化物７０４と、が交差する領域および
その近傍がメモリトランジスタＭＴとして機能する。また、導電体７０２と、絶縁体７０
３および酸化物７０４と、が交差する領域およびその近傍が選択トランジスタとして機能
する。これらのメモリトランジスタＭＴおよび選択トランジスタのチャネル長方向はｚ軸
に平行になる。メモリトランジスタＭＴおよび選択トランジスタが電気的に直列に接続さ
れており、これらがメモリストリングを構成している。
図３（Ａ）は、図１において、一点鎖線７９１で囲まれた部分を拡大した断面図であり、
ｋ段目（ｋは、２以上ｍ－１以下の整数）のメモリトランジスタＭＴの断面を示す図であ
る。メモリトランジスタＭＴは、導電体７０１＿ｋと、絶縁体７０３（絶縁体７０３ａ、
絶縁体７０３ｂ、および絶縁体７０３ｃ）と、酸化物７０４（酸化物７０４ａ、酸化物７
０４ｂ、および酸化物７０４ｃ）と、を有する。また、導電体７１２、および絶縁体７１
１を有していてもよい。
導電体７０１＿ｋは、メモリトランジスタＭＴのゲートとして機能し、絶縁体７０３ａは
、ゲート絶縁層として機能し、絶縁体７０３ｂは、電荷蓄積層として機能し、絶縁体７０
３ｃは、トンネル絶縁層として機能する。
詳細は後述するが、酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７
０４ｃを有しており、酸化物７０４ａは、酸化物７０４ｂに対して、相対的にエネルギー
ギャップが広く、酸化物７０４ｃは、酸化物７０４ｂに対して、相対的にエネルギーギャ
ップが広い。別言すると、酸化物７０４ｂは、酸化物７０４ａおよび酸化物７０４ｃに対
して、相対的にエネルギーギャップが狭い。
また、酸化物７０４の内、導電体７０１＿ｋと同じ層に位置する領域７３４は、チャネル
形成領域として機能する。また、酸化物７０４の内、金属元素、水素、および窒素の少な
くとも一を含む層７１６と接する領域７３１（領域７３１ａ、領域７３１ｂ）は、低抵抗
領域として機能する。また、領域７３４と領域７３１の間に位置する領域７３２（領域７
３２ａ、領域７３２ｂ）は、接合領域として機能する。領域７３２は、領域７３４よりも
低抵抗であることが好ましい。また、領域７３２は、領域７３１と同程度の抵抗値を有し
ていてもよいし、領域７３１より抵抗が高くてもよい。領域７３２は、領域７３４と同様
にチャネル形成領域として機能してもよいし、領域７３１と同様に低抵抗領域として機能
してもよい。
ｋ段目のメモリトランジスタＭＴは、ｋ－１段目のメモリトランジスタＭＴ、または、ｋ
＋１段目のメモリトランジスタＭＴと、低抵抗領域を共有する。酸化物７０４は、チャネ
ル形成領域と、低抵抗領域が交互に積層された構造を有する。酸化物７０４が低抵抗領域
を有することで、メモリセルが積層されたメモリストリング、またはメモリセルアレイに
おいて、メモリセル間の直列抵抗を低減することができる。
導電体７１２を設ける場合、導電体７０１＿ｋは、第１のゲートとして機能し、導電体７
１２は、第２のゲートとして機能する。なお、第１のゲートを、単にゲート、またはコン
トロールゲートと呼び、第２のゲートをバックゲートと呼ぶことがある。また、酸化物７
０４と、導電体７１２の間には、絶縁体７１１が設けられ、第２のゲート絶縁層として機
能する。このとき、絶縁体７０３ａは、第１のゲート絶縁層として機能する。メモリトラ
ンジスタＭＴの回路動作において、第２のゲートとして機能する導電体７１２の電位を制
御することで、メモリトランジスタＭＴの消費電力を低減することができる。
図３（Ｂ）は、図１において、一点鎖線７９２で囲まれた部分を拡大した断面図であり、
選択トランジスタ（ビット線側トランジスタ：ＳＤＴ、およびソース線側トランジスタ：
ＳＳＴ）の断面を示す図である。選択トランジスタは、導電体７０２と、絶縁体７０３（
絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃ）と、酸化物７０４（酸化物７
０４ａ、酸化物７０４ｂ、および酸化物７０４ｃ）と、を有する。また、導電体７１２、
および絶縁体７１１を有していてもよい。
導電体７０２は、選択トランジスタのゲートとして機能し、絶縁体７０３ａは、ゲート絶
縁層として機能する。ゲート絶縁層は、少なくとも絶縁体７０３ａを有していればよく、
絶縁体７０３ｂ、および絶縁体７０３ｃは、設けなくてもよい。あるいは、絶縁体７０３
ａ、絶縁体７０３ｂ、および絶縁体７０３ｃを設けた後、部分的に絶縁体７０３ｂ、およ
び絶縁体７０３ｃを除去してもよい。
酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃを有しており
、酸化物７０４ａは、酸化物７０４ｂに対して、相対的にエネルギーギャップが広く、酸
化物７０４ｃは、酸化物７０４ｂに対して、相対的にエネルギーギャップが広い。別言す
ると、酸化物７０４ｂは、酸化物７０４ａおよび酸化物７０４ｃに対して、相対的にエネ
ルギーギャップが狭い。
また、酸化物７０４の内、導電体７０２と同じ層に位置する領域７３４は、チャネル形成
領域として機能する。また、酸化物７０４の内、金属元素、水素、および窒素の少なくと
も一を含む層７１６と接する領域７３１（領域７３１ａ、領域７３１ｂ）は、低抵抗領域
として機能する。また、領域７３４と領域７３１の間に位置する領域７３２（領域７３２
ａ、領域７３２ｂ）は、接合領域として機能する。領域７３２は、領域７３４よりも低抵
抗であることが好ましい。また、領域７３２は、領域７３１と同程度の抵抗値を有してい
てもよいし、領域７３１より抵抗が高くてもよい。領域７３２は、領域７３４と同様にチ
ャネル形成領域として機能してもよいし、領域７３１と同様に低抵抗領域として機能して
もよい。
導電体７１２を設ける場合、導電体７０２は、第１のゲートとして機能し、導電体７１２
は、第２のゲートとして機能する。なお、第１のゲートを、単にゲート、またはトップゲ
ートと呼び、第２のゲートをバックゲートと呼ぶことがある。また、酸化物７０４と、導
電体７１２の間には、絶縁体７１１が設けられ、第２のゲート絶縁層として機能する。こ
のとき、絶縁体７０３ａは、第１のゲート絶縁層として機能する。第２のゲートとして機
能する導電体７１２により、選択トランジスタのしきい値を制御することができる。
なお、本実施の形態に示す半導体装置の構成は一例であり、本発明は、本実施の形態に
係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではな
い。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置
等は、回路構成や駆動方法に合わせて適宜設定することができる。
メモリセルアレイ７００を設ける基体７２０は絶縁表面を有していることが好ましい。
絶縁表面を有する基板としては、表面に絶縁体が形成された半導体基板、絶縁体基板、表
面に絶縁体が形成された導電体基板などを用いればよい。半導体基板としては、例えば、
シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム
、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用
いればよい。また、絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基
板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などを用
いればよい。また、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯ
Ｉ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。また、導電
体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などを用いればよい。
導電体７０１は、メモリトランジスタＭＴのゲートとして機能し、ワード線と電気的に
接続する。すなわち、導電体７０１、導電体７０７、および導電体７０８は、ワード線の
一部としても機能する。ここで、導電体７０１は、図１に示すように、下層の導電体７０
１が上層の導電体７０１よりＡ２側に延伸した、階段状に設けられることが好ましい。こ
のように、導電体７０１を設けることにより、下層の導電体７０１の上面の一部の領域が
、より上層の導電体７０１と重ならないので、導電体７０１各層の当該領域と各導電体７
０７を接続させることができる。
導電体７０１として、シリコンや、金属など、導電性を有する材料を用いることができ
る。導電体７０１として、シリコンを用いる場合、アモルファスシリコンや、ポリシリコ
ンを用いることができる。また、シリコンに導電性を持たせるため、ｐ型不純物やｎ型不
純物を添加してもよい。また、シリコンを含む導電性材料として、チタン、コバルト、ま
たはニッケルを含むシリサイドを導電体７０１として用いることができる。また、金属材
料を導電体７０１に用いる場合、アルミニウム、クロム、銅、銀、金、白金、タンタル、
ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マン
ガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ば
れた金属元素を１種以上含む材料を用いることができる。
導電体７０２は、導電体７０１の上に設けられる。導電体７０２は、選択トランジスタ
（ビット線側選択トランジスタ：ＳＤＴ、およびソース線側選択トランジスタ：ＳＳＴ）
のゲートとして機能し、配線ＤＧＬ、または配線ＳＧＬと電気的に接続する。すなわち、
導電体７０２は、配線ＤＧＬ、または配線ＳＧＬの一部としても機能する。また、導電体
７０２は、導電体７０１と同様の材料を用いることができる。また、導電体７０２は、導
電体７０１と同じ材料を用いてもよいし、異なる材料を用いてもよい。導電体７０１、お
よび導電体７０２の材料は、用途に応じて、仕事関数などを考慮し、決定すればよい。
導電体７０１、および導電体７０２の上層、および下層に設けられる絶縁膜として、絶
縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、
金属窒化酸化物などを用いることができる。酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン
、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂は、比
誘電率が低いため、該絶縁膜に用いることは好適である。
一方、該絶縁膜として、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化ジル
コニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウ
ムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフ
ニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを用いる
ことも可能だが、これらは比誘電率が高いため、導電体７０１間、または導電体７０１お
よび導電体７０２の間に寄生容量が生じる場合がある。デバイスの設計、用途に応じて該
絶縁膜に用いる材料を決めることができる。
絶縁体７０３は、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃを有する。
絶縁体７０３ａは、導電体７０１側に設けられ、絶縁体７０３ｃは、酸化物７０４側に設
けられ、絶縁体７０３ｂは、絶縁体７０３ａと絶縁体７０３ｃの間に設けられる。絶縁体
７０３ａは、ゲート絶縁層として機能し、絶縁体７０３ｂは、電荷蓄積層として機能し、
絶縁体７０３ｃは、トンネル絶縁層として機能する。
なお、選択トランジスタは、メモリトランジスタＭＴと同じ構造でもよい。一方、図３
（Ｂ）に示すように、選択トランジスタには、電荷蓄積層およびトンネル絶縁層を設けな
くてもよい。ビット線側トランジスタ：ＳＤＴ、およびソース線側トランジスタ：ＳＳＴ
において、絶縁体７０３ｂおよび絶縁体７０３ｃを除去し、絶縁体７０３として絶縁体７
０３ａのみを設ける構成にしてもよい。また、図３（Ｂ）において、酸化物７０４は、酸
化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃの３層構造としているが、これに
限らない。酸化物７０４は、酸化物７０４ａ、および酸化物７０４ｂの２層構造を有して
いてもよいし、４層以上の積層構造でもよい。また、第２のゲート電極として、導電体７
１２を設けてもよい。この場合、導電体７０２は、第１のゲート電極として機能し、絶縁
体７０３ａは、第１のゲート絶縁膜として機能し、絶縁体７１１は第２のゲート絶縁膜と
して機能する。導電体７１２により、選択トランジスタのしきい値を制御することができ
る。
絶縁体７０３ａとして、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。
また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有す
る酸化物を用いてもよい。また、これらを積層して絶縁体７０３ａとしてもよい。
絶縁体７０３ｂは、電荷蓄積層として機能する材料を用いることが好ましく、窒化シリ
コンや、窒化酸化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフ
ニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。
絶縁体７０３ｃとして、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。
また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有す
る酸化物を用いてもよい。また、これらを積層して絶縁体７０３ｃとしてもよい。また、
絶縁体７０３ｃは、絶縁体７０３ａより薄いことが好ましい。詳細は後述するが、メモリ
トランジスタＭＴへのデータの書き込み、または消去において、絶縁体７０３ｃを通って
、酸化物７０４と絶縁体７０３ｂの間で、電荷の移動が行われる。すなわち、絶縁体７０
３ｃは、トンネル絶縁層として機能する。
特に、導電体７０１、導電体７０２、および絶縁膜を有する積層体に設けられた開口に
絶縁体７０３を形成する場合、開口の底部に形成された絶縁体７０３は、ドライエッチン
グなどを用いた異方性エッチングにより除去する必要がある。異方性エッチングの際、絶
縁体７０３ｃは、側面においても、プラズマ、ラジカル、ガス、薬液などに曝される。こ
れらによって絶縁体７０３ｃの側面がダメージを受けると、絶縁体７０３ｃにトラップセ
ンターが生じ、トランジスタの電気特性に影響を与える場合がある。トラップセンターの
生成を抑制するためには、絶縁体７０３ｃの側面は、エッチングによるダメージに対して
高い耐性を有していることが求められる。この場合、絶縁体７０３ｃとして、酸化アルミ
ニウム、酸化シリコンと酸化アルミニウムの積層、または酸化窒化シリコンと酸化アルミ
ニウムの積層を用いることが好ましい。
絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃは、ＡＬＤ（Ａｔｏｍｉｃ
Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法を用いて形成することができる。また、絶縁体７０３ａ、絶縁体７
０３ｂ、および絶縁体７０３ｃの界面の汚染を防ぐためには、同一チャンバー内で、また
は複数のチャンバーを有するマルチチャンバー方式の成膜装置を用いて、大気雰囲気に曝
すことなく、連続で成膜することが好ましい。
酸化物７０４は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともい
う）を用いることが好ましい。酸化物半導体は、シリコンなどからなる半導体と比較して
、トランジスタのオン特性が良好で、高い移動度が得られるため、好ましい。
例えば、酸化物７０４として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリ
ウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲ
ルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、
タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等
の金属酸化物を用いるとよい。また、酸化物７０４として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚ
ｎ酸化物を用いてもよい。
酸化物７０４は、絶縁体７０３ｃ側に設けられる酸化物７０４ａと、酸化物７０４ａの
内側に設けられる酸化物７０４ｂと、酸化物７０４ｂの内側に設けられる酸化物７０４ｃ
と、を有することが好ましい。このとき、酸化物７０４ａは、酸化物７０４ｂに対して、
相対的にエネルギーギャップの広い酸化物を用いることが好ましい。また、酸化物７０４
ｃは、酸化物７０４ｂに対して、相対的にエネルギーギャップの広い酸化物を用いること
が好ましい。ここで、エネルギーギャップの広い酸化物を、ワイドギャップ、エネルギー
ギャップの狭い酸化物をナローギャップと呼ぶことがある。
酸化物７０４ａ、および酸化物７０４ｃをワイドギャップとし、酸化物７０４ｂをナロ
ーギャップとする場合、酸化物７０４ａ、および酸化物７０４ｃの伝導帯下端のエネルギ
ーが、酸化物７０４ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言
い換えると、酸化物７０４ａ、および酸化物７０４ｃの電子親和力が、酸化物７０４ｂの
電子親和力より小さいことが好ましい。
また、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃは、各金属原子の原子
数比が異なる組み合わせにすることが好ましい。具体的には、酸化物７０４ａ、および酸
化物７０４ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物７
０４ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが
好ましい。また、酸化物７０４ａ、および酸化物７０４ｃに用いる金属酸化物において、
Ｉｎに対する元素Ｍの原子数比が、酸化物７０４ｂに用いる金属酸化物における、Ｉｎに
対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物７０４ｂに用いる金属
酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物７０４ａ、および酸化物７０
４ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ま
しい。
酸化物７０４ａ、および酸化物７０４ｃには、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：３：２、またはＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成およびその近
傍の組成を有する金属酸化物を用いることができる。また、酸化物７０４ｂには、例えば
Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ
：Ｇａ：Ｚｎ＝５：１：６の組成およびその近傍の組成を有する金属酸化物を用いること
ができる。これらの酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃを上記の原
子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物７０４ａ、および
酸化物７０４ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する
金属酸化物、酸化物７０４ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成および
その近傍の組成を有する金属酸化物とするのが好ましい。なお、上記組成は、基体上に形
成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。
また、酸化物７０４ａ、および酸化物７０４ｃとして、後述する、ＣＡＡＣ－ＯＳを用
い、酸化物７０４ｂとして、ＣＡＣ－ＯＳを用いることが好ましい。酸化物７０４ａ、お
よび酸化物７０４ｃとして、ＣＡＡＣ－ＯＳを用いる場合、ｃ軸は、図１、および図２な
どに示すｘ－ｙ平面に平行、すなわちｚ軸に垂直で、かつ開口の側面から中心に向かうよ
うに配向することが好ましい。
ここで、酸化物７０４ａと酸化物７０４ｂの接合部、および酸化物７０４ｃと酸化物７
０４ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物７０４
ａと酸化物７０４ｂの接合部、および酸化物７０４ｃと酸化物７０４ｂの接合部における
伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにする
ためには、酸化物７０４ａと酸化物７０４ｂとの界面、および酸化物７０４ｃと酸化物７
０４ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃが、酸素以外に
共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成するこ
とができる。例えば、酸化物７０４ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物７０４ａ
、および酸化物７０４ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリ
ウムなどを用いるとよい。これにより、酸化物７０４ａと酸化物７０４ｂとの界面、およ
び酸化物７０４ｃと酸化物７０４ｂとの界面における欠陥準位密度を低くすることができ
る。そのため、界面散乱によるキャリア伝導への影響が小さくなり、メモリトランジスタ
ＭＴは高いオン電流を得られる。
なお、酸化物７０４として用いることができる金属酸化物のより詳細な説明については
、後述する。
図３（Ａ）は、図１において一点鎖線７９１で囲まれたメモリトランジスタＭＴの拡大
図である。図３（Ａ）に示すように、酸化物７０４ｂは、酸化物７０４ａと酸化物７０４
ｃに挟まれるように設けられている。このような構成において、酸化物７０４に、導電体
７０５から導電体７０６への方向、あるいは導電体７０６から導電体７０５への方向にキ
ャリアを流す際、ナローギャップを有する成分において、主にキャリアが流れる。このた
め、上記構成を用いる場合、ナローギャップである酸化物７０４ｂをワイドギャップであ
る酸化物７０４ａ、および酸化物７０４ｃで挟むことにより、酸化物７０４を流れるキャ
リアを酸化物７０４ｂに閉じ込めることができ、トランジスタのオン状態において高い電
流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
また、酸化物７０４ｂと、絶縁体７０３ｃと、の間に酸化物７０４ａを設けることで、
キャリアパスとなる酸化物７０４ｂと、絶縁体７０３ｃが直接接することがなく、トラッ
プセンターの形成を抑制することができる。半導体（酸化物半導体）と、絶縁体との界面
に形成されたトラップセンターは、電子を捕獲し、トランジスタのしきい値電圧をプラス
方向に変動させるため、トランジスタの信頼性や、オン、オフ特性に悪影響を及ぼす恐れ
がある。よって、当該酸化物を用いるトランジスタは、トラップセンターによる電気特性
の影響を受けることがないため、オン状態においてより高い電流駆動力、つまり大きなオ
ン電流、及び高い電界効果移動度を得ることができる。また、当該トランジスタ、および
当該トランジスタを用いた半導体装置は、高い信頼性を得ることができる。
なお、酸化物７０４に低抵抗領域を設けるため、酸化物７０４の一部に接するように、金
属元素、水素、および窒素のいずれか一を含む層７１６を設けることが好ましい。層７１
６は、絶縁体７２１、絶縁体７２２、および絶縁体７２４の側面に絶縁体７０３を介して
設けられる。詳細は後述するが、絶縁体７２１、絶縁体７２２、および絶縁体７２４に形
成される開口の径は、導電体７０１、および導電体７０２に形成される開口の径より大き
く、層７１６は、絶縁体７２１、絶縁体７２２、および絶縁体７２４と同じ層のみに存在
する。そのため、酸化物７０４は、絶縁体７０３と接する領域と、層７１６と接する領域
を有する。
層７１６は、酸化物７０４に水素を供給する機能、酸化物７０４に窒素を供給する機能、
および酸化物７０４から酸素を引き抜く機能、の少なくとも一を有することが好ましい。
このような機能を有する層７１６が、酸化物７０４と接することで、酸化物７０４内にキ
ャリアが生成される。
具体的には、酸化物７０４から酸素が引き抜かれることにより、酸化物７０４には、酸素
欠損が生じる。この酸素欠損に水素がトラップされることにより、キャリアが生成される
。または、生じた酸素欠損に窒素がトラップされる場合、２つのインジウムと結合してい
た酸素と窒素が置換されることになる。これら２つのインジウムに窒素が結合するとき、
窒素は、不対電子を持ち、キャリアとして機能することが考えられる。
酸化物７０４に水素を供給する機能を有する材料として、水素を含む窒化シリコンを用い
ることができる。また、形成時に水素を含むガスを用いて形成される材料を用いることが
でき、モノシラン、ジシラン、アンモニアなどを用いて形成される、シリコン、酸化シリ
コン、酸化窒化シリコン、窒化酸化シリコンなどを用いることができる。酸化物７０４に
窒素を供給する機能を有する材料として、シリコンや金属元素を含む窒化物を用いること
ができる。このような材料として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン
、などを用いることができる。また、アルミニウム、タンタル、チタンの一、または複数
を含む窒化物を用いることができる。具体的には、窒化アルミニウム、窒化タンタル、窒
化チタン、アルミニウムとタンタルを含む窒化物、アルミニウムとチタンを含む窒化物な
どを用いることができる。
酸化物７０４と、金属元素、水素、および窒素のいずれか一を含む層７１６を接するよう
に設けた後、熱処理を行うことが好ましい。熱処理を行うことで、酸素の引き抜き、水素
の供給、あるいは、窒素の供給が促進され、効率的に酸化物７０４を部分的に低抵抗化す
ることができる。このように、酸化物７０４に低抵抗領域を設けることで、メモリセルが
積層されたメモリストリング、またはメモリセルアレイにおいて、メモリセル間の直列抵
抗を低減することができる。
導電体７１２を設ける場合、導電体７１２として、導電体７０１と同様な材料を用いるこ
とができる。導電体７１２は、アスペクト比の大きい開口内部（別言すると、酸化物７０
４、および絶縁体７１１の凹部）に形成する必要があるため、ＣＶＤ法、ＡＬＤ法、また
は、メッキ法にて形成されることが好ましい。この時、絶縁体７１１は、絶縁体７０３と
同様の材料を用いることができる。
また、酸化物７０４ｃの内側に絶縁体７１１を設ける場合、絶縁体７１１は、酸化物７
０４に酸素を供給できる材料、または水素や窒素などの不純物を供給できる材料であるこ
とが好ましい。絶縁体７１１として、水素や窒素を極力含まない酸化物を用いることで、
酸化物７０４に酸素を供給できる場合がある。酸化物７０４に酸素を供給することで、酸
化物７０４中に含まれる水素や水などの不純物を除去することができ、酸化物７０４は高
純度化する。不純物が極力低減された酸化物を酸化物７０４として用いることで、メモリ
トランジスタＭＴ、および当該メモリトランジスタＭＴを用いた半導体装置は、高い信頼
性を得ることができる。
また、絶縁体７１１として、水素や窒素を含む酸化物を用いることで、酸化物７０４に
水素や窒素を供給できる場合がある。酸化物７０４に水素や窒素を供給することで、酸化
物７０４の抵抗値が下がる場合がある。酸化物７０４の抵抗値を、回路動作の弊害になら
ない程度に下げることで、より低い駆動電圧で、メモリトランジスタＭＴを動作させるこ
とができる。また、メモリトランジスタＭＴのオン状態において高い電流駆動力、つまり
大きなオン電流、及び高い電界効果移動度を得ることができる。
なお、メモリトランジスタＭＴが設けられる、積層体に形成された開口は、図２（Ａ）
等において、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円
形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とす
る場合、角部が丸みを帯びている形状としてもよい。また、当該開口の上面形状に合わせ
て、絶縁体７０３、および酸化物７０４の上面形状も変化することがある。また、当該開
口は、上方（導電体７０５側）の開口の断面積に比較して下方（導電体７０６側）の開口
の断面積が狭くなる形状としてもよい。
酸化物７０４、絶縁体７０３、および導電体７０１（導電体７０１＿１乃至導電体７０
１＿ｍのいずれか一）により、メモリトランジスタＭＴが構成される。図１、および図２
には、メモリトランジスタＭＴがｍ段（ｍは２以上の自然数）積層している例を示してい
る。なお、図１、および図２では、複数の導電体７０１を表すために、導電体７０１を４
段以上表示しているが、本実施の形態は図１に限られることなく、少なくとも導電体７０
１を２段以上有していればよい。
導電体７０５は、酸化物７０４と電気的に接続し、ソース線ＳＬ、またはビット線ＢＬ
の一部として機能する。導電体７０５として、金属元素を含む導電性材料を用いることが
好ましい。あるいは、導電体７０５として、層７１６に用いることができる材料の内、導
電性を有する材料を用いることができる。この場合、上述した通り、酸化物７０４の一部
は、低抵抗化する。また、導電体７０５と酸化物７０４の界面には、導電体７０５が有す
る金属元素と、酸化物７０４の成分とを含む金属化合物層が形成されていることが好まし
い。該金属化合物層が形成されることで、導電体７０５と、酸化物７０４とのコンタクト
抵抗が低減するため好ましい。または、酸化物７０４に含まれる酸素を、導電体７０５が
吸収し、酸化物７０４の、導電体７０５と酸化物７０４の界面近傍の抵抗を低減すること
で、導電体７０５と、酸化物７０４とのコンタクト抵抗を低減することができる。
導電体７０５として、アルミニウム、ルテニウム、チタン、タンタル、クロム、タング
ステン、および銅から選ばれた一、または複数の金属元素を含む導電性材料を用いること
が好ましい。
導電体７０６は、図２（Ｂ）に示すように、ビット線ＢＬの一部として機能する導電体
７０５と電気的に接続する酸化物７０４と、ソース線ＳＬの一部として機能する導電体７
０５と電気的に接続する酸化物７０４と、を電気的に接続することで、メモリストリング
を構成する。図２（Ａ）の点線で囲まれた領域は、メモリストリングを表している。すな
わち、図２（Ａ）では、４つのメモリストリングを有するメモリセルアレイ７００を示し
ている。
導電体７０６は、導電体７０５と同様の材料を用いることができる。あるいは、導電体
７０６として、層７１６に用いることができる材料の内、導電性を有する材料を用いるこ
とができる。この場合、上述した通り、酸化物７０４の一部は、低抵抗化する。また、導
電体７０６は、導電体７０５と同じ材料を用いてもよいし、異なる材料を用いてもよい。
また、導電体７０６と酸化物７０４の界面には、導電体７０６が有する金属元素と、酸
化物７０４の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物
層が形成されることで、導電体７０６と、酸化物７０４とのコンタクト抵抗が低減するた
め好ましい。または、酸化物７０４に含まれる酸素を、導電体７０６が吸収し、酸化物７
０４の、導電体７０６と酸化物７０４の界面近傍の抵抗を低減することで、導電体７０６
と、酸化物７０４とのコンタクト抵抗を低減することができる。
（メモリセルアレイ７００Ａ）
図４は、メモリトランジスタＭＴを６段有するメモリセルアレイ７００を複数組み合わ
せたメモリセルアレイ７００Ａを説明する上面図である。なお、図４では、説明を容易に
するため、一部の構成要素を省略している。例えば、導電体７０１上に設けられる選択ト
ランジスタ（ビット線側トランジスタ：ＳＤＴ、およびソース線側トランジスタ：ＳＳＴ
）や、それらの構成要件である導電体７０２は、省略している。また、ビット線ＢＬやソ
ース線ＳＬの一部として機能する導電体７０５、ワード線ＷＬの一部として機能する導電
体７０８、および第２のゲートとして機能する導電体７１２と電気的に接続する配線ＢＧ
の一部として機能する導電体７１５は、実線にて示している。
メモリセルアレイ７００Ａにおいて、各メモリセルアレイ７００は、６段のメモリトラ
ンジスタＭＴを有するメモリストリングを４つ有する。
メモリストリングのビット線側の端は、それぞれ異なるビット線ＢＬ（ＢＬ＿１乃至Ｂ
Ｌ＿４）と電気的に接続する。一方、メモリストリングのソース線側の端は、ソース線Ｓ
Ｌと電気的に接続されており、共通の電位が与えられている。ソース線ＳＬは、接地され
ていてもよいし、一定の電位が与えられていてもよい。また、回路の動作に合わせて、電
位を変動させてもよい。
導電体７０１＿１乃至導電体７０１＿６は、それぞれ異なるワード線ＷＬと電気的に接
続する。ビット線側の導電体７０１＿１乃至導電体７０１＿６は、それぞれＷＬａ＿１乃
至ＷＬａ＿６と電気的に接続し、ソース線側の導電体７０１＿１乃至導電体７０１＿６は
、それぞれＷＬｂ＿１乃至ＷＬｂ＿６と電気的に接続する。
導電体７１２は、配線ＢＧと電気的に接続する。図４では、列方向に配列された導電体
７１２が共通の配線ＢＧと電気的に接続する例を示しているが、本発明は、これに限らな
い。行方向に配列された導電体７１２が共通の配線ＢＧと電気的に接続してもよい。また
、配線ＢＧ毎に異なる電位を印加してもよい。また、複数の配線ＢＧに同じ電位が印加さ
れてもよい。この場合、複数の配線ＢＧは、お互いに電気的に接続されていることが好ま
しい。複数の配線ＢＧとは、メモリセルアレイ７００Ａが有する全ての配線ＢＧを指す場
合がある。
また、配線ＢＧに、任意の電位を印加するためには、配線ＢＧは、配線ＢＧの電位を制
御する回路（例えばＢＧドライバ、またはＢＧドライバ回路と呼ぶ場合がある。また、単
にドライバ、またはドライバ回路と呼ぶ場合がある。）と電気的に接続されていることが
好ましい。ＢＧドライバ回路は、配線ＢＧ毎に設けてもよいし、一つのＢＧドライバ回路
に複数の配線ＢＧが電気的に接続されていてもよい。例えば、メモリセルアレイ７００Ａ
は、一つのＢＧドライバ回路を有し、メモリセルアレイ７００Ａが有する全ての配線ＢＧ
が該ＢＧドライバ回路と電気的に接続されていてもよい。
ビット線ＢＬ（ＢＬ＿１乃至ＢＬ＿４）、およびワード線ＷＬ（ＷＬａ＿１乃至ＷＬａ
＿６、およびＷＬｂ＿１乃至ＷＬｂ＿６）を適宜選択することで、メモリセルアレイ７０
０内の任意のメモリトランジスタＭＴを選択することができる。また、選択されたメモリ
トランジスタＭＴに対して、書き込み、読み出し、消去などを行うことができる。
また、各メモリストリングには、選択トランジスタ（図示しない）が設けられているた
め、メモリセルアレイ７００Ａ内の任意のメモリセルアレイ７００を選択し、選択された
メモリセルアレイ７００内の任意のメモリトランジスタＭＴに対して、書き込み、読み出
し、消去などを行うことができる。
（記憶装置７５０の構成例）
図５に、メモリセルアレイ７００Ａを、回路３００の上に積層して設けた記憶装置７５
０の構成例を示す。図５に示すように、メモリセルアレイ７００Ａは、トランジスタ３０
１、トランジスタ３０２、およびトランジスタ３０３を有する回路３００が形成されてい
る領域に積層して設けられている。なお、トランジスタ３０１、およびトランジスタ３０
２により、センスアンプ３０４を構成し、トランジスタ３０３は、列選択スイッチとして
機能する。具体的には、メモリセルアレイ７００Ａのビット線ＢＬは、トランジスタ３０
１のソースおよびドレインの一方と電気的に接続し、トランジスタ３０１のゲートは、ト
ランジスタ３０２のソースおよびドレインの一方と電気的に接続し、トランジスタ３０２
のゲートは、トランジスタ３０１のソースおよびドレインの他方と電気的に接続する。ま
た、トランジスタ３０１のソースおよびドレインの一方と、トランジスタ３０２のソース
およびドレインの他方は、列選択スイッチとして機能する、トランジスタ３０３のソース
およびドレインの一方と電気的に接続する。これにより記憶装置７５０のレイアウト面積
を縮小することができる。なお、図５には、１０段のメモリトランジスタＭＴが設けられ
、１のメモリストリングあたり、２０個のメモリトランジスタＭＴを設けた例を示してい
る。ただし、メモリトランジスタＭＴを積層する段数は、これに限らない。例えば、３２
段、６４段、１２８段積層してもよいし、２００段以上積層してもよい。
メモリセルアレイ７００Ａのビット線ＢＬは、絶縁体７２６、絶縁体７２２などに、埋
め込まれるように形成された導電体７５２を介して、センスアンプ３０４や、列選択スイ
ッチとして機能するトランジスタ３０３と電気的に接続している。なお、回路３００が有
する回路やトランジスタは、一例であり、その回路構成や、トランジスタ構造に限定され
ない。上記以外にも、制御回路、行デコーダ、行ドライバ、ソース線ドライバ、入出力回
路など、記憶装置７５０の構成や、その駆動方法に応じて適切な回路やトランジスタを設
けることができる。
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、基板３１１上
に設けられ、それぞれ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体
領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、
および低抵抗領域３１４ｂを有する。なお、図５に示すように、一つの低抵抗領域を、ト
ランジスタ３０１およびトランジスタ３０２の、一方のソース領域またはドレイン領域、
かつ他方のソース領域またはドレイン領域として共有する場合がある。
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、チャネルが形
成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３
１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられて
いる。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトラン
ジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は半導体基板の凸部を利
用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸
部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半
導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状
を有する半導体膜を形成してもよい。
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、それぞれｐチ
ャネル型、あるいはｎチャネル型のいずれでもよいが、トランジスタ３０１とトランジス
タ３０２は、それぞれ異なる極性を有するトランジスタであることが好ましい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはド
レイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコ
ン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。
または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウ
ムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよ
い。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを
用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジス
タ３０１、トランジスタ３０２、およびトランジスタ３０３をＨＥＭＴ（Ｈｉｇｈ Ｅｌ
ｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導
体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型
の導電性を付与する元素を含む。
絶縁体３１５は、トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３
のゲート絶縁膜として機能する。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元
素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料
、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することでしき
い値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなど
の材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタ
ングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタン
グステンを用いることが耐熱性の点で好ましい。
また、導電体３１６の上方には、エッチストッパーとして機能する絶縁体３１７が設けら
れていることが好ましい。また、絶縁体３１５の側面には、スペーサーとして機能する絶
縁体３１８が設けられていることが好ましい。絶縁体３１７および絶縁体３１８を設ける
ことで、低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８が電気的に接続
する領域が自己整合的に定めることができる。よって、低抵抗領域３１４ａ、および低抵
抗領域３１４ｂの一部を露出するための開口を形成する際に、アライメントずれが生じた
としても、意図した領域を露出するための開口を形成することができる。このようにして
形成された開口に、導電体３２８を形成することで、低抵抗領域３１４ａ、および低抵抗
領域３１４ｂと導電体３２８の間で、コンタクト抵抗が低減した良好なコンタクトが得ら
れる。このようにして形成された低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電
体３２８とのコンタクトを、セルフアラインコンタクトと呼ぶ場合がある。また、絶縁体
３１７、および絶縁体３２２に埋め込まれるように、導電体３１６と電気的に接続する導
電体３２９を設けてもよい。
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３を覆って、絶縁体
３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７が順に積層し
て設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７として
、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ア
ルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用
いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３０１などによって生じる段差を平
坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平
坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されて
いてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３０１などから、メモリセル
アレイ７００Ａが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する
膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコ
ンを用いることができる。ここで、メモリトランジスタＭＴ等の酸化物半導体を有する半
導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って
、メモリトランジスタＭＴと、トランジスタ３０１などとの間に、水素の拡散を抑制する
膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が
少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することがで
きる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５
０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当
たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔ
ｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６、および絶縁体３２７は、絶縁体３２４よりも誘電率が低いことが好
ましい。例えば、絶縁体３２６、および絶縁体３２７の比誘電率は４未満が好ましく、３
未満がより好ましい。また例えば、絶縁体３２６、および絶縁体３２７の比誘電率は、絶
縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率
が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７
にはメモリセルアレイ７００Ａと電気的に接続する導電体３２８、導電体３２９、および
導電体３３０等が埋め込まれている。なお、導電体３２８、導電体３２９、および導電体
３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機
能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本
明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。
すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして
機能する場合もある。
各プラグ、および配線（導電体３２８、導電体３２９、および導電体３３０等）の材料と
しては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料
を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンや
モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ま
しい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低
抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２７、および導電体３３０上に、配線層を設けてもよい。例えば、図５において
、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また
、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている
。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、導
電体３２８、導電体３２９、および導電体３３０と同様の材料を用いて設けることができ
る。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する
絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する
導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有す
る開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トラ
ンジスタ３０１などと、メモリトランジスタＭＴとは、バリア層により分離することがで
き、トランジスタ３０１などからメモリトランジスタＭＴへの水素の拡散を抑制すること
ができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いる
とよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線として
の導電性を保持したまま、トランジスタ３０１などからの水素の拡散を抑制することがで
きる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア
性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図５において
、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また
、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている
。導電体３６６は、プラグ、または配線としての機能を有する。なお導電体３６６は、導
電体３２８、導電体３２９、および導電体３３０と同様の材料を用いて設けることができ
る。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する
絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する
導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有す
る開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トラ
ンジスタ３０１などと、メモリトランジスタＭＴとは、バリア層により分離することがで
き、トランジスタ３０１などからメモリトランジスタＭＴへの水素の拡散を抑制すること
ができる。
絶縁体３６４、および導電体３６６上には絶縁体７２２が設けられ、さらに絶縁体７２２
の上方には、メモリセルアレイ７００Ａが設けられている。絶縁体３６４と絶縁体７２２
の間に、絶縁体３２４と同様の材料を用いたバリア膜を設けてもよい。
図５では、２つの柱状酸化物７０４を導電体７０６で電気的に接続したＵ字型のメモリス
トリングを有するメモリセルアレイ７００Ａの例を示したが、本発明はこれに限らない。
図６は、８段のメモリトランジスタＭＴと、２つの選択トランジスタ（ＳＤＴ、ＳＳＴ）
を有する柱状酸化物７０４において、１つの柱状酸化物７０４の下端が、ビット線ＢＬと
して機能する導電体７０５Ｂと電気的に接続し、上端が、ソース線ＳＬとして機能する導
電体７０５Ｓと電気的に接続する例を示している。すなわち、１つの柱状酸化物７０４に
て１つのメモリストリングが構成されている。図６において、導電体７０５Ｂは、４つの
柱状酸化物の下端と電気的に接続しているが、本発明はこれに限らない。１つの柱状酸化
物７０４に１つの導電体７０５Ｂが電気的に接続していてもよいし、２以上の柱状酸化物
７０４に１つの導電体７０５Ｂが電気的に接続していてもよい。また、導電体７０５Ｓは
、２つの柱状酸化物の上端と電気的に接続しているが、本発明はこれに限らない。１つの
柱状酸化物７０４に１つの導電体７０５Ｓが電気的に接続していてもよいし、２以上の柱
状酸化物７０４に１つの導電体７０５Ｓが電気的に接続していてもよい。
導電体７０５ＢとメモリトランジスタＭＴの間には、選択トランジスタＳＤＴが設けら
れ、導電体７０５ＳとメモリトランジスタＭＴの間には、選択トランジスタＳＳＴが設け
られている。ビット線ＢＬとして機能する導電体７０５Ｂが、下方に設けられた回路３０
０と電気的に接続しており、メモリセルアレイ７００Ａと回路３００を電気的に接続する
ための配線（引き回し配線）やプラグの数を削減することができ、記憶装置７５０のレイ
アウト面積をより縮小することができるため、好ましい。なお、図６においては、積層す
るメモリトランジスタＭＴを８段としたが、本発明はこれに限らない。２段以上７段以下
としてもよいし、９段以上としてもよい。例えば、３２段、６４段、１２８段積層しても
よいし、２００段以上積層してもよい。
＜＜金属酸化物＞＞
以下では、本発明に係る酸化物７０４に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウ
ムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、
イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄
、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム
、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、ま
たは複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化
物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたは
スズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニ
ッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハ
フニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、
前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘ
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃ
ｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａ
ｌ）、およびＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場
合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の
一例を表す。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機
能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有す
る。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性
層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり
、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性
の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆ
ｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することが
できる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能
を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶
縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶
縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子
レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料
中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察
される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、
絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎ
ｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップ
を有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘ
ｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因する
ナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際
に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャッ
プを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有
する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域
に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流
、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合
材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ
ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半
導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－
ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘ
ｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ
：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非
晶質酸化物半導体などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連
結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する
領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列
の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合
がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある
。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウ
ンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結
晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向
において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距
離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元
素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶
構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置
換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ
）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，
Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結
晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにく
いといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下す
る場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖ
ａｃａｎｃｙともいう）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ－
ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する
金属酸化物は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナ
ノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する金属酸
化物である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ－ｌｉ
ｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。
本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉ
ｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明
する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効
果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実
現することができる。
ここで、金属酸化物の電気伝導の仮説の一例について説明する。
固体中の電気伝導は、散乱中心と呼ばれる散乱源によって阻害される。例えば、単結晶
シリコンの場合、格子散乱とイオン化不純物散乱が、主な散乱中心であることが知られて
いる。換言すると、格子欠陥や不純物の少ない本質的な状態のとき、固体中の電気伝導の
阻害要因がなく、キャリアの移動度は高い。
上記のことは、金属酸化物に対しても、あてはまると推測される。例えば、化学量論的
組成を満たす酸素よりも少ない酸素を含む金属酸化物では、酸素欠損ＶＯが多く存在する
と考えられる。この酸素欠損周りに存在する原子は、本質的な状態よりも、歪んだ場所に
位置する。この酸素欠損による歪みが散乱中心となっている可能性がある。
また、例えば、化学量論的組成を満たす酸素よりも多くの酸素を含む金属化合物では、
過剰酸素が存在する。金属化合物中で遊離した状態で存在する過剰酸素は、電子を受け取
ることで、Ｏ－やＯ２－になる。Ｏ－やＯ２－となった過剰酸素が散乱中心になる可能性
がある。
以上のことから、金属酸化物が、化学量論的組成を満たす酸素を含む本質的な状態を有
する場合、キャリアの移動度は高いと考えられる。
インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム－
ガリウム－亜鉛酸化物（以下、ＩＧＺＯ）は、とくに、大気中では結晶成長がし難い傾向
があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな
結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。これは、
大きな結晶を形成するよりも、小さな結晶同士が連結する方が、歪みエネルギーが緩和さ
れるためと考えられる。
なお、小さな結晶同士が連結する領域においては、該領域の歪みエネルギーを緩和する
ために、欠陥が形成される場合がある。したがって、該領域に欠陥を形成することなく、
歪みエネルギーを緩和させることで、キャリアの移動度を高くすることができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金
属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低
くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準
位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は
、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さ
らに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とすればよ
い。
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低
いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い
金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合が
ある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃
度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、
近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、ア
ルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸
化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃
度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭ
Ｓ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られ
る濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ
／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形
成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金
属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン
特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃
度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアル
カリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ま
しくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア
密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形
成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属
酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。
例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ
３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８
ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする
。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため
、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子
が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャ
リアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いた
トランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はでき
る限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳによ
り得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９
ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに
好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いること
で、トランジスタのオフ電流を低減し、安定した電気特性を付与することができる。
（メモリセルの作製方法）
次に、本発明のメモリセルとして機能するメモリトランジスタＭＴの作成方法の一態様
を図７乃至図１１を参照して説明する。なお、図７乃至図１１は、メモリトランジスタＭ
Ｔの作製工程の断面を示す図である。
まず、図７（Ａ）に示すように、導電体７０１、および絶縁体７２２を交互に積層する。
次に、図７（Ｂ）に示すように、導電体７０１、および絶縁体７２２を加工し、導電体７
０１、および絶縁体７２２にφ１の径を有する開口を形成する。
次に、図７（Ｃ）に示すように、絶縁体７２２に対して等方性エッチングを行い、絶縁体
７２２の開口径を拡げる。この時の開口の径をφ２とする（φ２＞φ１）。このとき、絶
縁体７２２は、上下に挟まれる導電体７０１の側面に対して、凹部を有しているといえる
。
次に図８（Ａ）および図８（Ｂ）に示すように開口の内部に絶縁体７０３を形成する。図
８（Ｂ）は、図８（Ａ）において一点鎖線で囲んだ領域の拡大図であり、ｋ－１段目の導
電体７０１＿ｋ－１、および絶縁体７２２＿ｋ－１、ｋ段目の導電体７０１＿ｋ、および
絶縁体７２２＿ｋ、およびｋ＋１段目の導電体７０１＿ｋ＋１（ｋは、２以上ｍ－１以下
の整数）の断面を示す。絶縁体７０３は、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁
体７０３ｃを順に積層して形成される。絶縁体７０３は、絶縁体７２２の凹部に対しても
、被膜性よく形成され、絶縁体７０３ａは、絶縁体７２２の側面、導電体７０１の側面、
上面の一部、および下面の一部と接するように形成される。
次に、図９（Ａ）に示すように、開口内部に、金属元素、水素、および窒素の少なくとも
一を含む膜７１６Ａを形成する。図９（Ｂ）は、図９（Ａ）において、一点鎖線にて囲ま
れた部分の拡大図である。図９（Ｂ）に示すように、膜７１６Ａは、絶縁体７０３を間に
挟み、凹部の内側を充填するように形成されていればよい。ただし、本発明はこれに限ら
ない。図９（Ｃ）に示すように、凹部だけでなく、開口全体を充填するように、膜７１６
Ａを形成してもよい。
次に、膜７１６Ａを加工して、金属元素、水素、および窒素の少なくとも一を含む層７１
６を形成する（図１０（Ａ）参照。）。膜７１６Ａの加工には、等方性エッチング、また
は異方性エッチングを用いることができる。膜７１６Ａの形成において、図９（Ａ）に示
すように、膜７１６Ａが凹部を充填し、開口は完全に充填されていない場合は、膜７１６
Ａの加工には、等方性エッチングを用いることが好ましい。一方、図９（Ｃ）に示すよう
に、凹部および開口を充填するように膜７１６Ａが形成されている場合は、異方性エッチ
ングを用いることが好ましい。上記のような加工により、凹部の内部に、層７１６を形成
することができる。
次に、図１０（Ｂ）に示すように、開口内に酸化物７０４を形成する。導電体７０１と同
じ層に位置する酸化物７０４は、絶縁体７０３と接し、絶縁体７２２と同じ層に位置する
酸化物７０４は、層７１６と接する。
次に、酸化物７０４の内側に、絶縁体７１１を形成し、絶縁体７１１の内側に、導電体７
１２を形成する（図１０（Ｂ）参照。）。なお、導電体７１２は、必ずしも設ける必要は
無く、酸化物７０４の内側は、絶縁体７１１で充填されていてもよい。
次に、熱処理を行い、層７１６と接する酸化物７０４を低抵抗化する。酸化物７０４の領
域７３１（領域７３１ａ、および領域７３１ｂ）は、層７１６と接しているため、低抵抗
化し、低抵抗領域となる。一方、層７１６と接していない領域７３４の抵抗は、高いまま
である。領域７３１と領域７３４の間の領域７３２（領域７３２ａ、および領域７３２ｂ
）は、接合領域として機能する。領域７３２は、領域７３４よりも低抵抗であることが好
ましい。また、領域７３２は、領域７３１と同程度の抵抗値を有していてもよいし、領域
７３１より抵抗が高くてもよい。
酸化物７０４の領域７３４は、メモリトランジスタＭＴのチャネル形成領域として機能す
る。また、領域７３１ａは、メモリトランジスタＭＴのソースおよびドレインの一方とし
て機能し、領域７３１ｂは、ソースおよびドレインの他方として機能する。導電体７０１
＿ｋは、メモリトランジスタＭＴの第１のゲートとして機能し、導電体７１２は、第２の
ゲートとして機能し、絶縁体７０３ａは、第１のゲート絶縁層として機能し、絶縁体７０
３ｂは、電荷蓄積層として機能し、絶縁体７０３ｃは、トンネル絶縁層として機能し、絶
縁体７１１は、第２のゲート絶縁層として機能する。なお、導電体７０１＿ｋをゲートと
するメモリトランジスタＭＴのソース、またはドレインは、上下に位置するトランジスタ
において、ドレイン、またはソースとして機能する場合がある。例えば、領域７３１ｂが
、導電体７０１＿ｋをゲートとするトランジスタのソースとして機能する場合、該領域７
３１ｂは、導電体７０１＿ｋ＋１をゲートとするトランジスタのドレインとして機能する
場合がある。
以上の工程により、メモリセルとして機能するメモリトランジスタＭＴを形成することが
できる。上記の方法により、各層ごとにメモリトランジスタＭＴを作製するためのパター
ン形成を行うことなく、複数の層のメモリトランジスタＭＴを一括で作製することができ
る。さらに、上記の方法でメモリセルアレイを作製する場合、メモリトランジスタＭＴの
層数を増やしても、メモリトランジスタＭＴのパターン形成およびエッチング処理の工程
数が増えない。このように、メモリセルアレイ作製の工程を短縮することができるので、
生産性の高い半導体装置を提供することができる。
（メモリセルアレイの作製方法）
次に、本発明のメモリセルアレイの作製方法の一態様を図１２乃至図３０を参照して説
明する。なお、図１２乃至図３０の各図において、（Ａ）は、ｚ軸方向から見た上面図で
あり、（Ｂ）は、（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図である。また、（Ｃ
）は、（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図である。また、図２４（Ｄ）、
および図２６（Ｄ）は、それぞれ図２４（Ｂ）、および図２６（Ｂ）において、一点鎖線
で囲まれた部分を拡大した断面図である。
まず、絶縁表面を有する基体７２０上に導電体７０６を形成し、導電体７０６を覆うよ
うに、絶縁体７２１を形成する（図１２参照。）。
まず導電体７０６となる導電膜を形成し、リソグラフィー法を用いて加工し、導電体７
０６を形成することができる。ただし、導電体７０６、および絶縁体７２１の形成方法は
これに限らない。基体７２０上に絶縁体７２１を形成し、絶縁体７２１の不要な部分を除
去することで、溝や開口を形成し、該溝や該開口部に導電体７０６を埋め込むように形成
してもよい。このような導電体の形成方法をダマシン法（シングルダマシン法、デュアル
ダマシン法）と呼ぶ場合がある。ダマシン法で形成された導電体７０６、および絶縁体７
２１上にさらに絶縁膜を形成することで、図１２に示す構造を得ることができる。
導電体７０６や、絶縁体７２１の形成は、スパッタリング法、ＣＶＤ法、分子線エピタ
キシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆
積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ法など
を用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ
Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ Ｃ
ＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用
いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ
（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラ
ズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法
である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など
）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき
、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合
がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生
じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成
膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法
である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜
が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法と
は異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがっ
て、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特
に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比
の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜
速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いること
が好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御する
ことができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意
の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜
しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜
することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用
いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短く
することができる。したがって、半導体装置の生産性を高めることができる場合がある。
なお、リソグラフィー法では、まず、フォトマスクを介してレジストを露光する。次に
、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。
次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁
体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦ
エキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて
、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズ
との間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述し
た光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビ
ームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去には、
アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライ
エッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後に
ドライエッチング処理を行うことができる。
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい
。ハードマスクを用いる場合、導電膜上にハードマスク材料となる絶縁膜や導電膜を形成
し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の
形状のハードマスクを形成することができる。
該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエ
ッチング法による加工は微細加工に適している。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ
：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いる
ことができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板
型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方
の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それ
ぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれ
に周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有する
ドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチン
グ装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌ
ｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
導電膜のエッチングにハードマスクを用いる場合、当該エッチング処理は、ハードマス
クの形成に用いたレジストマスクを除去してから行っても良いし、レジストマスクを残し
たまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある
。上記導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、
ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしも
ハードマスクを除去する必要は無い。
導電体７０６となる導電膜は、スパッタリング法を用いて、金属元素を含む導電膜を形
成することが好ましい。また、ＣＶＤ法を用いて形成することもできる。
絶縁体７２１の表面は、必要に応じて、平坦化処理が行われていることが好ましい。平
坦化処理には、化学機械研磨（ＣＭＰ）法やリフロー法を用いることができる。
導電体７０６、および絶縁体７２１上に導電膜７０１Ａ、および絶縁膜７２２Ａを交互
に積層する。本実施の形態では、絶縁体７２１上に導電膜７０１Ａを形成し、導電膜７０
１Ａ上に絶縁膜７２２Ａを形成する例を示しているが、形成の順序はこれに限らない。絶
縁体７２１上に絶縁膜７２２Ａを形成し、絶縁膜７２２Ａ上に導電膜７０１Ａを形成して
もよい。導電膜７０１Ａ、および絶縁膜７２２Ａの形成には、ＣＶＤ法を用いることがで
きる。また、スパッタリング法を用いてもよい。
また、本実施の形態では、導電膜７０１Ａ、および絶縁膜７２２Ａをそれぞれ４層形成
する例を示したが、積層数は、これに限らない。求められる半導体装置の性能に応じて、
それぞれ５層以上形成してもよい。例えば、導電膜７０１Ａ、および絶縁膜７２２Ａは、
それぞれ３２層、６４層、１２８層形成してもよいし、２００層以上形成してもよい。
絶縁膜７２２Ａの最上層の上に導電膜７０２Ａを形成する。導電膜７０２Ａの上にマス
ク７２３を形成する（図１３参照。）。導電膜７０２Ａは、導電膜７０１Ａと同様な方法
を用い、同様な材料を用いて形成することができる。なお、導電膜７０２Ａは、導電膜７
０１Ａと同じ方法で形成してもよいし、異なる方法で形成してもよい。また、導電膜７０
２Ａは、導電膜７０１Ａと同じ材料でもよいし、異なる材料でもよい。
次に、導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａを加工し、図１４（Ｂ
）に示すような階段状の導電膜７０１Ｂ、導電膜７０２Ｂ、および絶縁膜７２２Ｂを形成
する。導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａの加工において、導電膜
７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａのエッチングと、マスク７２３のスリ
ミングを交互に行うことで、階段状の導電膜７０１Ｂ、導電膜７０２Ｂ、および絶縁膜７
２２Ｂを形成することができる。導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２
Ａの加工により、マスク７２３は、幅、厚さ共に縮小し、マスク７２３Ａとなる（図１４
参照。）。
次に、マスク７２３Ａを除去し、絶縁体７２４を形成する。絶縁体７２４は、ＣＶＤ法
を用いて形成することができる。絶縁体７２４は、ＣＭＰ法や、リフロー法を用いて、平
坦化処理されていることが好ましい。絶縁体７２４上にマスク７２５を形成する。平坦化
された絶縁体７２４上にマスク７２５を形成することで、リソグラフィーの精度が向上す
る（図１５参照。）。
次に、マスク７２５を用いて、絶縁体７２４、導電膜７０２Ｂ、導電膜７０１Ｂ、絶縁
膜７２２Ｂ、および絶縁体７２１を加工する。該加工により、メモリトランジスタＭＴの
ゲートとして機能し、ワード線と電気的に接続する導電体７０１と、選択トランジスタの
ゲートとして機能する導電体７０２が形成される。また、絶縁膜７２２Ｂは、該加工によ
り絶縁体７２２となる（図１６参照。）。
次に、マスク７２５を除去する。次に、絶縁体７２４、導電膜７０２Ｂ、導電膜７０１
Ｂ、絶縁膜７２２Ｂ、および絶縁体７２１の、上記加工により除去された部分を埋め込む
ように絶縁体７２６を形成する。絶縁体７２６は、ＣＶＤ法やＡＬＤ法を用いて形成する
ことができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対し
ても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、Ｃ
ＶＤ法を組み合わせて絶縁体７２６を形成してもよい。絶縁体７２６は、ＣＭＰ法や、リ
フロー法を用いて、平坦化処理されていることが好ましい。ＣＭＰ法を用いて平坦化処理
を行う場合、絶縁体７２４の表面が露出するまで絶縁体７２６を研磨してもよい。また、
絶縁体７２４と絶縁体７２６を一緒に研磨してもよい。この場合。絶縁体７２４の膜厚は
、薄くなる。
次に、絶縁体７２４を、リソグラフィー法を用いて加工し、導電体７０１を露出するよ
うに第１の開口を形成する。第１の開口は、階段状に形成された導電体７０１それぞれに
対して形成する。また、図示しないが、導電体７０２を露出する開口も同時に形成しても
よい（図１７参照。）。
次に、第１の開口に埋め込むように導電体７０７を形成する（図１８参照。）。導電体
７０７は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いる
ことで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することが
できるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて導電体７０７を形
成してもよい。また、導電体７０７は、複数の層からなる積層構造を有していてもよい。
導電体７０７は、絶縁体７２４上、および第１の開口内部に導電体７０７となる導電膜を
形成し、ＣＭＰなどを用いて不要な導電膜を除去することで、形成することができる。
次に、絶縁体７２４、および絶縁体７２６上にマスク７２９を形成し、絶縁体７２４、
導電体７０２、導電体７０１、絶縁体７２２、および絶縁体７２１を、リソグラフィー法
を用いて加工し、導電体７０６を露出するように第２の開口を形成する（図１９参照。）
。
次に、絶縁体７２１、絶縁体７２２、および絶縁体７２４に対して等方性エッチングを行
い、絶縁体７２１、絶縁体７２２、および絶縁体７２４の開口の径を拡げる（図２０参照
。）。この処理により、該絶縁体の開口の径は、導電体７０１、および導電体７０２の開
口の径より大きくなる。また、該絶縁体は、上部または下部に位置する導電体（導電体７
０１、または導電体７０２）の側面に対して、凹部を有しているといえる。このような加
工には、ガス、ラジカル、プラズマなどを用いたドライエッチングによる等方性エッチン
グや、液体を用いたウェットエッチングによる等方性エッチングを用いることができる。
ウェットエッチングに用いる液体をエッチャントと呼ぶことがある。ドライエッチングを
用いて等方性エッチングを行う場合、塩素、臭素、およびフッ素の少なくとも一を含むガ
ス、ラジカル、プラズマなどを用いることができる。等方性エッチングは、マスク７２９
を除去せずに行うことが好ましい。
次に、絶縁体７２４、および導電体７０７上、および第２の開口内部に、絶縁体７０３
となる絶縁膜７０３Ａを形成する（図２１参照。）。なお、図示しないが、絶縁膜７０３
Ａは、絶縁体７０３ａとなる絶縁膜と、絶縁体７０３ｂとなる絶縁膜と、絶縁体７０３ｃ
となる絶縁膜を順次積層して形成すればよい。絶縁膜７０３Ａは、ＣＶＤ法やＡＬＤ法を
用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝
や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、
ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜７０３Ａを形成してもよい。絶縁体７０３ａ
となる絶縁膜、絶縁体７０３ｂとなる絶縁膜、および絶縁体７０３ｃとなる絶縁膜は、同
じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。なお、絶縁体７
０３ｃが、絶縁体７０３ａより薄くなるように、絶縁体７０３ｃとなる絶縁膜は、絶縁体
７０３ａとなる絶縁膜よりも薄く形成することが好ましい。
上記の方法で形成された絶縁膜７０３Ａは、被覆性が良く、絶縁体７２１、絶縁体７２２
、および絶縁体７２４の凹部に対しても絶縁膜７０３Ａを形成することができる。すなわ
ち、絶縁体７２１、絶縁体７２２、および絶縁体７２４の側面や、導電体７０１および導
電体７０２の側面だけでなく、導電体７０１および導電体７０２の上面の一部、および下
面の一部とも接するように絶縁膜７０３Ａを形成することができる。
次に第２の開口内部に、金属元素、水素、および窒素の少なくとも一を含む膜７１６Ａを
形成する（図２２参照。）。膜７１６Ａは、少なくとも、絶縁体７２１、絶縁体７２２、
および絶縁体７２４の凹部を充填するように形成されていればよく、必ずしも第２の開口
内部全てを充填する必要は無い。膜７１６Ａは、ＣＶＤ法やＡＬＤ法を用いて形成するこ
とができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対して
も、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶ
Ｄ法を組み合わせて膜７１６Ａを形成してもよい。
次に、膜７１６Ａを加工して、金属元素、水素、および窒素の少なくとも一を含む層７１
６を形成する（図２３参照。）。膜７１６Ａの加工には、等方性エッチング、または異方
性エッチングを用いることができる。膜７１６Ａの形成において、図２３に示すように、
膜７１６Ａが凹部を充填し、開口は完全に充填されていない場合は、膜７１６Ａの加工に
は、等方性エッチングを用いることが好ましい。一方、凹部および開口を充填するように
膜７１６Ａが形成されている場合は、異方性エッチングを用いることが好ましい。上記の
ような加工により、凹部の内部に、層７１６を形成することができる。
次に、第２の開口底部に形成された絶縁膜７０３Ａを除去し、絶縁体７０３を得る。絶
縁膜７０３Ａの除去には、異方性エッチングを用いることが好ましい。このとき、絶縁体
７２４、および導電体７０７上の絶縁膜７０３Ａも除去されるため、絶縁体７０３は、第
２の開口の側壁のみに設けられる（図２４参照。）。第２の開口底部の絶縁膜７０３Ａを
除去することで、再び導電体７０６が露出する。
ここで、図２４（Ｄ）に示すように、第２の開口上部に位置する絶縁体７０３の絶縁体
７０３ｂ、および絶縁体７０３ｃを除去してもよい。図２４（Ｄ）は、図２４（Ｂ）にお
いて、一点鎖線で囲まれた部分の拡大図である。まず第２の開口内部に後工程にて容易に
除去可能な材料７２７（犠牲層とも呼ぶ）を埋め込むように形成し、第２の開口内部の所
望の深さまで、エッチングなどにより除去する。該エッチングにより露出した、絶縁体７
０３ｃ、および絶縁体７０３ｂを順次除去することで、導電体７０２の水平方向（ｘ－ｙ
方向）に位置する絶縁体７０３を、絶縁体７０３ａのみとすることができる。この場合、
選択トランジスタＳＳＴ、ＳＤＴのゲート絶縁膜は、絶縁体７０３ａにより構成される。
絶縁体７０３ｃ、および絶縁体７０３ｂの除去後、材料７２７を除去する。
次に、第２の開口内部に、酸化物７０４となる酸化膜７０４Ａを形成する。酸化膜７０
４Ａは、絶縁体７２４、導電体７０７、絶縁体７０３上、および第２の開口内部に、酸化
物７０４ａとなる酸化膜と、酸化物７０４ｂとなる酸化膜と、酸化物７０４ｃとなる酸化
膜を順次成膜することで形成することができる。酸化物７０４の一部は、層７１６と接す
るように形成する。また、酸化物７０４の一部は、導電体７０６と接するように形成する
。
酸化物７０４ａとなる酸化膜、酸化物７０４ｂとなる酸化膜、酸化物７０４ｃとなる酸
化膜は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いるこ
とで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することがで
きるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて酸化膜を形成しても
よい。また、酸化膜ごとに、異なる成膜方法や成膜装置を用いてもよい。
次に、酸化膜７０４Ａの内側に、絶縁膜７１１Ａを形成し、絶縁膜７１１Ａの内側に、
導電膜７１２Ａを形成する。絶縁膜７１１Ａや導電膜７１２Ａは、ＣＶＤ法やＡＬＤ法を
用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝
や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、
ＡＬＤ法と、ＣＶＤ法を組み合わせて形成してもよい（図２５参照。）。
絶縁体７１１は、メモリトランジスタＭＴや、該メモリトランジスタＭＴを有する半導
体装置に必要な特性に合わせて、酸化物７０４に酸素を供給する材料や、水素を供給する
材料を用いることができる。
次に、加熱処理を行う。加熱処理は、窒素を含む雰囲気で、２００℃以上５００℃以下、
このましくは、３００℃以上４００℃以下で行うことが好ましい。加熱処理を行う雰囲気
は、上記に限らず、窒素、酸素、およびアルゴンの少なくとも一を含む雰囲気で行えばよ
い。また、加熱処理は、減圧雰囲気で行われてもよいし、大気圧雰囲気で行われてもよい
。
酸化膜７０４Ａと、層７１６が接している状態で加熱処理を行うことで、酸化膜７０４Ａ
は、低抵抗化する（図２６参照。）。酸化膜７０４Ａが低抵抗化するメカニズムは、前述
した酸化物７０４が低抵抗化するメカニズムと同様である。図２６（Ｄ）は、図２６（Ｂ
）において一点鎖線で囲んだ領域の拡大図である。図２６（Ｄ）に示すように、酸化膜７
０４Ａの領域７３４は、低抵抗領域である。一方、酸化膜７０４Ａにおいて、層７１６と
接していない領域７３１の抵抗は高いままである。また、領域７３４と、領域７３１の間
に、前述した接合領域が設けられていてもよい。
また、酸化膜７０４Ａと、導電体７０６が接している状態で加熱処理をおこなうことで
も、酸化膜７０４Ａは低抵抗化する。酸化膜７０４Ａと、導電体７０６が接することで、
導電体７０６と酸化膜７０４Ａの界面には、導電体７０６が有する金属元素と、酸化膜７
０４Ａの成分とを含む金属化合物層が形成される場合がある。該金属化合物層が形成され
ることで、導電体７０６と、酸化膜７０４Ａとのコンタクト抵抗が低減するため好ましい
。また、酸化膜７０４Ａの領域７２８に含まれる酸素を、導電体７０６が吸収する場合が
ある。このとき、酸化膜７０４Ａの、導電体７０６と酸化膜７０４Ａの界面近傍の抵抗が
低減し、導電体７０６と、酸化膜７０４Ａとのコンタクト抵抗が低減するため、好ましい
。酸化膜７０４Ａと、導電体７０６が接する状態で、加熱処理を行うことで、酸化膜７０
４Ａは、より低抵抗化し、導電体７０６と、酸化膜７０４Ａとのコンタクト抵抗は、より
低減する。
次に、図２６（Ｂ）、および図２６（Ｃ）に点線で示した部分から上部の、不要な導電膜
７１２Ａ、絶縁膜７１１Ａ、酸化膜７０４Ａを、ＣＭＰ法等を用いて除去し、酸化物７０
４、絶縁体７１１、導電体７１２を得る（図２７参照。）。なお、前述した加熱処理は、
不要な導電膜７１２Ａ、絶縁膜７１１Ａ、酸化膜７０４Ａを除去した後に行ってもよい。
次に、図２８に示すように、ビット線ＢＬ、ソース線ＳＬ、およびワード線ＷＬの一部と
して機能する導電体７０５を形成する。導電体７０５は、酸化物７０４、および導電体７
０７と電気的に接続するように設ける。また、酸化物７０４の内側に、導電体７１２が設
けられている場合、導電体７０５には、少なくとも導電体７１２を露出する開口を設け、
導電体７０５と導電体７１２を電気的に分離することが好ましい。このとき、該開口は、
絶縁体７１１が露出するように設けられていてもよい。また、酸化物７０４の一部が露出
していてもよい。
次に、図２９に示すように、導電体７０５を覆うように、絶縁体７１７を形成する。絶縁
体７１７には、導電体７０５の一部（ビット線側の酸化物７０４と電気的に接続する導電
体７０５）、および導電体７１２を露出する開口が設けられる。導電体７１２を露出する
開口を形成する際、該開口が有する径は、導電体７０５に設けられた開口の径より大きく
てもよい。導電体７０５に開口が設けられているため、導電体７１２を露出する開口は、
自己整合的に形成され、開口の底部の径が意図しない大きさに形成される不具合や、該開
口が導電体７１２からずれるといった不具合を抑制することができ好ましい。
次に、図３０に示すように、絶縁体７１７に設けられた、導電体７１２を露出する開口に
おいて、導電体７０５を覆うための絶縁体７１３を形成する。絶縁体７１７上にＣＶＤ法
やＡＬＤ法を用いて絶縁体７１３となる絶縁膜を形成し、異方性エッチングを行うことに
より、開口底部に形成された該絶縁膜を除去する。このとき、絶縁体７１７上の該絶縁膜
も除去され、絶縁体７１３が形成される。また、該絶縁膜は、リソグラフィー法を用いて
加工してもよい。このとき、形成される絶縁体７１３は、絶縁体７１７上にも存在する場
合がある。
次に、ビット線ＢＬ、および配線ＢＧとして機能する導電体７１４、および導電体７１５
を形成する。図３０において、導電体７１４、および導電体７１５は、異なる層として図
示しているが、本発明はこれに限らない。導電体７１４、および導電体７１５は、一つの
導電体として一括で形成してもよい。導電体７１４と、導電体７１５を別々に形成する場
合、絶縁体７１７上に、また絶縁体７１７に形成された開口を埋め込むように導電体７１
４となる導電膜を形成し、不要な該導電膜を、ＣＭＰ法等を用いて除去することで導電体
７１４を形成することができる。その後、導電体７１５を形成すればよい。導電体７１５
の形成には、リソグラフィー法を用いてもよいし、ダマシン法を用いてもよい。このとき
、絶縁体７１７、および導電体７０５に形成された開口の側面には、絶縁体７１３が設け
られているため、導電体７１２と電気的に接続する導電体７１５が、導電体７０５と電気
的に接続することは無い。導電体７１４と、導電体７１５を一括で形成する場合、絶縁体
７１７上に、また絶縁体７１７に形成された開口を埋め込むように導電膜を形成し、リソ
グラフィー法を用いて加工し、導電体７１４、および導電体７１５となる導電体を形成す
ることができる。
以上の工程により、メモリセルアレイを作製することができる。本作製工程の説明にお
いて、メモリセルアレイは、４層のメモリトランジスタＭＴと、４つのメモリストリング
を含むが、これに限らない。５層以上のメモリトランジスタＭＴを含んでいてもよいし、
５つ以上のメモリストリングを含んでいてもよい。例えば、メモリトランジスタＭＴを、
３２層、６４層、１２８層有するメモリセルアレイを作製することができる。また、２０
０層以上のメモリトランジスタＭＴを有するメモリセルアレイを作製することができる。
以上のようにメモリセルアレイを作製することにより、各層ごとにメモリトランジスタ
ＭＴを作製するためのパターン形成を行うことなく、複数の層のメモリトランジスタＭＴ
を一括で作製することができる。さらに、上記の方法でメモリセルアレイを作製する場合
、メモリトランジスタＭＴの層数を増やしても、メモリトランジスタＭＴのパターン形成
およびエッチング処理の工程数が増えない。このように、メモリセルアレイ作製の工程を
短縮することができるので、生産性の高い半導体装置を提供することができる。
（３Ｄ ＮＡＮＤの構成例）
図３１（Ａ）に、３次元構造のＮＡＮＤ型不揮発性記憶装置（３Ｄ ＮＡＮＤ）の構成
例を示す。図３１（Ａ）に示す記憶装置１００は、制御回路１０５、メモリセルアレイ１
１０、周辺回路を有する。
制御回路１０５は記憶装置１００全体を統括的に制御し、データの書き込み、データの
読み出しを行う。制御回路１０５は、外部からのコマンド信号を処理して、周辺回路の制
御信号を生成する。周辺回路として、行デコーダ１２１、行ドライバ１２２、センスアン
プ１２３、ソース線ドライバ１２４、入出力回路１２５が設けられている。
メモリセルアレイ１１０は、複数のメモリストリング１１２を有する。図３１（Ｂ）に
メモリストリング１１２の回路構成例を示す。メモリストリング１１２において、ビット
線ＢＬとソース線ＳＬ間に、選択トランジスタＳＳＴ、メモリトランジスタＭＴ１乃至Ｍ
Ｔ２ｋ（ｋは１以上の整数）、選択トランジスタＳＤＴが電気的に直列接続されている。
なお、メモリトランジスタＭＴ１乃至ＭＴ２ｋを区別しない場合、メモリトランジスタ
ＭＴと呼ぶ。その他の要素についても同様である。
選択トランジスタＳＳＴ、ＳＤＴ、メモリトランジスタＭＴ１乃至ＭＴ２ｋは、それぞ
れ、前述した通り、チャネルが金属酸化物で形成されているトランジスタである。メモリ
トランジスタＭＴは電荷蓄積層を備えており、不揮発性メモリセルを構成する。
選択トランジスタＳＳＴ、ＳＤＴのゲートは、それぞれ、選択ゲート線として機能する
配線ＳＧＬ、ＤＧＬに電気的に接続されている。メモリトランジスタＭＴ１乃至ＭＴ２ｋ
のゲートは、それぞれ、ワード線ＷＬ１乃至ＷＬ２ｋに電気的に接続されている。ビット
線ＢＬは列方向に延在し、配線ＳＧＬ、ＤＧＬ、ワード線ＷＬは行方向に延在する。
また、選択トランジスタＳＳＴ、ＳＤＴ、およびメモリトランジスタＭＴは、図３１（Ｂ
）に示すように、それぞれ第２のゲートを有していてもよい。第２のゲートは、配線ＢＧ
と電気的に接続する。図３１（Ｂ）では、選択トランジスタＳＳＴ、メモリトランジスタ
ＭＴ１乃至ＭＴｋが有する第２のゲートと電気的に接続する配線ＢＧと、選択トランジス
タＳＤＴ、メモリトランジスタＭＴｋ＋１乃至ＭＴ２ｋが有する第２のゲートと電気的に
接続する配線ＢＧを示している。配線ＢＧには、それぞれ異なる電位が印加されてもよい
し、等電位としてもよい。また、配線ＢＧはお互いに電気的に接続されていてもよい。
配線ＢＧは、ビット線ＢＬと平行に、列方向に延在することが好ましいが、行方向に延在
するように配置してもよい。
配線ＢＧにより、選択トランジスタＳＳＴ、ＳＤＴのしきい値を制御することができる。
また、メモリセルアレイの回路動作に合わせて、配線ＢＧの電位を制御してもよい。
入出力回路１２５は、メモリセルアレイ１１０への書き込みデータの一時的な保持や、
メモリセルアレイ１１０から読み出されたデータの一時的な保持等を行う。
ソース線ドライバ１２４は、ソース線ＳＬを駆動する。
ビット線ＢＬはセンスアンプ１２３に電気的に接続される。センスアンプ１２３は、デ
ータの読み出し時において、メモリストリング１１２からビット線ＢＬに読みだされた電
圧を検知し、増幅する。また、データの書き込み時において、書き込みデータに応じた電
圧をビット線ＢＬに入力する。
行デコーダ１２１は、外部から入力されるアドレスデータをデコードし、アクセスされ
る行を選択する。行ドライバ１２２は、行デコーダ１２１のデコード結果に応じて、デー
タの書込み、読出し、および消去に必要な電圧を、配線ＤＧＬ、ＳＧＬ、ワード線ＷＬに
入力する。
また、メモリセルアレイ１１０は、制御回路１０５や、センスアンプ１２３などの周辺
回路と異なる層に設けてもよい。特に、メモリセルアレイ１１０が、センスアンプ１２３
と重なるように積層して設けることで、メモリセルアレイ１１０からセンスアンプ１２３
へ引き回す配線を簡素化でき、好ましい。図３２は、図３１（Ａ）で示した記憶装置１０
０において、制御回路１０５、行デコーダ１２１、行ドライバ１２２、センスアンプ１２
３、ソース線ドライバ１２４、入出力回路１２５の上に、メモリセルアレイ１１０がセン
スアンプ１２３と重なるように設けられた、三次元構造の記憶装置１００をブロック図で
示している。
図３３乃至図３５に、メモリセルアレイ１１０の三次元積層構造例を示す。図３３は、
メモリセルアレイ１１０の３次元構造例を回路図で模式的に表した図である。説明しやす
いように、一部の回路（メモリストリング）を省略している。図３４は、メモリセルアレ
イ１１０の３次元構造例を示す斜視図である。図３５は、ワード線ＷＬと、導電体７０１
の接続部の３次元構造例を示す斜視図である。図３３に示すように、メモリセルアレイ１
１０はセンスアンプ１２３が形成されている領域に積層して設けられている。これにより
記憶装置１００のレイアウト面積を縮小することができる。図３４および図３５に示すよ
うに、同じ段の導電体７０１でも、ビット線ＢＬ側の導電体７０１ａはワード線ＷＬａに
接続され、ソース線ＳＬ側の導電体７０１ｂはワード線ＷＬｂに接続される。導電体７１
２と電気的に接続する配線ＢＧは、ビット線ＢＬと同じレイヤに設けられ、かつビット線
ＢＬと同様に列方向に延在する例を示しているが、本発明はこれに限らない。ビット線Ｂ
Ｌ上に絶縁体を設け、該絶縁体上に配線ＢＧを設けてもよい。また、配線ＢＧは、列方向
に限らず、行方向に延在するように設けられてもよい。なお、図３３乃至図３５には、１
のメモリストリング１１２あたり、８個のメモリトランジスタＭＴ１乃至ＭＴ８を設けた
例を示している。
（記憶装置の回路動作の説明）
次に、メモリストリング１１２へのデータの書き込みと読み出し動作について、図３６
（Ａ）乃至（Ｃ）を用いて説明する。なお、以降において、ワード線ＷＬ１乃至ワード線
ＷＬ２ｋを共有するメモリトランジスタＭＴのまとまりをページと呼ぶ。
図３６（Ａ）乃至（Ｃ）では、一例として、メモリストリング１１２がメモリトランジ
スタＭＴ１乃至ＭＴ８を有する例を示しているが、メモリトランジスタＭＴの数はこれに
限定されない。
＜消去動作＞
メモリトランジスタＭＴにデータを書き込む場合は、書き込み動作の前にデータを消去
しておくことが好ましい。なお、データを消去する動作をリセット動作ともいう場合があ
る。消去動作は、メモリストリング１１２（ブロックともいう）ごとに行う。例えば、デ
ータを消去したいブロックを選択し、図３６（Ａ）に示すように、ワード線ＷＬ１乃至Ｗ
Ｌ８には低電位（メモリトランジスタＭＴ１乃至ＭＴ８が非導通となる電位、例えば０Ｖ
）を印加し、ソース線ＳＬおよびビット線ＢＬに消去電位ＶＥを印加し、選択トランジス
タＳＤＴおよび選択トランジスタＳＳＴを導通させることで行うことができる。リセット
動作により、メモリトランジスタＭＴ１乃至ＭＴ８のそれぞれの電荷蓄積層に蓄積された
電子を引き抜くことができる。これにより、メモリトランジスタＭＴ１乃至ＭＴ８は、デ
ータ“１”を保持している状態となる。
また、消去動作は、配線ＢＧに消去電位を印加することで実行できる。配線ＢＧに例えば
１５Ｖの消去電位を印加し、配線ＷＬ１乃至配線ＷＬ８には低電位（メモリトランジスタ
ＭＴ１乃至ＭＴ８が非導通となる電位、例えば０Ｖ）を印加し、選択トランジスタＳＤＴ
および選択トランジスタＳＳＴを導通させることで行うことができる。
または、選択トランジスタＳＤＴおよび選択トランジスタＳＳＴを非導通とし、メモリト
ランジスタＭＴのチャネル形成領域を含む酸化物をフローティングとし、配線ＢＧに消去
電位として正の電荷（例えば１５Ｖ）を印加することにより、メモリトランジスタＭＴの
データを消去することができる。このとき、選択トランジスタＳＤＴおよび選択トランジ
スタＳＳＴは、非導通であるため、ビット線ＢＬ、およびソース線ＳＬの電位は任意でよ
い。配線ＷＬ１乃至配線ＷＬ８には、例えば、低電位（メモリトランジスタＭＴ１乃至Ｍ
Ｔ８が非導通となる電位、例えば０Ｖ）を印加しておく。その結果、チャネル形成領域を
含む酸化物がフローティングであるため、配線ＢＧの電位の上昇とともに、酸化物の電位
も上昇し、電荷蓄積層に蓄積された電子を酸化物側に引き抜くことができる。
さらに異なる消去動作として、配線ＷＬ１乃至配線ＷＬ８には、例えば、低電位（メモリ
トランジスタＭＴ１乃至ＭＴ８が非導通となる電位、例えば０Ｖ）を印加しておく。そし
て、選択トランジスタＳＤＴおよび選択トランジスタＳＳＴを導通状態にし、ビット線Ｂ
Ｌ、およびソース線ＳＬの電位を上昇させる。このとき、ビット線ＢＬ、およびソース線
ＳＬの電位は、配線ＢＧの電位より低くする。例えば、ビット線ＢＬ、およびソース線Ｓ
Ｌの電位を１０Ｖとし、配線ＢＧの電位を１２Ｖとする。このとき、配線ＢＧの電位によ
りメモリトランジスタＭＴがＯＮとなり、メモリトランジスタＭＴが有する酸化物も１０
Ｖとなる。この結果、電荷蓄積層に蓄積された電子を酸化物側に引き抜くことができる。
また、消去動作は上記方法に限らない。消去動作は、例えば、データを消去したいメモ
リトランジスタＭＴを順次選択することで行ってもよい。その場合、消去動作は、必ずし
も全てのメモリトランジスタＭＴに対して行う必要は無く、データの消去が必要なメモリ
トランジスタＭＴのみを選択して、データの消去を行ってもよい。例えば、データ“０”
が書き込まれているメモリトランジスタＭＴのみに対して消去動作を行ってもよい。
なお、データの書き換えを行わないメモリトランジスタＭＴのデータは、ブロックの消
去動作の前に別のメモリ領域に格納しておくことが好ましい。
＜書き込み動作＞
次に、データの書き込み動作について図３６（Ｂ）を用いて説明する。
データの書き込み動作は、上述したページごとに行うことができる。まず、書き込みを
行うページのワード線に書き込み電位（例えば１５Ｖ）を印加し、書き込みを行わないペ
ージのワード線に正電位（トランジスタが導通する電位、例えば３Ｖ）を印加する。ここ
では、図３６（Ｂ）に示すように、まずワード線ＷＬ１に書き込み電位を印加し、ワード
線ＷＬ２乃至ＷＬ８に正電位を印加する。そして、選択トランジスタＳＳＴを非導通状態
とし、選択トランジスタＳＤＴに正電位を印加して導通状態とする。そうすることで、ビ
ット線ＢＬの電位に応じたデータがメモリトランジスタＭＴ１に書き込まれる。具体的に
は、ビット線ＢＬの電位が低い電位（例えば０Ｖ）である場合、ワード線ＷＬ１に印加さ
れた書き込み電位との電位差が大きくなることによってメモリトランジスタＭＴ１の電荷
蓄積層に電子が注入される。また、選択トランジスタＳＤＴ、およびビット線ＢＬの電位
が共に正電位である場合、選択トランジスタＳＤＴは非導通となる。このとき、メモリト
ランジスタＭＴが電気的に浮遊状態となるため、メモリトランジスタＭＴ１の電荷蓄積層
には電子が注入されない。即ち、ビット線ＢＬに低い電位が印加された場合にはメモリト
ランジスタＭＴ１にデータ“０”が書き込まれ、正電位が印加された場合にはメモリトラ
ンジスタＭＴ１のデータは“１”のままとなる。
ここで、ビット線ＢＬにメモリストリング１１２ごとに異なる電位を印加することで、
ページごとのデータの書き込みを行うことができる。
なお、メモリトランジスタＭＴに多値のデータを書き込むこともできる。例えば、ビッ
ト線ＢＬなどの電位や、電位を印加する時間によってメモリトランジスタＭＴの電荷蓄積
層に注入される電荷量を制御すればよい。
＜読み出し動作＞
次に、データの読み出し動作について図３６（Ｃ）を用いて説明する。
データの読み出し動作も、ページごとに行うことができる。まず、読み出しを行うペー
ジのワード線に低い電位（例えば０Ｖ）を印加し、読み出しを行わないページのワード線
に正電位（トランジスタが導通する電位、例えば３Ｖ）を印加する。ここでは、図３６（
Ｃ）に示すように、まずワード線ＷＬ１に低い電位を印加し、ワード線ＷＬ２乃至ＷＬ８
に正電位を印加する。そして、選択トランジスタＳＤＴおよび選択トランジスタＳＳＴを
導通状態とする。また、ビット線ＢＬに読み出し電位（例えば１Ｖ）を印加し、ソース線
ＳＬに低い電位（例えば０Ｖ）を印加する。このとき、メモリトランジスタＭＴがｄａｔ
ａ”１”であればメモリストリング１１２に電流が流れ、ビット線ＢＬの電位が降下する
。メモリトランジスタＭＴ１が記憶するデータが”０”であれば、メモリストリング１１
２に電流は流れず、ビット線ＢＬの電位は変化しない。センスアンプ１２３は、ビット線
ＢＬの電位を検知し、増幅する。以上により、メモリストリング１１２のデータを読み出
すことができる。
このとき、配線ＢＧに正の電位を印加することで、メモリトランジスタＭＴのしきい値電
圧（Ｖｔｈ）をマイナスシフトさせてもよい。配線ＢＧに加える電位は、書き込みが行わ
れていないメモリトランジスタＭＴが、ノーマリーオンとなるように調整される。このよ
うにすることで、誤った読み出しを防止することができる。また、ワード線ＷＬに印加す
る電位を低減することができ、記憶装置の消費電力を低減することができ、このましい。
ここで、各メモリストリング１１２のデータをビット線ＢＬに読み出すことで、ページ
単位でデータを読み出すことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態２）
本実施の形態では、先の実施の形態１で示したものとは異なる、本発明の一態様に係る
半導体装置の構成、および作製方法について、図３７乃至図６７を参照して説明する。な
お、実施の形態１と重複する構成要件については、その説明を省略する場合がある。また
、図３７乃至図６７に示す半導体装置において、実施の形態１に示した半導体装置を構成
する構造と同機能を有する構造には、同符号を付記し、その詳細な説明や作製方法の説明
を省略する場合がある。また、本実施の形態に示す半導体装置において、実施の形態１で
示した金属酸化物を用いることができる。
（メモリトランジスタＭＴ、メモリセルアレイ７００）
はじめに、半導体装置のメモリトランジスタＭＴ、およびメモリセルアレイ７００の構
成について、図３７乃至図３９を参照して説明する。図３７は、メモリセルアレイ７００
の断面図である。図３８（Ａ）は、メモリセルアレイ７００の上面図である。なお、図３
８（Ａ）は、図３７にＡ５－Ａ６の一点鎖線で示した面における上面図であり、一部の構
成要素を省略して示している。また、図３７は、図３８（Ａ）にＡ１－Ａ２の一点鎖線で
示す部位の断面図である。また、図３８（Ｂ）は、図３８（Ａ）にＡ３－Ａ４の一点鎖線
で示す部位の断面図であり、メモリストリングの一例を説明する断面図である。また、図
３９（Ａ）は、図３７において、一点鎖線７９１で囲まれた部分を拡大した断面図であり
、メモリセルとして機能するメモリトランジスタＭＴの一例を説明する図である。また、
図３９（Ｂ）は、図３７において、一点鎖線７９２で囲まれた部分を拡大した断面図であ
り、選択トランジスタとして機能するトランジスタの一例を説明する図である。なお、以
下においては、図３７および図３８に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系
を便宜上設定して説明する。ここで、ｘ軸およびｙ軸は、メモリセルアレイ７００を設け
る基体７２０の上面に平行にとり、ｚ軸は基体７２０の上面に垂直にとる。
メモリセルアレイ７００は、基体７２０上に、絶縁体７２１を有し、絶縁体７２１上に
、導電体７０１（導電体７０１＿１乃至導電体７０１＿ｍ：ｍは、２以上の自然数）、お
よび絶縁体７２２（絶縁体７２２＿１乃至絶縁体７２２＿ｍ）、が交互に積層された積層
体を有し、該積層体上に導電体７０２を有し、導電体７０２、および該積層体上に絶縁体
７２４を有し、絶縁体、７２４、導電体７０２、該積層体、および絶縁体７２１を貫通す
るように形成された開口部の内側に、絶縁体７０３（絶縁体７０３＿１乃至絶縁体７０３
＿４）を有し、絶縁体７０３の内側に酸化物７０４（酸化物７０４＿１乃至酸化物７０４
＿４）を有し、酸化物７０４の内側に絶縁体７１１（絶縁体７１１＿１乃至絶縁体７１１
＿４）を有し、酸化物７０４と、絶縁体７１１の間に、酸化物７０４に対してマスクとし
て機能する絶縁体７１９を有し、絶縁体７１１の内側に、導電体７１２（導電体７１２＿
１乃至導電体７１２＿４）を有し、酸化物７０４＿１乃至酸化物７０４＿４の上端部と、
それぞれ電気的に接続する導電体７０５（導電体７０５＿１乃至導電体７０５＿４）を有
し、酸化物７０４＿１乃至酸化物７０４＿４の下端部と、それぞれ電気的に接続する導電
体７０６（導電体７０６＿１乃至導電体７０６＿４）を有し、導電体７０１＿１乃至導電
体７０１＿ｍと、それぞれ電気的に接続する導電体７０７（導電体７０７＿１乃至導電体
７０７＿ｍ）を有し、導電体７０７＿１乃至導電体７０７＿ｍと、それぞれ電気的に接続
する導電体７０８（導電体７０８＿１乃至導電体７０８＿ｍ）を有し、導電体７０２と電
気的に接続する導電体７０９を有し、導電体７０９と電気的に接続する導電体７１０を有
し、絶縁体７２４、導電体７０５、導電体７０８、および導電体７１０上に、絶縁体７１
７、および絶縁体７１３を有し、導電体７１２＿１乃至導電体７１２＿４と、それぞれ電
気的に接続する導電体７１４、および導電体７１５を有する。なお、図３７、および図３
８では、複数の導電体７０１を表すために、導電体７０１を４段以上表示しているが、本
実施の形態は図３７に限られることなく、少なくとも導電体７０１を２段以上有していれ
ばよい。
ここで、図３７および図３８（Ａ）に示すように、導電体７０１はｘ軸方向に延伸して
設けられる。また、図３７および図３８（Ｂ）に示すように、絶縁体７０３および酸化物
７０４はｚ軸方向に延伸して設けられる。つまり、導電体７０１と、絶縁体７０３および
酸化物７０４と、は互いに垂直に交差して設けられることが好ましい。また、図３７に示
すように、導電体７０７はｚ軸方向に延伸して設けられる。また、導電体７０８をｙ軸方
向に延伸して設けてもよい。また、導電体７０５に接続されるビット線ＢＬとして機能す
る導電体をｙ軸方向に延伸して設けてもよい。なお、導電体７０５の一部をビット線ＢＬ
として機能させ、導電体７０５をｙ軸方向に延伸して設けてもよい。
導電体７１２は、柱状に形成されており、ｚ軸方向に延伸して設けられる。また、導電
体７１２を囲うように絶縁体７１１が設けられ、さらに絶縁体７１１を囲うように酸化物
７０４が設けられ、それぞれｚ軸方向に延伸して設けられる。別言すると、ｚ軸方向に延
伸して設けられた柱状の酸化物７０４の内部に、導電体７１２が芯のように設けられ、酸
化物７０４と導電体７１２の間に、絶縁体７１１が設けられる。また、絶縁体７０３は、
柱状の酸化物７０４の側周辺を囲うように設けられている。また、導電体７０７は、柱状
に形成されており、ｚ軸方向に延伸して設けられる。
導電体７０１、および導電体７０２に形成される開口の径は、絶縁体７２１、絶縁体７
２２、および絶縁体７２４に形成される開口の径より大きく、該絶縁体の側面に対して、
該導電体は、凹部を有するといえる。絶縁体７１９は、導電体７０１、および導電体７０
２の側面に、絶縁体７０３、および酸化物７０４を介して設けられる。すなわち、絶縁体
７０３、および酸化物７０４は、上記凹部に沿って絶縁体７２１、導電体７０１、絶縁体
７２２、導電体７０２、および絶縁体７２４の側面に設けられており、絶縁体７１９は、
絶縁体７０３、および酸化物７０４を介して凹部の内側に設けられる。酸化物７０４は、
低抵抗領域を有しており、絶縁体７１９は、酸化物７０４の一部に低抵抗領域を形成する
際、酸化物７０４のその他の部分を覆うマスクとして機能することができる。酸化物７０
４が低抵抗領域を有することで、メモリセルが積層されたメモリストリング、またはメモ
リセルアレイにおいて、メモリセル間の直列抵抗を低減することができる。また、酸化物
７０４において、側面を絶縁体７１９に覆われた領域は、チャネル形成領域として機能す
ることができる。
柱状の酸化物７０４は、ｚ軸方向の下端において、導電体７０６と電気的に接続し、上
端において、導電体７０５と電気的に接続する。また、図３８（Ｂ）に示すように、導電
体７０６は、隣り合う２つの柱状の酸化物７０４の下端と電気に接続し、該２つの柱状の
酸化物７０４の上端は、それぞれ、電気的に分離した導電体７０５と、電気的に接続する
。本実施の形態では、２つの柱状酸化物７０４を導電体７０６で電気的に接続したＵ字型
のメモリストリングについて説明するが、本発明は、これに限らない。例えば、導電体７
０６を、ビット線ＢＬおよびソース線ＳＬの一方とし、導電体７０５を、ビット線ＢＬお
よびソース線ＳＬの他方としてもよい。この場合、導電体７０６は、複数の柱状酸化物７
０４と電気的に接続してもよいし、一つの柱状酸化物７０４と電気的に接続してもよい。
また、導電体７０５は、複数の柱状酸化物７０４と電気的に接続してもよいし、一つの柱
状酸化物７０４と電気的に接続してもよい。
柱状酸化物７０４の下端をビット線ＢＬおよびソース線ＳＬの一方と電気的に接続し、上
端を他方と電気的に接続する場合、柱状酸化物７０４の下端付近と、上端付近に選択トラ
ンジスタを設けることが好ましい。例えば、導電体７０６をビット線ＢＬの一部、導電体
７０５をソース線ＳＬの一部とした場合、導電体７０６とメモリトランジスタＭＴの間に
、選択トランジスタＳＳＴ、導電体７０５とメモリトランジスタＭＴの間に、選択トラン
ジスタＳＤＴを設ける。
ここで、導電体７０１と、絶縁体７０３および酸化物７０４と、が交差する領域および
その近傍がメモリトランジスタＭＴとして機能する。また、導電体７０２と、絶縁体７０
３および酸化物７０４と、が交差する領域およびその近傍が選択トランジスタとして機能
する。これらのメモリトランジスタＭＴおよび選択トランジスタのチャネル形成領域は上
記凹部に沿うように設けられる。メモリトランジスタＭＴおよび選択トランジスタが電気
的に直列に接続されており、これらがメモリストリングを構成している。
図３９（Ａ）は、図３７において、一点鎖線７９１で囲まれた部分を拡大した断面図であ
り、ｋ段目（ｋは、２以上ｍ－１以下の整数）のメモリトランジスタＭＴの断面を示す図
である。メモリトランジスタＭＴは、導電体７０１＿ｋと、絶縁体７０３（絶縁体７０３
ａ、絶縁体７０３ｂ、および絶縁体７０３ｃ）と、酸化物７０４（酸化物７０４ａ、酸化
物７０４ｂ、および酸化物７０４ｃ）と、を有する。また、導電体７１２、および絶縁体
７１１を有していてもよい。
導電体７０１＿ｋは、メモリトランジスタＭＴのゲートとして機能し、絶縁体７０３ａは
、ゲート絶縁層として機能し、絶縁体７０３ｂは、電荷蓄積層として機能し、絶縁体７０
３ｃは、トンネル絶縁層として機能する。
詳細は後述するが、酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７
０４ｃを有しており、酸化物７０４ａは、酸化物７０４ｂに対して、相対的にエネルギー
ギャップが広く、酸化物７０４ｃは、酸化物７０４ｂに対して、相対的にエネルギーギャ
ップが広い。別言すると、酸化物７０４ｂは、酸化物７０４ａおよび酸化物７０４ｃに対
して、相対的にエネルギーギャップが狭い。
また、酸化物７０４の内、導電体７０１＿ｋと同じ層に位置する領域７３４は、チャネル
形成領域として機能する。また、酸化物７０４の内、絶縁体７１９に覆われない領域７３
１（領域７３１ａ、領域７３１ｂ）は、低抵抗領域として機能する。また、領域７３４と
領域７３１の間に位置する領域７３２（領域７３２ａ、領域７３２ｂ）は、接合領域とし
て機能する。領域７３２は、領域７３４よりも低抵抗であることが好ましい。また、領域
７３２は、領域７３１と同程度の抵抗値を有していてもよいし、領域７３１より抵抗が高
くてもよい。領域７３２は、領域７３４と同様にチャネル形成領域として機能してもよい
し、領域７３１と同様に低抵抗領域として機能してもよい。
ｋ段目のメモリトランジスタＭＴは、ｋ－１段目のメモリトランジスタＭＴ、または、ｋ
＋１段目のメモリトランジスタＭＴと、低抵抗領域を共有する。酸化物７０４は、チャネ
ル形成領域と、低抵抗領域が交互に形成された構造を有する。酸化物７０４が低抵抗領域
を有することで、メモリセルが積層されたメモリストリング、またはメモリセルアレイに
おいて、メモリセル間の直列抵抗を低減することができる。
導電体７１２を設ける場合、導電体７０１＿ｋは、第１のゲートとして機能し、導電体７
１２は、第２のゲートとして機能する。なお、第１のゲートを、単にゲート、またはコン
トロールゲートと呼び、第２のゲートをバックゲートと呼ぶことがある。また、酸化物７
０４と、導電体７１２の間には、絶縁体７１１、および絶縁体７１９が設けられ、第２の
ゲート絶縁層として機能する。このとき、絶縁体７０３ａは、第１のゲート絶縁層として
機能する。メモリトランジスタＭＴの回路動作において、第２のゲートとして機能する導
電体７１２の電位を制御することで、メモリトランジスタＭＴの消費電力を低減すること
ができる。
図３９（Ｂ）は、図３７において、一点鎖線７９２で囲まれた部分を拡大した断面図であ
り、選択トランジスタ（ビット線側トランジスタ：ＳＤＴ、およびソース線側トランジス
タ：ＳＳＴ）の断面を示す図である。選択トランジスタは、導電体７０２と、絶縁体７０
３（絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃ）と、酸化物７０４（酸化
物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃ）と、を有する。また、導電体７１
２、および絶縁体７１１を有していてもよい。
導電体７０２は、選択トランジスタのゲートとして機能し、絶縁体７０３ａは、ゲート絶
縁層として機能する。ゲート絶縁層は、少なくとも絶縁体７０３ａを有していればよく、
絶縁体７０３ｂ、および絶縁体７０３ｃは、設けなくてもよい。あるいは、絶縁体７０３
ａ、絶縁体７０３ｂ、および絶縁体７０３ｃを設けた後、部分的に絶縁体７０３ｂ、およ
び絶縁体７０３ｃを除去してもよい。
酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃを有しており
、酸化物７０４ａは、酸化物７０４ｂに対して、相対的にエネルギーギャップが広く、酸
化物７０４ｃは、酸化物７０４ｂに対して、相対的にエネルギーギャップが広い。別言す
ると、酸化物７０４ｂは、酸化物７０４ａおよび酸化物７０４ｃに対して、相対的にエネ
ルギーギャップが狭い。
また、酸化物７０４の内、導電体７０２と同じ層に位置する領域７３４は、チャネル形成
領域として機能する。また、酸化物７０４の内、絶縁体７１９に覆われない領域７３１（
領域７３１ａ、領域７３１ｂ）は、低抵抗領域として機能する。また、領域７３４と領域
７３１の間に位置する領域７３２（領域７３２ａ、領域７３２ｂ）は、接合領域として機
能する。領域７３２は、領域７３４よりも低抵抗であることが好ましい。また、領域７３
２は、領域７３１と同程度の抵抗値を有していてもよいし、領域７３１より抵抗が高くて
もよい。領域７３２は、領域７３４と同様にチャネル形成領域として機能してもよいし、
領域７３１と同様に低抵抗領域として機能してもよい。
導電体７１２を設ける場合、導電体７０２は、第１のゲートとして機能し、導電体７１２
は、第２のゲートとして機能する。なお、第１のゲートを、単にゲート、またはトップゲ
ートと呼び、第２のゲートをバックゲートと呼ぶことがある。また、酸化物７０４と、導
電体７１２の間には、絶縁体７１１、および絶縁体７１９が設けられ、第２のゲート絶縁
層として機能する。このとき、絶縁体７０３ａは、第１のゲート絶縁層として機能する。
第２のゲートとして機能する導電体７１２により、選択トランジスタのしきい値を制御す
ることができる。
なお、本実施の形態に示す半導体装置の構成は一例であり、本発明は、本実施の形態に
係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではな
い。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置
等は、回路構成や駆動方法に合わせて適宜設定することができる。
メモリセルアレイ７００を設ける基体７２０は絶縁表面を有していることが好ましい。
絶縁表面を有する基板としては、表面に絶縁体が形成された半導体基板、絶縁体基板、表
面に絶縁体が形成された導電体基板などを用いればよい。半導体基板としては、例えば、
シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム
、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用
いればよい。また、絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基
板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などを用
いればよい。また、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯ
Ｉ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。また、導電
体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などを用いればよい。
導電体７０１は、メモリトランジスタＭＴのゲートとして機能し、ワード線と電気的に
接続する。すなわち、導電体７０１、導電体７０７、および導電体７０８は、ワード線の
一部としても機能する。ここで、導電体７０１は、図３７に示すように、下層の導電体７
０１が上層の導電体７０１よりＡ２側に延伸した、階段状に設けられることが好ましい。
このように、導電体７０１を設けることにより、下層の導電体７０１の上面の一部の領域
が、より上層の導電体７０１と重ならないので、導電体７０１各層の当該領域と各導電体
７０７を接続させることができる。
導電体７０１として、シリコンや、金属など、導電性を有する材料を用いることができ
る。導電体７０１として、シリコンを用いる場合、アモルファスシリコンや、ポリシリコ
ンを用いることができる。また、シリコンに導電性を持たせるため、ｐ型不純物やｎ型不
純物を添加してもよい。また、シリコンを含む導電性材料として、チタン、コバルト、ま
たはニッケルを含むシリサイドを導電体７０１として用いることができる。また、金属材
料を導電体７０１に用いる場合、アルミニウム、クロム、銅、銀、金、白金、タンタル、
ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マン
ガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ば
れた金属元素を１種以上含む材料を用いることができる。
導電体７０２は、導電体７０１の上に設けられる。導電体７０２は、選択トランジスタ
（ビット線側選択トランジスタ：ＳＤＴ、およびソース線側選択トランジスタ：ＳＳＴ）
のゲートとして機能し、配線ＤＧＬ、または配線ＳＧＬと電気的に接続する。すなわち、
導電体７０２、導電体７０９、および導電体７１０は、配線ＤＧＬ、または配線ＳＧＬの
一部としても機能する。また、導電体７０２は、導電体７０１と同様の材料を用いること
ができる。また、導電体７０２は、導電体７０１と同じ材料を用いてもよいし、異なる材
料を用いてもよい。導電体７０１、および導電体７０２の材料は、用途に応じて、仕事関
数などを考慮し、決定すればよい。
導電体７０１、および導電体７０２の上層、および下層に設けられる絶縁膜として、絶
縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、
金属窒化酸化物などを用いることができる。酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン
、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂は、比
誘電率が低いため、該絶縁膜に用いることは好適である。
一方、該絶縁膜として、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化ジル
コニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウ
ムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフ
ニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを用いる
ことも可能だが、これらは比誘電率が高いため、導電体７０１間、または導電体７０１お
よび導電体７０２の間に寄生容量が生じる場合がある。デバイスの設計、用途に応じて該
絶縁膜に用いる材料を決めることができる。
絶縁体７０３は、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃを有する。
絶縁体７０３ａは、導電体７０１側に設けられ、絶縁体７０３ｃは、酸化物７０４側に設
けられ、絶縁体７０３ｂは、絶縁体７０３ａと絶縁体７０３ｃの間に設けられる。絶縁体
７０３ａは、ゲート絶縁層として機能し、絶縁体７０３ｂは、電荷蓄積層として機能し、
絶縁体７０３ｃは、トンネル絶縁層として機能する。
なお、選択トランジスタは、メモリトランジスタＭＴと同じ構造でもよい。一方、図３
９（Ｂ）に示すように、選択トランジスタには、電荷蓄積層およびトンネル絶縁層を設け
なくてもよい。ビット線側トランジスタ：ＳＤＴ、およびソース線側トランジスタ：ＳＳ
Ｔにおいて、絶縁体７０３ｂおよび絶縁体７０３ｃを除去し、絶縁体７０３として絶縁体
７０３ａのみを設ける構成にしてもよい。また、図３９（Ｂ）において、第２のゲート電
極として、導電体７１２を設けてもよい。この場合、導電体７０２は、第１のゲート電極
として機能し、絶縁体７０３ａは、第１のゲート絶縁膜として機能し、絶縁体７１１は第
２のゲート絶縁膜として機能する。導電体７１２により、選択トランジスタのしきい値を
制御することができる。
絶縁体７０３ａとして、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。
また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有す
る酸化物を用いてもよい。また、これらを積層して絶縁体７０３ａとしてもよい。
絶縁体７０３ｂは、電荷蓄積層として機能する材料を用いることが好ましく、窒化シリ
コンや、窒化酸化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフ
ニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。
絶縁体７０３ｃとして、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。
また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有す
る酸化物を用いてもよい。また、これらを積層して絶縁体７０３ｃとしてもよい。また、
絶縁体７０３ｃは、絶縁体７０３ａより薄いことが好ましい。詳細は後述するが、メモリ
トランジスタＭＴへのデータの書き込み、または消去において、絶縁体７０３ｃを通って
、酸化物７０４と絶縁体７０３ｂの間で、電荷の移動が行われる。すなわち、絶縁体７０
３ｃは、トンネル絶縁層として機能する。
特に、導電体７０１、導電体７０２、および絶縁膜を有する積層体に設けられた開口に
絶縁体７０３を形成する場合、開口の底部に形成された絶縁体７０３は、ドライエッチン
グなどを用いた異方性エッチングにより除去する必要がある。異方性エッチングの際、絶
縁体７０３ｃは、側面においても、プラズマ、ラジカル、ガス、薬液などに曝される。こ
れらによって絶縁体７０３ｃの側面がダメージを受けると、絶縁体７０３ｃにトラップセ
ンターが生じ、トランジスタの電気特性に影響を与える場合がある。トラップセンターの
生成を抑制するためには、絶縁体７０３ｃの側面は、エッチングによるダメージに対して
高い耐性を有していることが求められる。この場合、絶縁体７０３ｃとして、酸化アルミ
ニウム、酸化シリコンと酸化アルミニウムの積層、または酸化窒化シリコンと酸化アルミ
ニウムの積層を用いることが好ましい。
絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃは、ＡＬＤ法やＣＶＤ法を用
いて形成することができる。また、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０
３ｃの界面の汚染を防ぐためには、同一チャンバー内で、または複数のチャンバーを有す
るマルチチャンバー方式の成膜装置を用いて、大気雰囲気に曝すことなく、連続で成膜す
ることが好ましい。
酸化物７０４は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともい
う）を用いることが好ましい。酸化物半導体は、シリコンなどからなる半導体と比較して
、トランジスタのオン特性が良好で、高い移動度が得られるため、好ましい。
例えば、酸化物７０４として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリ
ウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲ
ルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、
タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等
の金属酸化物を用いるとよい。また、酸化物７０４として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚ
ｎ酸化物を用いてもよい。
酸化物７０４は、絶縁体７０３ｃ側に設けられる酸化物７０４ａと酸化物７０４ａの内
側に設けられる酸化物７０４ｂと、酸化物７０４ｂの内側に設けられる酸化物７０４ｃと
、を有することが好ましい。このとき、酸化物７０４ａは、酸化物７０４ｂに対して、相
対的にエネルギーギャップの広い酸化物を用いることが好ましい。また、酸化物７０４ｃ
は、酸化物７０４ｂに対して、相対的にエネルギーギャップの広い酸化物を用いることが
好ましい。ここで、エネルギーギャップの広い酸化物を、ワイドギャップ、エネルギーギ
ャップの狭い酸化物をナローギャップと呼ぶことがある。なお、図３９（Ａ）、および図
３９（Ｂ）において、酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、および酸化物
７０４ｃの３層構造としているが、これに限らない。酸化物７０４は、酸化物７０４ａ、
および酸化物７０４ｂの２層構造を有していてもよいし、４層以上の積層構造でもよい。
酸化物７０４ａ、および酸化物７０４ｃをワイドギャップとし、酸化物７０４ｂをナロ
ーギャップとする場合、酸化物７０４ａ、および酸化物７０４ｃの伝導帯下端のエネルギ
ーが、酸化物７０４ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言
い換えると、酸化物７０４ａおよび酸化物７０４ｃの電子親和力が、酸化物７０４ｂの電
子親和力より小さいことが好ましい。
また、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃは、各金属原子の原子
数比が異なる組み合わせにすることが好ましい。具体的には、酸化物７０４ａ、および酸
化物７０４ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物７
０４ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが
好ましい。また、酸化物７０４ａ、および酸化物７０４ｃに用いる金属酸化物において、
Ｉｎに対する元素Ｍの原子数比が、酸化物７０４ｂに用いる金属酸化物における、Ｉｎに
対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物７０４ｂに用いる金属
酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物７０４ａ、および酸化物７０
４ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ま
しい。
酸化物７０４ａ、および酸化物７０４ｃには、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：３：２、またはＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成およびその近
傍の組成を有する金属酸化物を用いることができる。また、酸化物７０４ｂには、例えば
Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ
：Ｇａ：Ｚｎ＝５：１：６の組成およびその近傍の組成を有する金属酸化物を用いること
ができる。これらの酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃを上記の原
子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物７０４ａ、および
酸化物７０４ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する
金属酸化物、酸化物７０４ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成および
その近傍の組成を有する金属酸化物とするのが好ましい。なお、上記組成は、基体上に形
成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。
また、酸化物７０４ａ、および酸化物７０４ｃとして、後述する、ＣＡＡＣ－ＯＳを用
い、酸化物７０４ｂとして、ＣＡＣ－ＯＳを用いることが好ましい。酸化物７０４ａ、お
よび酸化物７０４ｃとして、ＣＡＡＣ－ＯＳを用いる場合、ｃ軸は、図３７、図３８など
に示すｘ－ｙ平面に平行、すなわちｚ軸に垂直で、かつ開口の側面から中心に向かうよう
に配向することが好ましい。
ここで、酸化物７０４ａと酸化物７０４ｂの接合部、および酸化物７０４ｃと酸化物７
０４ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物７０４
ａと酸化物７０４ｂの接合部、および酸化物７０４ｃと酸化物７０４ｂの接合部における
伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにする
ためには、酸化物７０４ａと酸化物７０４ｂとの界面、および酸化物７０４ｃと酸化物７
０４ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃが、酸素以外に
共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成するこ
とができる。例えば、酸化物７０４ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物７０４ａ
、および酸化物７０４ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリ
ウムなどを用いるとよい。これにより、酸化物７０４ａと酸化物７０４ｂとの界面、およ
び酸化物７０４ｃと酸化物７０４ｂとの界面における欠陥準位密度を低くすることができ
る。そのため、界面散乱によるキャリア伝導への影響が小さくなり、メモリトランジスタ
ＭＴは高いオン電流を得られる。
なお、酸化物７０４として用いることができる金属酸化物のより詳細な説明については
、後述する。
図３９（Ａ）は、図３７において一点鎖線７９１で囲まれたメモリトランジスタＭＴの
拡大図である。図３９（Ａ）に示すように、酸化物７０４ｂは、酸化物７０４ａと酸化物
７０４ｃに挟まれるように設けられている。このような構成において、酸化物７０４に、
導電体７０５から導電体７０６への方向、あるいは導電体７０６から導電体７０５への方
向にキャリアを流す際、ナローギャップを有する成分において、主にキャリアが流れる。
このため、上記構成を用いる場合、ナローギャップである酸化物７０４ｂをワイドギャッ
プである酸化物７０４ａ、および酸化物７０４ｃで挟むことにより、酸化物７０４を流れ
るキャリアを酸化物７０４ｂに閉じ込めることができ、トランジスタのオン状態において
高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
また、酸化物７０４ｂと、絶縁体７０３ｃと、の間に酸化物７０４ａを設けることで、
キャリアパスとなる酸化物７０４ｂと、絶縁体７０３ｃが直接接することがなく、トラッ
プセンターの形成を抑制することができる。半導体（酸化物半導体）と、絶縁体との界面
に形成されたトラップセンターは、電子を捕獲し、トランジスタのしきい値電圧をプラス
方向に変動させるため、トランジスタの信頼性や、オン、オフ特性に悪影響を及ぼす恐れ
がある。よって、当該酸化物を用いるトランジスタは、トラップセンターによる電気特性
の影響を受けることがないため、オン状態においてより高い電流駆動力、つまり大きなオ
ン電流、及び高い電界効果移動度を得ることができる。また、当該トランジスタ、および
当該トランジスタを用いた半導体装置は、高い信頼性を得ることができる。
なお、酸化物７０４に低抵抗領域を設けるため、酸化物７０４に対してマスクとして機能
する絶縁体７１９を設けることが好ましい。絶縁体７１９は、導電体７０１、および導電
体７０２の側面に絶縁体７０３、および酸化物７０４を介して設けられる。詳細は後述す
るが、導電体７０１、および導電体７０２に形成される開口の径は、絶縁体７２１、絶縁
体７２２、および絶縁体７２４に形成される開口の径より大きく、絶縁体７１９は、導電
体７０１、および導電体７０２と同じ層のみに存在する。そのため、酸化物７０４の一部
は、絶縁体７１９に覆われる領域を有する。
絶縁体７１９に覆われない酸化物７０４に対して、低抵抗化処理を行うことで、酸化物７
０４には、低抵抗領域となる領域７３１が形成される。低抵抗化処理として、酸化物７０
４にアルゴンなどの希ガス、水素、窒素、金属などの特定の元素を注入する方法や、酸化
物７０４からの酸素を引き抜く方法などがある。
酸化物７０４に特定の元素を注入する場合、該元素を含む雰囲気でのプラズマ処理、イオ
ンインプランテーション処理、イオンドーピング処理などを用いることができる。プラズ
マ処理は、エッチング装置やＣＶＤ装置を用いて行うことができる。また、スパッタリン
グ装置を用いた、所謂逆スパッタ処理を用いることで、酸化物７０４に該元素の注入を行
うことができる。
酸化物７０４を選択的に低抵抗化するには、例えば、アルミニウム、ルテニウム、チタ
ン、タンタル、タングステン、クロム、インジウムなどの、酸化物７０４の導電性を高め
る金属元素、および不純物の少なくとも一を、所望の領域に添加すればよい。なお、不純
物としては、酸素欠損を形成する元素、または酸素欠損に捕獲される元素などを用いれば
よい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素
、チタン、希ガス元素等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、
ネオン、アルゴン、クリプトン、およびキセノン等がある。
従って、領域７３１は、上述の導電性を高める金属元素、酸素欠損を形成する元素、また
は酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、低抵抗
化を図ることができる。
例えば、領域７３１を低抵抗化するには、絶縁体７１９をマスクとして、希ガスなどの不
純物を、プラズマ処理、イオンインプランテーション処理、イオンドーピング処理、逆ス
パッタ処理などを用いて、領域７３１に注入することで、酸化物半導体を低抵抗化するこ
とができる。
なお、本明細書等において、逆スパッタ処理とは、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃ
ｙ）電源を用いて、基板側に電圧を印加し、基板近傍にプラズマを形成して表面を改質す
る処理のことを指す。当該逆スパッタ処理は、処理室に不活性ガス（例えば、アルゴン、
ヘリウムなどの希ガスや窒素等）を導入して行うことが好ましい。
また、希ガスなどの不純物の添加方法としては、イオン化された原料ガスを質量分離して
添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピ
ング法、プラズマイマージョンイオンインプランテーション法などを用いることができる
。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる
。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。ま
た、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いても
よい。なお、添加する不純物、および金属元素を、元素、ドーパント、イオン、ドナー、
またはアクセプターなどと言い換えてもよい。
また、領域７３１を低抵抗化するために、例えば、酸化物７０４の領域７３１に接して、
金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜などを成膜してもよい
。具体的には、絶縁体７１９に覆われていない領域７３１に、金属膜、金属元素を有する
酸化膜、または金属元素を有する窒化膜を接するように設けることが好ましい。
酸化物７０４の領域７３１に接して、金属膜、金属元素を有する酸化膜、または金属元素
を有する窒化膜を設けることで、酸化物７０４の領域７３１へ、当該膜から金属元素が拡
散し、領域７３１に金属化合物が形成され、低抵抗化する。また、領域７３１と、金属膜
、金属元素を有する酸化膜、または金属元素を有する窒化膜との界面、または当該界面近
傍に位置する酸化物７０４中の酸素の一部が該膜に吸収され、領域７３１に酸素欠損を形
成し、低抵抗化する場合がある。なお、低抵抗化の手段によらず、本明細書、および図面
において、酸化物の低抵抗化する領域は、領域７３１のみに限らない。領域７３２の一部
も低抵抗化する場合がある。また、酸化物７０４が有する層、酸化物７０４ａ、酸化物７
０４ｂ、および酸化物７０４ｃすべてが低抵抗化する必要は無く、少なくともキャリアパ
スとなる酸化物７０４ｂが低抵抗化すればよい。例えば、酸化物７０４ｃ、および酸化物
７０４ｂのみが低抵抗化していてもよい。
また、領域７３１と、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜
とが、接した状態で、窒素を含む雰囲気下においで熱処理を行うとよい。当該熱処理によ
り、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜から、酸化物７０
４の領域７３１へ、金属元素が拡散し、領域７３１に金属元素を添加することができる。
なお、その際、酸化物７０４の領域７３１と、金属元素とが、合金化してもよい。酸化物
７０４の領域７３１と金属元素が、合金化することで、酸化物半導体に添加された金属元
素は、比較的安定な状態となるため、信頼性の高い半導体装置を提供することができる。
また、酸化物７０４中の水素は、領域７３１に拡散し、領域７３１に存在する酸素欠損の
中に入った場合、比較的安定な状態となる。また、領域７３４に存在する酸素欠損中の水
素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、領域７３１に拡散し、領
域７３１に存在する酸素欠損の中に入り、比較的安定な状態となる。従って、熱処理によ
って、領域７３１は、より低抵抗化し、領域７３４は、高純度化（水、水素などの不純物
の低減）し、より高抵抗化する。
一方、酸化物７０４の絶縁体７１９に覆われる領域（領域７３４、および領域７３２）は
、絶縁体７１９を介しているため、金属元素の添加が抑制される。また、酸化物７０４の
領域７３４、および領域７３２において、酸化物７０４中の酸素原子が、上述した金属膜
、金属元素を有する窒化膜、または金属元素を有する酸化膜へ吸収されることが抑制され
る。
ここで、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜が、水素を吸
収する特性を有する場合、酸化物７０４中の水素は、当該膜へと吸収される。従って、酸
化物７０４中の不純物である水素を低減することができる。また、金属膜、金属元素を有
する酸化膜、または金属元素を有する窒化膜は、後の工程で、酸化物７０４から吸収した
水素とともに除去してもよい。
なお、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜は、必ずしも除
去しなくともよい。例えば、金属膜、金属元素を有する酸化膜、または金属元素を有する
窒化膜が、酸化物７０４から吸収した酸素により、酸化し、絶縁体となり、高抵抗化して
いる場合は、残存させてもよい。その場合、絶縁体７１１と同様に、第２のゲート絶縁層
として機能する場合がある。
また、例えば、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜が、導
電性を有する領域が残存している場合、熱処理を行うことにより、酸化させることで、絶
縁体となり、高抵抗化する。当該熱処理は、例えば、酸化性雰囲気下で行うことが好まし
い。また、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜の近傍に酸
素を有する構造体がある場合、熱処理を行うことで、金属膜、金属元素を有する酸化膜、
または金属元素を有する窒化膜は、は、当該構造体が有する酸素と反応し、酸化する場合
がある。
金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を、絶縁体として残存
させることで、絶縁体７１１と同様に、第２のゲート絶縁層として機能させることができ
る。
例えば、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜は、０．５ｎ
ｍ以上５ｎｍ以下、好ましくは１ｎｍ以上２ｎｍ以下の膜厚で設けることが好ましい。例
えば、０．５ｎｍ以上５ｎｍ以下のアルミニウムを、加熱処理により酸化させると０．７
ｎｍ以上８ｎｍ以下の酸化アルミニウムとなる場合がある。なお、上記酸化性雰囲気下で
熱処理を行う場合には、酸化物７０４と、金属膜、金属元素を有する酸化膜、または金属
元素を有する窒化膜とが、接した状態で、窒素を含む雰囲気下において一度熱処理を行っ
たあとに行うと好適である。窒素を含む雰囲気下において、一度熱処理を行うことで、酸
化物７０４中の酸素が金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜
に拡散しやすくなる。
ここで、酸化物半導体を用いたメモリトランジスタや、選択トランジスタは、酸化物半導
体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動し
やすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネルが形成される領
域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。従っ
て、チャネルが形成される領域７３４中の酸素欠損はできる限り低減されていることが好
ましい。絶縁体７１９が、酸化物７０４に酸素を供給できる材料の場合、領域７３４中の
酸素欠損生成の抑制や、酸素欠損の修復が行われるため、好ましい。
導電体７１２を設ける場合、導電体７１２として、導電体７０１と同様な材料を用いるこ
とができる。導電体７１２は、アスペクト比の大きい開口内部（別言すると、酸化物７０
４、および絶縁体７１１の凹部）に形成する必要があるため、ＣＶＤ法、ＡＬＤ法、また
は、メッキ法にて形成されることが好ましい。この時、絶縁体７１１は、絶縁体７０３と
同様の材料を用いることができる。
また、酸化物７０４ｃの内側に絶縁体７１１を設ける場合、絶縁体７１１は、酸化物７
０４に酸素を供給できる材料、または水素や窒素などの不純物を供給できる材料であるこ
とが好ましい。絶縁体７１１として、水素や窒素を極力含まない酸化物を用いることで、
酸化物７０４に酸素を供給できる場合がある。酸化物７０４に酸素を供給することで、酸
化物７０４中に含まれる水素や水などの不純物を除去することができ、酸化物７０４は高
純度化する。不純物が極力低減された酸化物を酸化物７０４として用いることで、メモリ
トランジスタＭＴ、および当該メモリトランジスタＭＴを用いた半導体装置は、高い信頼
性を得ることができる。
また、絶縁体７１１として、水素や窒素を含む酸化物を用いることで、酸化物７０４に
水素や窒素を供給できる場合がある。酸化物７０４に水素や窒素を供給することで、酸化
物７０４の抵抗値が下がる場合がある。酸化物７０４の抵抗値を、回路動作の弊害になら
ない程度に下げることで、より低い駆動電圧で、メモリトランジスタＭＴを動作させるこ
とができる。また、メモリトランジスタＭＴのオン状態において高い電流駆動力、つまり
大きなオン電流、及び高い電界効果移動度を得ることができる。
なお、メモリトランジスタＭＴが設けられる、積層体に形成された開口は、図３８（Ａ
）等において、上面を円形状としているがこれに限られるものではなく、例えば上面を楕
円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状と
する場合、角部が丸みを帯びている形状としてもよい。また、当該開口の上面形状に合わ
せて、絶縁体７０３、および酸化物７０４の上面形状も変化することがある。また、当該
開口は、上方（導電体７０５側）の開口の断面積に比較して下方（導電体７０６側）の開
口の断面積が狭くなる形状としてもよい。
酸化物７０４、絶縁体７０３、および導電体７０１（導電体７０１＿１乃至導電体７０
１＿ｍのいずれか一）により、メモリトランジスタＭＴが構成される。図３７、および図
３８には、メモリトランジスタＭＴがｍ段（ｍは２以上の自然数）積層している例を示し
ている。なお、図３７、および図３８では、複数の導電体７０１を表すために、導電体７
０１を４段以上表示しているが、本実施の形態は図３７に限られることなく、少なくとも
導電体７０１を２段以上有していればよい。
導電体７０５は、酸化物７０４と電気的に接続し、ソース線ＳＬ、またはビット線ＢＬ
の一部として機能する。導電体７０５として、金属元素を含む導電性材料を用いることが
好ましい。あるいは、導電体７０５として、上述した金属膜、金属元素を有する酸化膜、
または金属元素を有する窒化膜に用いることができる材料の内、導電性を有する材料を用
いることができる。この場合、上述した通り、酸化物７０４の一部は、低抵抗化する。ま
た、導電体７０５と酸化物７０４の界面には、導電体７０５が有する金属元素と、酸化物
７０４の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物層が
形成されることで、導電体７０５と、酸化物７０４とのコンタクト抵抗が低減するため好
ましい。または、酸化物７０４に含まれる酸素を、導電体７０５が吸収し、酸化物７０４
の、導電体７０５と酸化物７０４の界面近傍の抵抗を低減することで、導電体７０５と、
酸化物７０４とのコンタクト抵抗を低減することができる。
導電体７０５として、アルミニウム、ルテニウム、チタン、タンタル、クロム、タング
ステン、および銅から選ばれた一、または複数の金属元素を含む導電性材料を用いること
が好ましい。
導電体７０６は、図３８（Ｂ）に示すように、ビット線ＢＬの一部として機能する導電
体７０５と電気的に接続する酸化物７０４と、ソース線ＳＬの一部として機能する導電体
７０５と電気的に接続する酸化物７０４と、を電気的に接続することで、メモリストリン
グを構成する。図３８（Ａ）の点線で囲まれた領域は、メモリストリングを表している。
すなわち、図３８（Ａ）では、４つのメモリストリングを有するメモリセルアレイ７００
を示している。
導電体７０６は、導電体７０５と同様の材料を用いることができる。あるいは、導電体
７０６として、上述した金属膜、金属元素を有する酸化膜、または金属元素を有する窒化
膜に用いることができる材料の内、導電性を有する材料を用いることができる。この場合
、上述した通り、酸化物７０４の一部は、低抵抗化する。また、導電体７０６は、導電体
７０５と同じ材料を用いてもよいし、異なる材料を用いてもよい。
また、導電体７０６と酸化物７０４の界面には、導電体７０６が有する金属元素と、酸
化物７０４の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物
層が形成されることで、導電体７０６と、酸化物７０４とのコンタクト抵抗が低減するた
め好ましい。または、酸化物７０４に含まれる酸素を、導電体７０６が吸収し、酸化物７
０４の、導電体７０６と酸化物７０４の界面近傍の抵抗を低減することで、導電体７０６
と、酸化物７０４とのコンタクト抵抗を低減することができる。
導電体７０７、導電体７０８、導電体７０９、導電体７１０、導電体７１４、および導
電体７１５は、導電体７０１、導電体７０２、または導電体７１２に用いることができる
材料を、同様に用いることができる。各導電体は、同じ材料を用いてもよいし、異なる材
料を用いてもよい。
（メモリセルアレイ７００Ａ）
図４０は、メモリトランジスタＭＴを６段有するメモリセルアレイ７００を複数組み合
わせたメモリセルアレイ７００Ａを説明する上面図である。なお、図４０では、説明を容
易にするため、一部の構成要素を省略している。例えば、導電体７０１上に設けられる選
択トランジスタ（ビット線側トランジスタ：ＳＤＴ、およびソース線側トランジスタ：Ｓ
ＳＴ）や、それらの構成要件である導電体７０２は、省略している。また、ビット線ＢＬ
やソース線ＳＬの一部として機能する導電体７０５、ワード線ＷＬの一部として機能する
導電体７０８、および第２のゲートとして機能する導電体７１２と電気的に接続する配線
ＢＧの一部として機能する導電体７１５は、実線にて示している。
メモリセルアレイ７００Ａにおいて、各メモリセルアレイ７００は、６段のメモリトラ
ンジスタＭＴを有するメモリストリングを４つ有する。
メモリストリングのビット線側の端は、それぞれ異なるビット線ＢＬ（ＢＬ＿１乃至Ｂ
Ｌ＿４）と電気的に接続する。一方、メモリストリングのソース線側の端は、ソース線Ｓ
Ｌと電気的に接続されており、共通の電位が与えられている。ソース線ＳＬは、接地され
ていてもよいし、一定の電位が与えられていてもよい。また、回路の動作に合わせて、電
位を変動させてもよい。
導電体７０１＿１乃至導電体７０１＿６は、それぞれ異なるワード線ＷＬと電気的に接
続する。ビット線側の導電体７０１＿１乃至導電体７０１＿６は、それぞれＷＬａ＿１乃
至ＷＬａ＿６と電気的に接続し、ソース線側の導電体７０１＿１乃至導電体７０１＿６は
、それぞれＷＬｂ＿１乃至ＷＬｂ＿６と電気的に接続する。
導電体７１２は、配線ＢＧと電気的に接続する。図４０では、列方向に配列された導電
体７１２が共通の配線ＢＧと電気的に接続する例を示しているが、本発明は、これに限ら
ない。行方向に配列された導電体７１２が共通の配線ＢＧと電気的に接続してもよい。ま
た、配線ＢＧ毎に異なる電位を印加してもよい。また、複数の配線ＢＧに同じ電位が印加
されてもよい。この場合、複数の配線ＢＧは、お互いに電気的に接続されていることが好
ましい。複数の配線ＢＧとは、メモリセルアレイ７００Ａが有する全ての配線ＢＧを指す
場合がある。
また、配線ＢＧに、任意の電位を印加するためには、配線ＢＧは、配線ＢＧの電位を制
御する回路（例えばＢＧドライバ、またはＢＧドライバ回路と呼ぶ場合がある。また、単
にドライバ、またはドライバ回路と呼ぶ場合がある。）と電気的に接続されていることが
好ましい。ＢＧドライバ回路は、配線ＢＧ毎に設けてもよいし、一つのＢＧドライバ回路
に複数の配線ＢＧが電気的に接続されていてもよい。例えば、メモリセルアレイ７００Ａ
は、一つのＢＧドライバ回路を有し、メモリセルアレイ７００Ａが有する全ての配線ＢＧ
が該ＢＧドライバ回路と電気的に接続されていてもよい。
ビット線ＢＬ（ＢＬ＿１乃至ＢＬ＿４）、およびワード線ＷＬ（ＷＬａ＿１乃至ＷＬａ
＿６、およびＷＬｂ＿１乃至ＷＬｂ＿６）を適宜選択することで、メモリセルアレイ７０
０内の任意のメモリトランジスタＭＴを選択することができる。また、選択されたメモリ
トランジスタＭＴに対して、書き込み、読み出し、消去などを行うことができる。
また、各メモリストリングには、選択トランジスタ（図示しない）が設けられているた
め、メモリセルアレイ７００Ａ内の任意のメモリセルアレイ７００を選択し、選択された
メモリセルアレイ７００内の任意のメモリトランジスタＭＴに対して、書き込み、読み出
し、消去などを行うことができる。
（記憶装置７５０の構成例）
図４１に、メモリセルアレイ７００Ａを、回路３００の上に積層して設けた記憶装置７
５０の構成例を示す。図４１に示すように、メモリセルアレイ７００Ａは、トランジスタ
３０１、トランジスタ３０２、およびトランジスタ３０３を有する回路３００が形成され
ている領域に積層して設けられている。なお、トランジスタ３０１、およびトランジスタ
３０２により、センスアンプ３０４を構成し、トランジスタ３０３は、列選択スイッチと
して機能する。具体的には、メモリセルアレイ７００Ａのビット線ＢＬは、トランジスタ
３０１のソースおよびドレインの一方と電気的に接続し、トランジスタ３０１のゲートは
、トランジスタ３０２のソースおよびドレインの一方と電気的に接続し、トランジスタ３
０２のゲートは、トランジスタ３０１のソースおよびドレインの他方と電気的に接続する
。また、トランジスタ３０１のソースおよびドレインの一方と、トランジスタ３０２のソ
ースおよびドレインの他方は、列選択スイッチとして機能する、トランジスタ３０３のソ
ースおよびドレインの一方と電気的に接続する。これにより記憶装置７５０のレイアウト
面積を縮小することができる。なお、図４１には、１０段のメモリトランジスタＭＴが設
けられ、１のメモリストリングあたり、２０個のメモリトランジスタＭＴを設けた例を示
している。ただし、メモリトランジスタＭＴを積層する段数は、これに限らない。例えば
、３２段、６４段、１２８段積層してもよいし、２００段以上積層してもよい。
メモリセルアレイ７００Ａのビット線ＢＬは、絶縁体７２６、絶縁体７２２などに、埋
め込まれるように形成された導電体７５２を介して、センスアンプ３０４や、列選択スイ
ッチとして機能するトランジスタ３０３と電気的に接続している。なお、回路３００が有
する回路やトランジスタは、一例であり、その回路構成や、トランジスタ構造に限定され
ない。上記以外にも、制御回路、行デコーダ、行ドライバ、ソース線ドライバ、入出力回
路など、記憶装置７５０の構成や、その駆動方法に応じて適切な回路やトランジスタを設
けることができる。
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、基板３１１上
に設けられ、それぞれ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体
領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、
および低抵抗領域３１４ｂを有する。なお、図４１に示すように、一つの低抵抗領域を、
トランジスタ３０１およびトランジスタ３０２の、一方のソース領域またはドレイン領域
、かつ他方のソース領域またはドレイン領域として共有する場合がある。
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、チャネルが形
成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３
１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられて
いる。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトラン
ジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は半導体基板の凸部を利
用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸
部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半
導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状
を有する半導体膜を形成してもよい。
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、それぞれｐチ
ャネル型、あるいはｎチャネル型のいずれでもよいが、トランジスタ３０１とトランジス
タ３０２は、それぞれ異なる極性を有するトランジスタであることが好ましい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはド
レイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコ
ン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。
または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウ
ムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよ
い。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを
用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジス
タ３０１、トランジスタ３０２、およびトランジスタ３０３をＨＥＭＴ（Ｈｉｇｈ Ｅｌ
ｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導
体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型
の導電性を付与する元素を含む。
絶縁体３１５は、トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３
のゲート絶縁膜として機能する。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元
素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料
、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することでしき
い値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなど
の材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタ
ングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタン
グステンを用いることが耐熱性の点で好ましい。
また、導電体３１６の上方には、エッチストッパーとして機能する絶縁体３１７が設けら
れていることが好ましい。また、絶縁体３１５の側面には、スペーサーとして機能する絶
縁体３１８が設けられていることが好ましい。絶縁体３１７および絶縁体３１８を設ける
ことで、低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８が電気的に接続
する領域が自己整合的に定めることができる。よって、低抵抗領域３１４ａ、および低抵
抗領域３１４ｂの一部を露出するための開口を形成する際に、アライメントずれが生じた
としても、意図した領域を露出するための開口を形成することができる。このようにして
形成された開口に、導電体３２８を形成することで、低抵抗領域３１４ａ、および低抵抗
領域３１４ｂと導電体３２８の間で、コンタクト抵抗が低減した良好なコンタクトが得ら
れる。このようにして形成された低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電
体３２８とのコンタクトを、セルフアラインコンタクトと呼ぶ場合がある。また、絶縁体
３１７、および絶縁体３２２に埋め込まれるように、導電体３１６と電気的に接続する導
電体３２９を設けてもよい。
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３を覆って、絶縁体
３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７が順に積層し
て設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７として
、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ア
ルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用
いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３０１などによって生じる段差を平
坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平
坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されて
いてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３０１などから、メモリセル
アレイ７００Ａが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する
膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコ
ンを用いることができる。ここで、メモリトランジスタＭＴ等の酸化物半導体を有する半
導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って
、メモリトランジスタＭＴと、トランジスタ３０１などとの間に、水素の拡散を抑制する
膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が
少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することがで
きる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５
０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当
たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔ
ｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６、および絶縁体３２７は、絶縁体３２４よりも誘電率が低いことが好
ましい。例えば、絶縁体３２６、および絶縁体３２７の比誘電率は４未満が好ましく、３
未満がより好ましい。また例えば、絶縁体３２６、および絶縁体３２７の比誘電率は、絶
縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率
が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７
にはメモリセルアレイ７００Ａと電気的に接続する導電体３２８、導電体３２９、および
導電体３３０等が埋め込まれている。なお、導電体３２８、導電体３２９、および導電体
３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機
能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本
明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。
すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして
機能する場合もある。
各プラグ、および配線（導電体３２８、導電体３２９、および導電体３３０等）の材料と
しては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料
を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンや
モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ま
しい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低
抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２７、および導電体３３０上に、配線層を設けてもよい。例えば、図４１におい
て、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。ま
た、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されてい
る。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、
導電体３２８、導電体３２９、および導電体３３０と同様の材料を用いて設けることがで
きる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する
絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する
導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有す
る開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トラ
ンジスタ３０１などと、メモリトランジスタＭＴとは、バリア層により分離することがで
き、トランジスタ３０１などからメモリトランジスタＭＴへの水素の拡散を抑制すること
ができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いる
とよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線として
の導電性を保持したまま、トランジスタ３０１などからの水素の拡散を抑制することがで
きる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア
性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図４１におい
て、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。ま
た、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されてい
る。導電体３６６は、プラグ、または配線としての機能を有する。なお導電体３６６は、
導電体３２８、導電体３２９、および導電体３３０と同様の材料を用いて設けることがで
きる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する
絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する
導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有す
る開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トラ
ンジスタ３０１などと、メモリトランジスタＭＴとは、バリア層により分離することがで
き、トランジスタ３０１などからメモリトランジスタＭＴへの水素の拡散を抑制すること
ができる。
絶縁体３６４、および導電体３６６上には絶縁体７２２が設けられ、さらに絶縁体７２２
の上方には、メモリセルアレイ７００Ａが設けられている。絶縁体３６４と絶縁体７２２
の間に、絶縁体３２４と同様の材料を用いたバリア膜を設けてもよい。
図４１では、２つの柱状酸化物７０４を導電体７０６で電気的に接続したＵ字型のメモリ
ストリングを有するメモリセルアレイ７００Ａの例を示したが、本発明はこれに限らない
。図４２は、８段のメモリトランジスタＭＴと、２つの選択トランジスタ（ＳＤＴ、ＳＳ
Ｔ）を有する柱状酸化物７０４において、１つの柱状酸化物７０４の下端が、ビット線Ｂ
Ｌとして機能する導電体７０５Ｂと電気的に接続し、上端が、ソース線ＳＬとして機能す
る導電体７０５Ｓと電気的に接続する例を示している。すなわち、１つの柱状酸化物７０
４にて１つのメモリストリングが構成されている。図４２において、導電体７０５Ｂは、
４つの柱状酸化物の下端と電気的に接続しているが、本発明はこれに限らない。１つの柱
状酸化物７０４に１つの導電体７０５Ｂが電気的に接続していてもよいし、２以上の柱状
酸化物７０４に１つの導電体７０５Ｂが電気的に接続していてもよい。また、導電体７０
５Ｓは、２つの柱状酸化物の上端と電気的に接続しているが、本発明はこれに限らない。
１つの柱状酸化物７０４に１つの導電体７０５Ｓが電気的に接続していてもよいし、２以
上の柱状酸化物７０４に１つの導電体７０５Ｓが電気的に接続していてもよい。
導電体７０５ＢとメモリトランジスタＭＴの間には、選択トランジスタＳＤＴが設けら
れ、導電体７０５ＳとメモリトランジスタＭＴの間には、選択トランジスタＳＳＴが設け
られている。ビット線ＢＬとして機能する導電体７０５Ｂが、下方に設けられた回路３０
０と電気的に接続しており、メモリセルアレイ７００Ａと回路３００を電気的に接続する
ための配線（引き回し配線）やプラグの数を削減することができ、記憶装置７５０のレイ
アウト面積をより縮小することができるため、好ましい。なお、図４２においては、積層
するメモリトランジスタＭＴを８段としたが、本発明はこれに限らない。２段以上７段以
下としてもよいし、９段以上としてもよい。例えば、３２段、６４段、１２８段積層して
もよいし、２００段以上積層してもよい。
本発明に係る酸化物７０４に適用可能な金属酸化物については、実施の形態１に記載の
金属酸化物を参照することができる。
（メモリセルの作製方法）
次に、本発明のメモリセルとして機能するメモリトランジスタＭＴの作成方法の一態様
を図４３乃至図４８を参照して説明する。なお、図４３乃至図４８は、メモリトランジス
タＭＴの作製工程の断面を示す図である。
まず、図４３（Ａ）に示すように、導電体７０１、および絶縁体７２２を交互に積層する
。
次に、図４３（Ｂ）に示すように、導電体７０１、および絶縁体７２２を加工し、導電体
７０１、および絶縁体７２２にφ１の径を有する開口を形成する。
次に、図４３（Ｃ）に示すように、導電体７０１に対して等方性エッチングを行い、導電
体７０１の開口径を拡げる。この時の開口の径をφ２とする（φ２＞φ１）。このとき、
導電体７０１は、上下に挟まれる絶縁体７２２の側面に対して、凹部を有しているといえ
る。
次に図４４（Ａ）に示すように開口の内部に絶縁体７０３、および酸化物７０４を形成す
る。なお、図４４（Ａ）には図示しないが、絶縁体７０３は、絶縁体７０３ａ、絶縁体７
０３ｂ、および絶縁体７０３ｃを順に積層して形成される。また、酸化物７０４は、酸化
物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃを順に積層して形成される。また、
酸化物７０４の形成前に、開口底部の絶縁体７０３を除去しておくことが好ましい。絶縁
体７０３、および酸化物７０４は、導電体７０１の凹部に対しても、被膜性よく形成され
、絶縁体７０３ａは、導電体７０１の側面、絶縁体７２２の側面、上面の一部、および下
面の一部と接するように形成される。
次に、図４４（Ｂ）に示すように、開口内部に、絶縁膜７１９Ａを形成する。絶縁膜７１
９Ａは、絶縁体７０３、および酸化物７０４を間に挟み、凹部の内側を充填するように形
成されていればよい。ただし、本発明はこれに限らない。凹部だけでなく、開口全体を充
填するように、絶縁膜７１９Ａを形成してもよい。
次に、絶縁膜７１９Ａを加工して、絶縁体７１９を形成する。絶縁膜７１９Ａの加工には
、等方性エッチング、または異方性エッチングを用いることができる。絶縁膜７１９Ａの
形成において、図４４（Ｂ）に示すように、絶縁膜７１９Ａが凹部を充填し、開口は完全
に充填されていない場合は、絶縁膜７１９Ａの加工には、等方性エッチングを用いること
が好ましい。一方、凹部および開口を充填するように絶縁膜７１９Ａが形成されている場
合は、異方性エッチングを用いることが好ましい。上記のような加工により、凹部の内部
に、絶縁体７１９を形成することができる（図４４（Ｃ）参照。）。
次に、図４５、および図４６に示すように、絶縁体７１９をマスクとして、酸化物７０４
の一部に低抵抗領域を形成する。図４５（Ｂ）は、図４５（Ａ）において一点鎖線で囲ま
れた部分の拡大図である。図４５（Ａ）は、アルゴンプラズマにより、酸化物７０４の領
域７３１にアルゴンを添加し、低抵抗化する例を示している。図４５（Ａ）に示す処理で
添加する元素は、上記に限らない。アルゴン以外にも、水素、ホウ素、炭素、窒素、フッ
素、リン、硫黄、塩素、チタン、ヘリウム、ネオン、クリプトン、キセノンなどを添加し
てもよい。また、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロム
、インジウムなどの、酸化物７０４の導電性を高める金属元素を添加してもよい。プラズ
マ処理は、エッチング装置や、ＣＶＤ装置を用いて行うことができる。また、元素の添加
処理方法は、プラズマ処理に限らず、イオンインプランテーション処理、イオンドーピン
グ処理、スパッタリング装置を用いた逆スパッタ処理などを用いることができる。
また、図４６は、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜か
らなる膜７１８を酸化物７０４の領域７３１に接するように形成し、領域７３１を低抵抗
化する例を示している。図４６（Ａ）に示すように膜７１８を形成し、必要に応じて熱処
理を行うことで酸化物７０４の領域７３１を低抵抗化する。領域７３１を低抵抗化した後
、図４６（Ｂ）に示すように、膜７１８は除去してもよい。なお、図４５（Ｂ）は、図４
６（Ｂ）において、一点鎖線で囲まれた部分にも相当する。
なお、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜は、必ずしも除
去しなくともよい。例えば、金属膜、金属元素を有する酸化膜、または金属元素を有する
窒化膜が、絶縁体である場合、または酸化物７０４から吸収した酸素により、酸化し、絶
縁体となり、高抵抗化している場合は、残存させてもよい。その場合、絶縁体７１１と同
様に、第２のゲート絶縁層として機能する場合がある。
膜７１８は、酸化物７０４に水素を供給する機能、酸化物７０４に窒素を供給する機能、
および酸化物７０４から酸素を引き抜く機能、の少なくとも一を有することが好ましい。
このような機能を有する膜７１８が、酸化物７０４と接することで、酸化物７０４内にキ
ャリアが生成される。
具体的には、酸化物７０４から酸素が引き抜かれることにより、酸化物７０４には、酸素
欠損が生じる。この酸素欠損に水素がトラップされることにより、キャリアが生成される
。または、生じた酸素欠損に窒素がトラップされる場合、２つのインジウムと結合してい
た酸素と窒素が置換されることになる。これら２つのインジウムに窒素が結合するとき、
窒素は、不対電子を持ち、キャリアとして機能することが考えられる。
酸化物７０４に水素を供給する機能を有する材料として、水素を含む窒化シリコンを用い
ることができる。また、形成時に水素を含むガスを用いて形成される材料を用いることが
でき、モノシラン、ジシラン、アンモニアなどを用いて形成される、シリコン、酸化シリ
コン、酸化窒化シリコン、窒化酸化シリコンなどを用いることができる。酸化物７０４に
窒素を供給する機能を有する材料として、シリコンや金属元素を含む窒化物を用いること
ができる。このような材料として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン
、などを用いることができる。また、アルミニウム、タンタル、チタンの一、または複数
を含む窒化物を用いることができる。具体的には、窒化アルミニウム、窒化タンタル、窒
化チタン、アルミニウムとタンタルを含む窒化物、アルミニウムとチタンを含む窒化物な
どを用いることができる。
例えば、膜７１８は、０．５ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上２ｎｍ以下の膜
厚で設けることが好ましい。例えば、０．５ｎｍ以上５ｎｍ以下のアルミニウムを、加熱
処理により酸化させると０．７ｎｍ以上８ｎｍ以下の酸化アルミニウムとなる場合がある
。なお、上記酸化性雰囲気下で熱処理を行う場合には、酸化物７０４と、金属膜、金属元
素を有する酸化膜、または金属元素を有する窒化膜とが、接した状態で、窒素を含む雰囲
気下において一度熱処理を行ったあとに行うと好適である。窒素を含む雰囲気下において
、一度熱処理を行うことで、酸化物７０４中の酸素が金属膜、金属元素を有する酸化膜、
または金属元素を有する窒化膜に拡散しやすくなる。
酸化物７０４と、金属元素、水素、および窒素のいずれか一を含む膜７１８を接するよ
うに設けた後、熱処理を行うことが好ましい。熱処理を行うことで、酸素の引き抜き、水
素の供給、あるいは、窒素の供給が促進され、効率的に酸化物７０４を部分的に低抵抗化
することができる。
上記のように、酸化物７０４に低抵抗領域を設けることで、メモリセルが積層されたメ
モリストリング、またはメモリセルアレイにおいて、メモリセル間の直列抵抗を低減する
ことができる。
次に、酸化物７０４、および絶縁体７１９の内側に、絶縁体７１１を形成し、絶縁体７１
１の内側に、導電体７１２を形成する（図４７（Ａ）参照。）。なお、導電体７１２は、
必ずしも設ける必要は無く、酸化物７０４の内側は、絶縁体７１１で充填されていてもよ
い。また、図４７（Ｂ）は、図４７（Ａ）において、一点鎖線で囲んだ部分の拡大図であ
り、ｋ－１段目の導電体７０１＿ｋ－１、および絶縁体７２２＿ｋ－１、ｋ段目の導電体
７０１＿ｋ、および絶縁体７２２＿ｋ、およびｋ＋１段目の導電体７０１＿ｋ＋１（ｋは
、２以上ｍ－１以下の整数）の断面を示す。
次に、熱処理を行ってもよい。熱処理により、絶縁体７１９から酸化物７０４に酸素が供
給される。また、領域７３４から水素などの不純物が除去されるため、領域７３４は高純
度化し、高抵抗化するため好ましい。領域７３１と領域７３４の間の領域７３２（領域７
３２ａ、および領域７３２ｂ）は、接合領域として機能する。領域７３２は、領域７３４
よりも低抵抗であることが好ましい。また、領域７３２は、領域７３１と同程度の抵抗値
を有していてもよいし、領域７３１より抵抗が高くてもよい。
酸化物７０４の領域７３４は、メモリトランジスタＭＴのチャネル形成領域として機能す
る。また、領域７３１ａは、メモリトランジスタＭＴのソースおよびドレインの一方とし
て機能し、領域７３１ｂは、ソースおよびドレインの他方として機能する。導電体７０１
＿ｋは、メモリトランジスタＭＴの第１のゲートとして機能し、導電体７１２は、第２の
ゲートとして機能し、絶縁体７０３ａは、第１のゲート絶縁層として機能し、絶縁体７０
３ｂは、電荷蓄積層として機能し、絶縁体７０３ｃは、トンネル絶縁層として機能し、絶
縁体７１１は、第２のゲート絶縁層として機能する。なお、導電体７０１＿ｋをゲートと
するメモリトランジスタＭＴのソース、またはドレインは、上下に位置するトランジスタ
において、ドレイン、またはソースとして機能する場合がある。例えば、領域７３１ｂが
、導電体７０１＿ｋをゲートとするトランジスタのソースとして機能する場合、該領域７
３１ｂは、導電体７０１＿ｋ＋１をゲートとするトランジスタのドレインとして機能する
場合がある。
以上の工程により、メモリセルとして機能するメモリトランジスタＭＴを形成することが
できる。上記の方法により、各層ごとにメモリトランジスタＭＴを作製するためのパター
ン形成を行うことなく、複数の層のメモリトランジスタＭＴを一括で作製することができ
る。さらに、上記の方法でメモリセルアレイを作製する場合、メモリトランジスタＭＴの
層数を増やしても、メモリトランジスタＭＴのパターン形成およびエッチング処理の工程
数が増えない。このように、メモリセルアレイ作製の工程を短縮することができるので、
生産性の高い半導体装置を提供することができる。
図４８（Ａ）は、導電体７０１の異なる例を示す図である。図４８（Ａ）において、導電
体７０１は、導電体７０１ｃ、導電体７０１ｄ、および導電体７０１ｅの３層構造を有し
ている。導電体７０１ｃ、および導電体７０１ｅの側面に対して、導電体７０１ｄは凹部
を有しており、導電体７０１は、酸化物７０４の領域７３４、および領域７３２の側面、
および上下を、絶縁体７０３を間に挟んで囲うように配置されている。このような形状と
することで、領域７３４だけでなく、領域７３２に対しても導電体７０１からの電界を加
えることができ、メモリトランジスタＭＴのオン特性が向上し好ましい。
導電体７０１ｄが、導電体７０１ｃ、および導電体７０１ｅの側面に対して、凹部を有す
るためには、等方性エッチングにおける導電体７０１ｄのエッチングレートが、導電体７
０１ｃ、および導電体７０１ｅのエッチングレートより大きくなるような材料、またはエ
ッチング条件を用いればよい。例えば、導電体７０１ｄをタングステンとし、導電体７０
１ｃ、および導電体７０１ｅをタンタルやチタンを含む導電材料、あるいはこれらの窒化
物として、塩素を含むガスにて導電体７０１ｄを選択的にエッチングしてもよい。または
、導電体７０１ｄをアルミニウムとし、導電体７０１ｃ、および導電体７０１ｅをタンタ
ルやチタンを含む導電材料、あるいはこれらの窒化物として、導電体７０１ｄを選択的に
ウェットエッチングしてもよい。または、導電体７０１ｄを、シリコンを含む材料とし、
導電体７０１ｃ、および導電体７０１ｅをタンタル、チタン、およびタングステンの少な
くとも一を含む導電材料、あるいはこれらの窒化物として、導電体７０１ｄを選択的にウ
ェットエッチングしてもよい。
図４８（Ｂ）は、導電体７１２の異なる例を示す図である。図４８（Ｂ）において、絶縁
体７１９は除去されており、導電体７１２は、絶縁体７１９が設けられていた領域を充填
するように設けられている。このような形状とすることで、領域７３４に対して、導電体
７１２からの電界を効果的に加えることができ、後述するように、記憶装置の回路動作を
正確に行うことができる。また、記憶装置の消費電力を低減することができ、好ましい。
（メモリセルアレイの作製方法）
次に、本発明のメモリセルアレイの作製方法の一態様を図４９乃至図６７を参照して説
明する。なお、図４９乃至図６７の各図において、（Ａ）は、ｚ軸方向から見た上面図で
あり、（Ｂ）は、（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図である。また、（Ｃ
）は、（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図である。また、図５９（Ｄ）、
および図６２（Ｄ）は、それぞれ図５９（Ｂ）、および図６２（Ｂ）において、一点鎖線
で囲まれた部分を拡大した断面図である。
まず、絶縁表面を有する基体７２０上に導電体７０６を形成し、導電体７０６を覆うよ
うに、絶縁体７２１を形成する（図４９参照。）。
まず、導電膜を形成し、リソグラフィー法を用いて該導電膜を加工し、導電体７０６を
形成する。ただし、導電体７０６、および絶縁体７２１の形成方法はこれに限らない。基
体７２０上に絶縁体７２１を形成し、絶縁体７２１の不要な部分を除去することで、溝や
開口を形成し、該溝や該開口部に導電体７０６を埋め込むように形成してもよい。このよ
うな導電体の形成方法をダマシン法（シングルダマシン法、デュアルダマシン法）と呼ぶ
場合がある。ダマシン法で形成された導電体７０６、および絶縁体７２１上にさらに絶縁
膜を形成することで、図４９に示す構造を得ることができる。
導電体７０６や、絶縁体７２１の形成は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、Ｐ
ＬＤ法またはＡＬＤ法などを用いて行うことができる。
該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエ
ッチング法による加工は微細加工に適している。
導電体７０６となる導電膜は、スパッタリング法を用いて、金属元素を含む導電膜を形
成することが好ましい。また、ＣＶＤ法を用いて形成することもできる。
絶縁体７２１の表面は、必要に応じて、平坦化処理が行われていることが好ましい。平
坦化処理には、化学機械研磨（ＣＭＰ）法やリフロー法を用いることができる。
導電体７０６、および絶縁体７２１上に導電膜７０１Ａ、および絶縁膜７２２Ａを交互
に積層する。本実施の形態では、絶縁体７２１上に導電膜７０１Ａを形成し、導電膜７０
１Ａ上に絶縁膜７２２Ａを形成する例を示しているが、形成の順序はこれに限らない。絶
縁体７２１上に絶縁膜７２２Ａを形成し、絶縁膜７２２Ａ上に導電膜７０１Ａを形成して
もよい。導電膜７０１Ａ、および絶縁膜７２２Ａの形成には、ＣＶＤ法を用いることがで
きる。また、スパッタリング法を用いてもよい。
また、本実施の形態では、導電膜７０１Ａ、および絶縁膜７２２Ａをそれぞれ４層形成
する例を示したが、積層数は、これに限らない。求められる半導体装置の性能に応じて、
それぞれ５層以上形成してもよい。例えば、導電膜７０１Ａ、および絶縁膜７２２Ａは、
それぞれ３２層、６４層、１２８層形成してもよいし、２００層以上形成してもよい。
絶縁膜７２２Ａの最上層の上に導電膜７０２Ａを形成する。導電膜７０２Ａの上にマス
ク７２３を形成する（図５０参照。）。導電膜７０２Ａは、導電膜７０１Ａと同様な方法
を用い、同様な材料を用いて形成することができる。なお、導電膜７０２Ａは、導電膜７
０１Ａと同じ方法で形成してもよいし、異なる方法で形成してもよい。また、導電膜７０
２Ａは、導電膜７０１Ａと同じ材料でもよいし、異なる材料でもよい。
次に、導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａを加工し、図５１（Ｂ
）に示すような階段状の導電膜７０１Ｂ、導電膜７０２Ｂ、および絶縁膜７２２Ｂを形成
する。導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａの加工において、導電膜
７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａのエッチングと、マスク７２３のスリ
ミングを交互に行うことで、階段状の導電膜７０１Ｂ、導電膜７０２Ｂ、および絶縁膜７
２２Ｂを形成することができる。導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２
Ａの加工により、マスク７２３は、幅、厚さ共に縮小し、マスク７２３Ａとなる（図５１
参照。）。
次に、マスク７２３Ａを除去し、絶縁体７２４を形成する。絶縁体７２４は、ＣＶＤ法
を用いて形成することができる。絶縁体７２４は、ＣＭＰ法や、リフロー法を用いて、平
坦化処理されていることが好ましい。絶縁体７２４上にマスク７２５を形成する。平坦化
された絶縁体７２４上にマスク７２５を形成することで、リソグラフィーの精度が向上す
る（図５２参照。）。
次に、マスク７２５を用いて、絶縁体７２４、導電膜７０２Ｂ、導電膜７０１Ｂ、絶縁
膜７２２Ｂ、および絶縁体７２１を加工する。該加工により、メモリトランジスタＭＴの
ゲートとして機能し、ワード線と電気的に接続する導電体７０１と、選択トランジスタの
ゲートとして機能する導電体７０２が形成される。また、絶縁膜７２２Ｂは、該加工によ
り絶縁体７２２となる（図５３参照。）。
次に、マスク７２５を除去する。次に、絶縁体７２４、導電膜７０２Ｂ、導電膜７０１
Ｂ、絶縁膜７２２Ｂ、および絶縁体７２１の、上記加工により除去された部分を埋め込む
ように絶縁体７２６を形成する。絶縁体７２６は、ＣＶＤ法やＡＬＤ法を用いて形成する
ことができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対し
ても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、Ｃ
ＶＤ法を組み合わせて絶縁体７２６を形成してもよい。絶縁体７２６は、ＣＭＰ法や、リ
フロー法を用いて、平坦化処理されていることが好ましい。ＣＭＰ法を用いて平坦化処理
を行う場合、絶縁体７２４の表面が露出するまで絶縁体７２６を研磨してもよい。また、
絶縁体７２４と絶縁体７２６を一緒に研磨してもよい。この場合。絶縁体７２４の膜厚は
、薄くなる。
次に、絶縁体７２４を、リソグラフィー法を用いて加工し、導電体７０１、および導電
体７０２を露出するように第１の開口を形成する。第１の開口は、階段状に形成された導
電体７０１それぞれに対して形成する（図５４参照。）。
次に、第１の開口に埋め込むように、導電体７０１と電気的に接続する導電体７０７、
および導電体７０２と電気的に接続する導電体７０９を形成する（図５５参照。）。導電
体７０７、および導電体７０９は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。
特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均
一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合
わせて導電体７０７、および導電体７０９を形成してもよい。また、導電体７０７、およ
び導電体７０９は、複数の層からなる積層構造を有していてもよい。導電体７０７、およ
び導電体７０９は、絶縁体７２４上、および第１の開口内部に導電体７０７、および導電
体７０９となる導電膜を形成し、ＣＭＰなどを用いて不要な導電膜を除去することで、形
成することができる。
次に、絶縁体７２４、および絶縁体７２６上にマスク７２９を形成し、絶縁体７２４、
導電体７０２、導電体７０１、絶縁体７２２、および絶縁体７２１を、リソグラフィー法
を用いて加工し、導電体７０６を露出するように第２の開口を形成する（図５６参照。）
。
次に、導電体７０１、および導電体７０２に対して等方性エッチングを行い、導電体７０
１、および導電体７０２の開口の径を拡げる（図５７参照。）。この処理により、該導電
体の開口の径は、絶縁体７２１、絶縁体７２２、および絶縁体７２４の開口の径より大き
くなる。また、該導電体は、上部または下部に位置する絶縁体（絶縁体７２１、絶縁体７
２２、または絶縁体７２４）の側面に対して、凹部を有しているといえる。このような加
工には、ガス、ラジカル、プラズマなどを用いたドライエッチングによる等方性エッチン
グや、液体を用いたウェットエッチングによる等方性エッチングを用いることができる。
ウェットエッチングに用いる液体をエッチャントと呼ぶことがある。ドライエッチングを
用いて等方性エッチングを行う場合、塩素、臭素、およびフッ素の少なくとも一を含むガ
ス、ラジカル、プラズマなどを用いることができる。本実施の形態において、等方性エッ
チングは、マスク７２９を除去せずに行う例を示したが、本発明はこれに限らない。マス
ク７２９の除去後に等方性エッチングを行ってもよい。
次に、絶縁体７２４、絶縁体７２６、およびマスク７２９を覆って、第２の開口内部に
、絶縁体７０３となる絶縁膜７０３Ａを形成する（図５８参照。）。なお、図５８には図
示しないが、絶縁膜７０３Ａは、絶縁体７０３ａとなる絶縁膜と、絶縁体７０３ｂとなる
絶縁膜と、絶縁体７０３ｃとなる絶縁膜を順次積層して形成すればよい。絶縁膜７０３Ａ
は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで
、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができる
ため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜７０３Ａを形成し
てもよい。絶縁体７０３ａとなる絶縁膜、絶縁体７０３ｂとなる絶縁膜、および絶縁体７
０３ｃとなる絶縁膜は、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成され
てもよい。なお、絶縁体７０３ｃが、絶縁体７０３ａより薄くなるように、絶縁体７０３
ｃとなる絶縁膜は、絶縁体７０３ａとなる絶縁膜よりも薄く形成することが好ましい。
上記の方法で形成された絶縁膜７０３Ａは、被覆性が良く、導電体７０１、および導電体
７０２の凹部に対しても絶縁膜７０３Ａを形成することができる。すなわち、導電体７０
１、および導電体７０２の側面や、絶縁体７２１、絶縁体７２２、および絶縁体７２４の
側面だけでなく、絶縁体７２１、絶縁体７２２、および絶縁体７２４の上面の一部、およ
び下面の一部とも接するように絶縁膜７０３Ａを形成することができる。
次に、第２の開口底部に形成された絶縁膜７０３Ａを除去し、絶縁体７０３を得る。絶
縁膜７０３Ａの除去には、異方性エッチングを用いることが好ましい。このとき、マスク
７２９上の絶縁膜７０３Ａも除去されるため、絶縁体７０３は、第２の開口の側壁のみに
設けられる（図５９参照。）。第２の開口底部の絶縁膜７０３Ａを除去することで、再び
導電体７０６が露出する。
ここで、図５９（Ｄ）に示すように、第２の開口上部に位置する絶縁体７０３の絶縁体
７０３ｂ、および絶縁体７０３ｃを除去してもよい。図５９（Ｄ）は、図５９（Ｂ）にお
いて、一点鎖線で囲まれた部分の拡大図である。まず第２の開口内部に後工程にて容易に
除去可能な材料７２７（犠牲層とも呼ぶ）を埋め込むように形成し、第２の開口内部の所
望の深さまで、エッチングなどにより除去する。該エッチングにより露出した、絶縁体７
０３ｃ、および絶縁体７０３ｂを順次除去することで、導電体７０２の水平方向（ｘ－ｙ
方向）に位置する絶縁体７０３を、絶縁体７０３ａのみとすることができる。この場合、
選択トランジスタＳＳＴ、ＳＤＴのゲート絶縁膜は、絶縁体７０３ａにより構成される。
絶縁体７０３ｃ、および絶縁体７０３ｂの除去後、材料７２７を除去する。
次に、第２の開口内部に、酸化物７０４となる酸化膜７０４Ａを形成する（図６０参照
。）。酸化膜７０４Ａは、マスク７２９上、および第２の開口内部に、酸化物７０４ａと
なる酸化膜と、酸化物７０４ｂとなる酸化膜と、酸化物７０４ｃとなる酸化膜を順次成膜
することで形成することができる。また、酸化膜７０４Ａは、絶縁体７０３を介して、導
電体７０１、および導電体７０２の凹部に沿って形成される。酸化膜７０４Ａの一部は、
導電体７０６と接するように形成する。
酸化物７０４ａとなる酸化膜、酸化物７０４ｂとなる酸化膜、酸化物７０４ｃとなる酸
化膜は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いるこ
とで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することがで
きるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて酸化膜を形成しても
よい。また、酸化膜ごとに、異なる成膜方法や成膜装置を用いてもよい。
次に、第２の開口内部に、絶縁膜７１９Ａを形成する（図６０参照。）。絶縁膜７１９
Ａは、少なくとも、絶縁体７０３、および酸化膜７０４Ａを介して、導電体７０１、およ
び導電体７０２の凹部を充填するように形成されていればよく、必ずしも第２の開口内部
全てを充填する必要は無い。絶縁膜７１９Ａは、ＣＶＤ法やＡＬＤ法を用いて形成するこ
とができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対して
も、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶ
Ｄ法を組み合わせて絶縁膜７１９Ａを形成してもよい。
次に、絶縁膜７１９Ａを加工して、絶縁体７１９を形成する（図６１参照。）。絶縁膜
７１９Ａの加工には、等方性エッチング、または異方性エッチングを用いることができる
。絶縁膜７１９Ａの形成において、図６０に示すように、絶縁膜７１９Ａが凹部を充填し
、開口は完全に充填されていない場合は、絶縁膜７１９Ａの加工には、等方性エッチング
を用いることが好ましい。一方、凹部および開口を充填するように絶縁膜７１９Ａが形成
されている場合は、異方性エッチングを用いることが好ましい。上記のような加工により
、凹部の内部に、絶縁体７１９を形成することができる。
次に、絶縁体７１９をマスクとして、酸化膜７０４Ａの一部に低抵抗領域を形成する。
低抵抗領域の形成方法として、酸化膜７０４Ａに、アルゴン、水素、ホウ素、炭素、窒素
、フッ素、リン、硫黄、塩素、ヘリウム、ネオン、クリプトン、キセノンなどの元素や、
アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロム、インジウムなど
の、酸化物７０４の導電性を高める金属元素を添加すればよい。上記元素の添加方法とし
て、プラズマ処理、イオンインプランテーション処理、イオンドーピング処理、逆スパッ
タ処理などを用いることができる。プラズマ処理は、エッチング装置や、ＣＶＤ装置を用
いて行うことができる。また、逆スパッタ処理は、スパッタリング装置を用いて行うこと
ができる。本実施の形態では、アルゴンプラズマ処理により、酸化膜７０４Ａの領域７３
１を低抵抗化する（図６２参照。）。
また、酸化膜７０４Ａへの上記元素の添加方法として、上記元素を含む膜を酸化膜７０４
Ａの領域７３１に接するように形成し、必要に応じて熱処理を行うことで、領域７３１を
低抵抗化してもよい。このような処理により、当該元素が酸化膜７０４Ａに注入される場
合がある。また、酸化膜７０４Ａに含まれる酸素が当該膜に引き抜かれ、酸化膜７０４Ａ
内にキャリアが生成される場合がある。
なお、当該膜は、必ずしも除去しなくともよい。例えば、当該膜が、絶縁体である場合、
または酸化物７０４から吸収した酸素により、酸化し、絶縁体となり、高抵抗化している
場合は、残存させてもよい。その場合、絶縁体７１１と同様に、第２のゲート絶縁層とし
て機能する場合がある。
次に、酸化膜７０４Ａ、および絶縁体７１９の内側に、絶縁膜７１１Ａを形成し、絶縁
膜７１１Ａの内側に、導電膜７１２Ａを形成する。絶縁膜７１１Ａや導電膜７１２Ａは、
ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、ア
スペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため
、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて形成してもよい（図６３参照
。）。
絶縁体７１１は、メモリトランジスタＭＴや、該メモリトランジスタＭＴを有する半導
体装置に必要な特性に合わせて、酸化物７０４に酸素を供給する材料や、水素を供給する
材料を用いることができる。
次に、加熱処理を行う。加熱処理は、窒素を含む雰囲気で、２００℃以上５００℃以下、
このましくは、３００℃以上４００℃以下で行うことが好ましい。加熱処理を行う雰囲気
は、上記に限らず、窒素、酸素、およびアルゴンの少なくとも一を含む雰囲気で行えばよ
い。また、加熱処理は、減圧雰囲気で行われてもよいし、大気圧雰囲気で行われてもよい
。
酸化膜７０４Ａと、導電体７０６が接している状態で加熱処理をおこなうことで、酸化
膜７０４Ａは低抵抗化する場合がある。酸化膜７０４Ａと、導電体７０６が接することで
、導電体７０６と酸化膜７０４Ａの界面には、導電体７０６が有する金属元素と、酸化膜
７０４Ａの成分とを含む金属化合物層が形成される場合がある。該金属化合物層が形成さ
れることで、導電体７０６と、酸化膜７０４Ａとのコンタクト抵抗が低減するため好まし
い。また、酸化膜７０４Ａに含まれる酸素を、導電体７０６が吸収する場合がある。この
とき、酸化膜７０４Ａの、導電体７０６と酸化膜７０４Ａの界面近傍の抵抗が低減し、導
電体７０６と、酸化膜７０４Ａとのコンタクト抵抗が低減するため、好ましい。酸化膜７
０４Ａと、導電体７０６が接する状態で、加熱処理を行うことで、酸化膜７０４Ａは、よ
り低抵抗化し、導電体７０６と、酸化膜７０４Ａとのコンタクト抵抗は、より低減する。
次に、マスク７２９、および図６３（Ｂ）、および図６３（Ｃ）に点線で示した部分から
上部の、不要な導電膜７１２Ａ、絶縁膜７１１Ａ、酸化膜７０４Ａ、絶縁体７０３などを
、ＣＭＰ法等を用いて除去し、酸化物７０４、絶縁体７１１、導電体７１２を得る（図６
４参照。）。なお、前述した加熱処理は、不要な導電膜７１２Ａ、絶縁膜７１１Ａ、酸化
膜７０４Ａを除去した後に行ってもよい。また、第１の開口形成後から絶縁膜７０３Ａを
形成する前にマスク７２９を除去している場合は、本工程にてマスク７２９を除去する必
要はない。
次に、図６５に示すように、ビット線ＢＬ、ソース線ＳＬ、およびワード線ＷＬの一部と
して機能する導電体７０５を形成する。導電体７０５は、酸化物７０４、および導電体７
０７と電気的に接続するように設ける。また、酸化物７０４の内側に、導電体７１２が設
けられている場合、導電体７０５には、少なくとも導電体７１２を露出する開口を設け、
導電体７０５と導電体７１２を電気的に分離することが好ましい。このとき、該開口は、
絶縁体７１１が露出するように設けられていてもよい。また、酸化物７０４の一部が露出
していてもよい。
次に、図６６に示すように、導電体７０５を覆うように、絶縁体７１７を形成する。絶縁
体７１７には、導電体７０５の一部（ビット線側の酸化物７０４と電気的に接続する導電
体７０５）、および導電体７１２を露出する開口が設けられる。導電体７１２を露出する
開口を形成する際、該開口が有する径は、導電体７０５に設けられた開口の径より大きく
てもよい。導電体７０５に開口が設けられているため、導電体７１２を露出する開口は、
自己整合的に形成され、開口の底部の径が意図しない大きさに形成される不具合や、該開
口が導電体７１２からずれるといった不具合を抑制することができ好ましい。
次に、図６７に示すように、絶縁体７１７に設けられた、導電体７１２を露出する開口に
おいて、導電体７０５を覆うための絶縁体７１３を形成する。絶縁体７１７上にＣＶＤ法
やＡＬＤ法を用いて絶縁体７１３となる絶縁膜を形成し、異方性エッチングを行うことに
より、開口底部に形成された該絶縁膜を除去する。このとき、絶縁体７１７上の該絶縁膜
も除去され、絶縁体７１３が形成される。また、該絶縁膜は、リソグラフィー法を用いて
加工してもよい。このとき、形成される絶縁体７１３は、絶縁体７１７上にも存在する場
合がある。
次に、ビット線ＢＬ、および配線ＢＧとして機能する導電体７１４、および導電体７１５
を形成する。図６７において、導電体７１４、および導電体７１５は、異なる層として図
示しているが、本発明はこれに限らない。導電体７１４、および導電体７１５は、一つの
導電体として一括で形成してもよい。導電体７１４と、導電体７１５を別々に形成する場
合、絶縁体７１７上に、また絶縁体７１７に形成された開口を埋め込むように導電体７１
４となる導電膜を形成し、不要な該導電膜を、ＣＭＰ法等を用いて除去することで導電体
７１４を形成することができる。その後、導電体７１５を形成すればよい。導電体７１５
の形成には、リソグラフィー法を用いてもよいし、ダマシン法を用いてもよい。このとき
、絶縁体７１７、および導電体７０５に形成された開口の側面には、絶縁体７１３が設け
られているため、導電体７１２と電気的に接続する導電体７１５が、導電体７０５と電気
的に接続することは無い。導電体７１４と、導電体７１５を一括で形成する場合、絶縁体
７１７上に、また絶縁体７１７に形成された開口を埋め込むように導電膜を形成し、リソ
グラフィー法を用いて加工し、導電体７１４、および導電体７１５となる導電体を形成す
ることができる。
以上の工程により、メモリセルアレイを作製することができる。本作製工程の説明にお
いて、メモリセルアレイは、４層のメモリトランジスタＭＴと、４つのメモリストリング
を含むが、これに限らない。５層以上のメモリトランジスタＭＴを含んでいてもよいし、
５つ以上のメモリストリングを含んでいてもよい。例えば、メモリトランジスタＭＴを、
３２層、６４層、１２８層有するメモリセルアレイを作製することができる。また、２０
０層以上のメモリトランジスタＭＴを有するメモリセルアレイを作製することができる。
以上のようにメモリセルアレイを作製することにより、各層ごとにメモリトランジスタ
ＭＴを作製するためのパターン形成を行うことなく、複数の層のメモリトランジスタＭＴ
を一括で作製することができる。さらに、上記の方法でメモリセルアレイを作製する場合
、メモリトランジスタＭＴの層数を増やしても、メモリトランジスタＭＴのパターン形成
およびエッチング処理の工程数が増えない。このように、メモリセルアレイ作製の工程を
短縮することができるので、生産性の高い半導体装置を提供することができる。
本実施の形態における３Ｄ ＮＡＮＤの構成例は、実施の形態１に記載の３Ｄ ＮＡＮ
Ｄの構成例を参照することができる。
本実施の形態における記憶装置の回路動作（消去動作、書き込み動作、および読み出し
動作）の説明は、実施の形態１に記載の記憶装置の回路動作の説明を参照することができ
る。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態３）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例につい
て説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報
端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも
含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、
ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや
、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含
むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、Ｓ
Ｄカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムー
バブル記憶装置に適用される。図６８にリムーバブル記憶装置の幾つかの構成例を模式的
に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチッ
プに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図６８（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１
、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０
４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０
５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１
１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
図６８（Ｂ）はＳＤカードの外観の模式図であり、図６８（Ｃ）は、ＳＤカードの内部
構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基
板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１
１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。
基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の
容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設
けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メ
モリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリ
チップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
図６８（Ｄ）はＳＳＤの外観の模式図であり、図６８（Ｅ）は、ＳＳＤの内部構造の模
式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を
有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メ
モリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けら
れている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、
例えばＤＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４
を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチ
ップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態４）
本実施の形態では、図６９を用いて、上記実施の形態に示す半導体装置を適用した、Ａ
Ｉシステムについて説明を行う。
図６９はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４
１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲ
ＡＭ４０１３と、ＦＰＧＡ４０１４と、３Ｄ－ＮＡＮＤ４０１５を有する。
ここで、ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモ
リセルを有するＲＡＭを指す。
また、ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモ
リセルを有するＲＡＭを指す。ＤＯＳＲＡＭ、ＮＯＳＲＡＭは、酸化物を半導体に用いた
トランジスタ（以下、ＯＳトランジスタと呼ぶ。）のオフ電流が低いことを利用したメモ
リである。なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ
装置を、ＯＳメモリと呼ぶ場合がある。
制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０
２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２２と、Ｐ
ＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６
と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）４０
２８と、を有する。
入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像
コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、
を有する。
演算部４０１０は、ニューラルネットワークによる学習または推論を実行することがで
きる。
アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタ
ル／アナログ）変換回路、および積和演算回路を有する。
アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳ
トランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または
推論に必要な積和演算を、低消費電力で実行することが可能になる。
ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯ
ＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納す
るメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉ
トランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層
された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を
小さくすることができる。
ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。
上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量
が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１
２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡ
Ｍに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効
率よく格納することができる。
ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡ
Ｍ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書
き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを
書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値デ
ータを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１
ビット当たりのメモリセル面積を小さくすることができる。
また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶すること
ができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメ
モリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶す
ることができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳ
ＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてア
ナログデータとは、３ビット（８値）以上分解能を有するデータのことを指す。上述した
多値データがアナログデータに含まれる場合もある。
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡ
Ｍ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介し
て、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けら
れたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを
格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビ
ット線を長くすることができるので、記憶容量を大きくすることができる。
ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。ＡＩシステム４０４
１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニュ
ーラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニ
ューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深
層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することが
できる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高
速に実行することができる。
ＦＰＧＡ４０１４はＯＳトランジスタを有するＦＰＧＡである。ＯＳ－ＦＰＧＡは、Ｓ
ＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、
コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ－ＦＰＧＡはブー
スティングによりデータやパラメータを高速に伝えることができる。
３Ｄ－ＮＡＮＤ４０１５は酸化物半導体を用いた不揮発性メモリである。３Ｄ－ＮＡＮ
Ｄ４０１５は、高集積化されたメモリであり、単位面積あたりの記憶容量が大きい。
また、３Ｄ－ＮＡＮＤ４０１５は、１ビットの２値データの他に、２ビット以上の多値
データを記憶することができる。３Ｄ－ＮＡＮＤ４０１５は多値データを記憶することで
、１ビット当たりのメモリセル面積を、さらに小さくすることができる。
また、３Ｄ－ＮＡＮＤ４０１５として、例えば、上記実施の形態に示す半導体装置を用
いることができる。これにより、メモリセルにおける占有面積を低減することができるの
で、３Ｄ－ＮＡＮＤ４０１５をさらに高集積化させることができる。よって、３Ｄ－ＮＡ
ＮＤ４０１５の単位面積当たりの記憶容量を増加させることができる。
ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳ
ＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることがで
きる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワ
ークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４
０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製す
ることができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる
。
なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰ
ＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じ
て、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または
複数を、選択して設ければよい。
ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク
（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワー
ク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク
（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少
なくとも１つを実行するためのプログラムを保存することができる。また、当該プログラ
ムの一部または全てを、ＮＯＳＲＡＭ４０１３または３Ｄ－ＮＡＮＤ４０１５に保存して
もよい。３Ｄ－ＮＡＮＤ４０１５は、高集積化されたメモリであり、単位面積あたりの記
憶容量が大きいので、大容量のプログラムを保存することができる。
ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが
多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩ
システム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演
算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。
そうすることで、学習と推論を高速に実行することができる。
電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算
のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０
２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有す
る。
ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好
ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給が
オフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結
果、ＡＩシステム４０４１は、電力を節約することができる。
ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬ
Ｌ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有す
ることが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を
制御するアナログ電位を保持することができる。
ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。その
ため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメ
モリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６
は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうするこ
とで、データのやり取りを高速に行うことができる。
制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成
することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、
ニューラルネットワークの計算を実行することができる。
ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ
Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）など）に保
存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフ
ェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、Ａ
Ｉシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。
音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）
を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行
うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有
する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒ
ｉａｌ Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）など
を含む。
ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習また
は推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３
５を有することが好ましい。
アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いて
もよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラ
ッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成す
る）ことが非常に難しい。
また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい
。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。
さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が
複雑になる。
また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。
しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いる
ことが好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態５）
＜ＡＩシステムの応用例＞
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図７０を用い
て説明を行う。
図７０（Ａ）は、図６９で説明したＡＩシステム４０４１を並列に配置し、バス線を介
してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
図７０（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１
乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至
ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
また図７０（Ｂ）は、図６９で説明したＡＩシステム４０４１を図７０（Ａ）と同様に
並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシ
ステム４０４１Ｂである。
図７０（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１
乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４
０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎの
それぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。
通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ Ｗｉ
ｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネッ
ト、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａ
ｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡ
Ｎ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒ
ｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコン
ピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行
う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕ
ｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕ
ｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ
ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏ
ｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、Ｗ－ＣＤＭＡ（登録商標）などの通
信規格、またはＷｉ－Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅ
ｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
図７０（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を
別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、
血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった
各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々
のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあ
たりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学
習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシス
テムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握すること
ができるといったことが期待できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態６）
本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す
。
上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処
理回路と、ＯＳトランジスタを用いたアナログ演算回路、３Ｄ－ＮＡＮＤ、ＯＳ－ＦＰＧ
ＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができ
る。
図７１に、ＡＩシステムを組み込んだＩＣの一例を示す。図７１に示すＡＩシステムＩ
Ｃ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００
は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わさ
れて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装さ
れた基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示し
た各種の回路が１のダイに設けられている。回路部７００３は、先の実施の形態に示すよ
うに、積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジス
タ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１
に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
図７１では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、３Ｄ－
ＮＡＮＤ、ＯＳ－ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、
Ｓｉトランジスタ層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成
することができる。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセス
で形成することが可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増
えても製造プロセスを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことが
できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態７）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図７２お
よび図７３に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
図７２（Ａ）に示すロボット２０００は、演算装置２００１、センサ２００２、ライト
２００３、リフト２００４、駆動部２００５、移動機構２０１１を備えており、移動しな
がら静止画や動画を撮影することができる。このようなロボットは、警備システムや、監
視システムとして用いることができる。
ロボット２０００は、さらに、通信手段２００６、スピーカ２００７、マイクロフォン
２００８、表示部２００９、発光部２０１０などを備えていてもよい。
演算装置２００１には、本発明の一態様に係る半導体装置を用いることができる。また
、演算装置２００１には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用い
ることができる。センサ２００２は、ロボット２０００の周囲を撮影する、カメラとして
の機能を有する。ライト２００３は、センサ２００２でロボット２０００の周囲を撮影す
る際のライトとして用いることができる。なお、センサ２００２で、静止画を撮影する際
には、ライト２００３は、フラッシュライトとして機能することが好ましい。センサ２０
０２は、リフト２００４を介して、ロボット本体と接続されている。センサ２００２の高
さは、リフト２００４により調整することができる。リフト２００４は、伸縮式であるこ
とが好ましい。また、リフト２００４は、複数のブームにより構成された折り畳み式のも
のでもよい。また、ロボット２０００には、駆動部２００５と、駆動部２００５に接続さ
れた移動機構２０１１が設けられているため、センサ２００２による撮像範囲、すなわち
監視範囲が広がり、好ましい。
通信手段２００６は、センサ２００２により撮像された情報を管理者や、管理者が所有
するサーバへ送信することができる。また、センサ２００２により撮像された情報を演算
装置２００１にて解析し、犯罪、事故、火災などの非常事態と判断された場合は、警備会
社、警察、消防、医療機関、土地や建物のオーナーへ連絡することができる。スピーカ２
００７は、犯罪者への警告、怪我人や急病人への問いかけ、避難の誘導など、ロボット周
囲に情報の発信を行うことができる。マイクロフォン２００８は、ロボット２０００周囲
の音声の取得に用いることができる。また、通信手段２００６、およびスピーカ２００７
と合わせて用いることで、ロボット２０００は電話としての機能を有することができる。
ロボット２０００の周囲にいる人は、管理者や任意の人と会話することができる。表示部
２００９は、任意の情報を表示することができる。非常時の場合は、災害情報や避難経路
を表示することができる。また、通信手段２００６、スピーカ２００７、およびマイクロ
フォン２００８と合わせて用いることで、ロボット２０００はテレビ電話としての機能を
有することができる。ロボット２０００周囲にいる人は、管理者や任意の人と表示部２０
０９を見ながら会話することができる。
発光部２０１０は、ロボット２０００の進行方向や停止状態を文字や光で示すことがで
きる。また、非常事態を示してもよい。
図７２（Ｂ）は、ロボット２０００の構成を示すブロック図である。演算装置２００１
は、センサ２００２により得られた映像などの情報から、ライト２００３の点灯や消灯、
明るさの調整を行う。また、リフト２００４の高さの調整、あるいは、駆動部２００５の
制御を行い、ロボット２０００や、センサ２００２の位置合わせを行う。また、駆動部２
００５の動作状況を、発光部２０１０を用いて示すことができる。また、通信手段２００
６を用いて、センサ２００２やマイクロフォン２００８から得られたロボット２０００の
周囲の情報を管理者、または管理者が所有するサーバに送信することができる。また、演
算装置２００１や、管理者の判断により、スピーカ２００７や表示部２００９を用いて、
ロボット２０００の周囲に情報を発信することができる。
センサ２００２として、周囲が暗くても撮像が可能なセンサを用いる場合は、ライト２
００３は設けなくてもよい。このようなセンサとして、受光部にセレン（Ｓｅ）を用いた
イメージセンサを用いることができる。
このようなロボット２０００は、商業施設や、オフィスの警備に用いることができる。
センサ２００２やマイクロフォン２００８から得られた情報は、演算装置２００１やサー
バに保存される。保存された情報は、ＡＩシステムにより解析され、物品の紛失や破損、
不審者の侵入、火災などの災害などの異常の有無を判断する。情報の解析には、ディープ
ラーニングを用いてもよい。異常が発生したと判断した場合、ロボット２０００は、管理
者への連絡および周囲への情報発信を行い、周囲の状況を記録する。
また、ロボット２０００は、農作物の生育状況の監視に用いてもよい。田んぼや畑に設
置されたロボット２０００は、センサ２００２により、農作物の葉、あるいは実の形、大
きさ、色を監視し、病気になっていないか、害虫の付着が無いかを判断する。ロボット２
０００には、移動機構２０１１が設けられているため、広範囲の農作物の生育状況を監視
することができる。また、ロボット２０００には、リフト２００４が設けられているため
、農作物の種類や、生育状況によらず、任意の高さの葉や実を監視することができる。監
視結果は、通信手段２００６を用いて生産者に送られ、生産者は、農作物に必要な肥料や
農薬の種類、量、散布時期を判断することができる。また、演算装置２００１を用いて、
監視結果を、ＡＩシステムにより解析し、農作物に必要な、肥料や農薬の種類、量、散布
時期を判断して、生産者に通知してもよい。監視結果の解析には、ディープラーニングを
用いてもよい。
図７３（Ａ）は、ロボット３００１を用いた、仕分けシステム３０００を示す。ロボッ
ト３００１は、演算装置３００２、ブーム３００３、およびアーム３００４を備えている
。また、ロボット３００１は有線、または無線の通信手段３０１１を備えていてもよい。
また、仕分けシステム３０００は、センサ３００９を有する筐体３００８を備えている。
筐体３００８は、通信手段３０１０を有している。筐体３００８は、仕分けシステム３０
００、または仕分け作業エリアの天井、壁、梁（いずれも図示せず）に設けられる。また
、筐体３００８は、ロボット３００１に設けられていてもよい。例えば、ブーム３００３
、またはアーム３００４に設けられていてもよい。筐体３００８がロボット３００１に設
けられている場合は、センサ３００９により得られた情報は、通信手段３０１０、および
通信手段３０１１を介さず、演算装置３００２に送られ、処理されてもよい。
ブーム３００３は、可動式となっており、アーム３００４を所望の位置に配置すること
ができる。また、アーム３００４は伸縮式としてもよい。所望の物品３００７上に配置さ
れたアーム３００４を伸ばし、所望の物品３００７を掴み、アーム３００４を縮めた後、
ブーム３００３によりアーム３００４を移動してもよい。
仕分けシステム３０００は、容器３００５内の物品３００７を容器３００６に移動させ
ることができる。容器３００５と容器３００６は、同一形状でも良いし、異なる形状でも
よい。また、一つの容器３００５に入れられた複数の物品３００７を複数の容器３００６
に振り分けて移動してもよい。
容器３００５、および容器３００６として、コンテナ、段ボール箱、商品を梱包する箱
、ケース、フィルム、または袋、食品保管用のバット、弁当箱などが用いられる。また、
容器３００５、および容器３００６の少なくとも一方は、鍋やフライパンなどの調理器具
でもよい。
演算装置３００２には、本発明の一態様に係る半導体装置を用いることができる。また
、演算装置３００２には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用い
ることができる。
センサ３００９は、容器３００５の位置や個数、容器３００６の位置や個数、容器３０
０５内、および容器３００５内の物品３００７の状態を読み取り、通信手段３０１０を用
いて演算装置３００２に情報を送信する。情報の送信は無線または、有線で行う。また、
通信手段３０１０を用いずに、有線にて情報を送信してもよい。演算装置３００２は、送
信された情報の解析を行う。ここで、物品３００７の状態とは、形、数、物品３００７同
士の重なりなどのことを指す。演算装置３００２は、センサ３００９からの情報をもとに
解析を行い、物品３００７の詳細情報を導出する。演算装置３００２、またはロボット３
００１と通信可能なサーバに保存されたデータと比較し、物品３００７の三次元形状や、
硬さ（柔らかさ）を導出する。また、物品３００７の三次元形状や硬さ（柔らかさ）から
、アーム３００４の形状を変えることができる。また、物品３００７の形状や大きさに応
じて容器３００６内の配置場所を変え、仕分けを行ってもよいし、複数の異なる容器３０
０６に配置し、仕分けを行ってもよい。
物品３００７の詳細情報を導出するには、ＡＩシステムを用いた解析を利用することが
できる。情報の解析には、ディープラーニングを用いてもよい。
図７３（Ｂ）は、一対の板３０２１が水平方向に移動し、物品３００７を挟むことがで
きるアームである。一対の板３０２１が中心に向かって水平方向に移動することで、物品
３００７を挟むことができる。このようなアームは、物品３００７を面で捉えることがで
き、立方体や直方体など、柱状の形を有する物品３００７を掴むのに適している。図７３
（Ｃ）は、複数のバー３０２２が水平方向に移動し、物品３００７を挟むことができるア
ームである。複数のバー３０２２が中心に向かって水平方向に移動することで、物品３０
０７を挟むことができる。このようなアームは、物品３００７を点で捉えることができ、
球状の形を有する物品３００７、または物品３００７の形が一定でない場合、すなわち不
定型な物品３００７を掴むのに適している。なお、図７３（Ｃ）では、バー３０２２の数
を４本としたが、本実施の形態はこれに限らない。バー３０２２は３本でもよいし、５本
以上でも良い。図７３（Ｄ）は、一対の板３０２３が、共通の軸を中心に、お互いが近づ
くように回転することで物品３００７を挟むことができるアームである。このようなアー
ムは、物品３００７を面で捉えることができ、紙やフィルムなど、薄膜状の形を有する物
品３００７を掴むのに適している。図７３（Ｅ）は、一対のかぎ状の板３０２４が、共通
の軸を中心に、お互いの先端が近づくように回転することで物品３００７を挟むことがで
きるアームである。このようなアームは、物品３００７を点、または線で捉えることがで
き、紙やフィルムなど、薄膜状の形を有する物品３００７や、より小さい粒状の形を有す
る物品３００７を掴むのに適している。また、図７３（Ｆ）に示すように、アームの先端
にヘラ３０２５を取り付け、より小さい粒状の形を有する物品３００７をすくってもよい
。
図７３（Ａ）乃至図７３（Ｆ）に示すアームは、一例であり、本発明の一態様はこれら
の形状に限らない。また、各アームの用途の説明も一例であり、本発明の一態様はこれら
の記載に限らない。
ロボット３００１は、演算装置３００２からの信号に基づき、ブーム３００３を動かし
、アーム３００４を、容器３００５内の所望の物品３００７上に移動する。伸縮式のアー
ム３００４の場合、アーム３００４を伸ばし、アーム３００４の先端を物品３００７の高
さまで降ろす。アームの先端を動かし、所望の物品３００７を掴む。物品３００７を掴ん
だまま、アームを縮める。再びブーム３００３を動かし、アーム３００４を、容器３００
６の所望の位置に移動する。このとき、容器３００６に対する物品３００７の角度を調整
する為、アーム３００４を回転してもよい。アーム３００４を伸ばし、物品３００７を容
器３００６に配置し、アーム３００４は、物品３００７を放す。以上の操作を繰り返し行
い、ロボット３００１は、物品３００７を容器３００５から容器３００６に移動させるこ
とができる。
容器３００５、および容器３００６の位置情報、および物品３００７の状態をＡＩシス
テムを用いて解析しているため、物品３００７の形状や硬さによらず、確実に物品３００
７を移動することができる。物品３００７の例としては、立方体、または直方体の箱、ま
たは任意の形状の箱やケースに詰められた物品だけでなく、卵、ハンバーグやコロッケな
ど、成形された加工食品、ジャガイモやトマトなど、不定形な野菜などの食品、ネジやナ
ットなどの機械部品、紙やフィルムなどの薄膜などが挙げられる。本実施の形態に示した
仕分けシステム３０００は、物品３００７の形状や硬さを考慮してアームの形状を変える
ことができるため、上記に例示した物品３００７を、形状や硬さによらず、容器３００５
から容器３００６に移動させることができる。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情
報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体
装置を用いることで、信頼性の高い電子機器を実現することができる。
また、例えば、上述した電子機器の演算装置などに、上記ＡＩシステムが組み込まれた
ＩＣを用いることができる。これにより、本実施の形態に示す電子機器は、ＡＩシステム
によって、状況に応じた的確な動作を、低消費電力で行うことができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
１００ 記憶装置
１０５ 制御回路
１１０ メモリセルアレイ
１１２ メモリストリング
１２１ 行デコーダ
１２２ 行ドライバ
１２３ センスアンプ
１２４ ソース線ドライバ
１２５ 入出力回路
３００ 回路
３０１ トランジスタ
３０２ トランジスタ
３０３ トランジスタ
３０４ センスアンプ
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３１７ 絶縁体
３１８ 絶縁体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２７ 絶縁体
３２８ 導電体
３２９ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３６０ 絶縁体
３６２ 絶縁体
３６４ 絶縁体
３６６ 導電体
７００ メモリセルアレイ
７００Ａ メモリセルアレイ
７０１ 導電体
７０１ａ 導電体
７０１Ａ 導電膜
７０１ｂ 導電体
７０１Ｂ 導電膜
７０１ｃ 導電体
７０２ 導電体
７０２Ａ 導電膜
７０２Ｂ 導電膜
７０３ 絶縁体
７０３ａ 絶縁体
７０３Ａ 絶縁膜
７０３ｂ 絶縁体
７０３ｃ 絶縁体
７０４ 酸化物
７０４ａ 酸化物
７０４Ａ 酸化膜
７０４ｂ 酸化物
７０４ｃ 酸化物
７０５ 導電体
７０５Ｂ 導電体
７０５Ｓ 導電体
７０６ 導電体
７０７ 導電体
７０８ 導電体
７０９ 導電体
７１０ 導電体
７１１ 絶縁体
７１１Ａ 絶縁膜
７１２ 導電体
７１２Ａ 導電膜
７１３ 絶縁体
７１４ 導電体
７１５ 導電体
７１６ 層
７１６Ａ 膜
７１７ 絶縁体
７１８ 膜
７１９ 絶縁体
７１９Ａ 絶縁膜
７２０ 基体
７２１ 絶縁体
７２２ 絶縁体
７２２Ａ 絶縁膜
７２２Ｂ 絶縁膜
７２３ マスク
７２３Ａ マスク
７２４ 絶縁体
７２５ マスク
７２６ 絶縁体
７２７ 材料
７２８ 領域
７２９ マスク
７３１ 領域
７３１ａ 領域
７３１ｂ 領域
７３２ 領域
７３２ａ 領域
７３２ｂ 領域
７３４ 領域
７５０ 記憶装置
７５２ 導電体
１１００ ＵＳＢメモリ
１１０１ 筐体
１１０２ キャップ
１１０３ ＵＳＢコネクタ
１１０４ 基板
１１０５ メモリチップ
１１０６ コントローラチップ
１１１０ ＳＤカード
１１１１ 筐体
１１１２ コネクタ
１１１３ 基板
１１１４ メモリチップ
１１１５ コントローラチップ
１１５０ ＳＳＤ
１１５１ 筐体
１１５２ コネクタ
１１５３ 基板
１１５４ メモリチップ
１１５５ メモリチップ
１１５６ コントローラチップ
２０００ ロボット
２００１ 演算装置
２００２ センサ
２００３ ライト
２００４ リフト
２００５ 駆動部
２００６ 通信手段
２００７ スピーカ
２００８ マイクロフォン
２００９ 表示部
２０１０ 発光部
２０１１ 移動機構
３０００ システム
３００１ ロボット
３００２ 演算装置
３００３ ブーム
３００４ アーム
３００５ 容器
３００６ 容器
３００７ 物品
３００８ 筐体
３００９ センサ
３０１０ 通信手段
３０１１ 通信手段
３０２１ 板
３０２２ バー
３０２３ 板
３０２４ 板
３０２５ ヘラ
４０１０ 演算部
４０１１ アナログ演算回路
４０１２ ＤＯＳＲＡＭ
４０１３ ＮＯＳＲＡＭ
４０１４ ＦＰＧＡ
４０２０ 制御部
４０２１ ＣＰＵ
４０２２ ＧＰＵ
４０２３ ＰＬＬ
４０２５ ＰＲＯＭ
４０２６ メモリコントローラ
４０２７ 電源回路
４０２８ ＰＭＵ
４０３０ 入出力部
４０３１ 外部記憶制御回路
４０３２ 音声コーデック
４０３３ 映像コーデック
４０３４ 汎用入出力モジュール
４０３５ 通信モジュール
４０４１ ＡＩシステム
４０４１Ａ ＡＩシステム
４０４１Ｂ ＡＩシステム
４０９８ バス線
４０９９ ネットワーク
７０００ ＡＩシステムＩＣ
７００１ リード
７００２ プリント基板
７００３ 回路部
７００４ 実装基板
７０３１ Ｓｉトランジスタ層
７０３２ 配線層
７０３３ ＯＳトランジスタ層

Claims (1)

  1. 第１の開口を有する第１の絶縁体と、
    前記第１の絶縁体上の、第２の開口を有する第１の導電体と、
    前記第１の導電体上の、第３の開口を有する第２の絶縁体と、
    前記第１の開口、前記第２の開口、および前記第３の開口を貫通するように設けられた酸化物と、
    を有し、
    前記酸化物は、前記第１の開口内において、第１の領域を有し、前記第２の開口内において、第２の領域を有し、前記第３の開口内において、第３の領域を有し、
    前記第１の領域、および前記第３の領域は、前記第２の領域より低抵抗であることを特徴とする半導体装置。
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