JP2023518386A - 階段状成形層を有する成形半導体チップパッケージ - Google Patents

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Abstract

様々な成形半導体チップパッケージが開示されている。一態様では、半導体チップパッケージ（２００）は、ルーティング基板（２２５）と、ルーティング基板上に実装され、ルーティング基板に電気的に接続された半導体チップ（２１５，２２０）と、を含む。半導体チップは、複数の側面を有する。成形層（２３０）は、半導体チップを少なくとも部分的に包囲する。成形層は、踏面（２４３）及び蹴上（２４４）を有し、蹴上は、複数の側面のうち少なくともいくつかに当接している。【選択図】図６

Description

従来のファンアウト半導体チップパッケージは、ポリイミド等のポリマーに散在する１つ以上の金属化層から構成される再配線層（ＲＤＬ）構造上に実装された半導体チップから構成されている。チップは、はんだバンプによってＲＤＬ構造の導体構造に電気的に接続されている。チップ自体は、典型的には平坦化されて平坦な上面を形成する成形材料に包囲（encased）されている。はんだボールは、ＲＤＬ構造の下側に取り付けられており、ファンアウトパッケージがシステムボード等のいくつかの他の回路基板に接続されることを可能にする。半導体チップに一般的に使用されるシリコンは、特定の熱膨張係数「ＣＴＥ」を呈する。典型的な成形化合物及びポリイミドは、シリコンのＣＴＥとは有意に異なるＣＴＥを有する。ＣＴＥ不一致の問題を軽減する手助けとして、アンダーフィル材料が、典型的には、半導体チップと下にあるＲＤＬ構造との間に挿入されている。
多くのそのようなチップは、電気的には分離されるが物理的に接合されたＲＤＬ構造に実装されているため、ＲＤＬ構造上にチップを実装し、そのチップを成形材料内に包囲するプロセスは、「ウェハ再構成（wafer reconstitution）」と呼ばれることが多い。従来のプロセスでは、チップ、成形層、及び、下にあるＲＤＬ構造の組み合わせを、隣接するそのような組み合わせから個片化して、成形半導体チップパッケージを得る。従来の個片化プロセスは、各パッケージの４つのダイシングストリートに沿って、成形層及びＲＤＬ構造を通じて単一の切溝（kerf）を切断することを伴う。この単一の切断プロセスは、実質的に連続的な側壁を有する成形層を残す。
本発明の上記及び他の利点は、以下の詳細な説明を読み、図面を参照すると明らかになるであろう。
例示的な従来の成形半導体チップパッケージの部分分解斜視図である。 図１に示す従来の成形パッケージの角部の小さな部分の図である。 図１のセクション３－３に沿った断面図である。 従来の再構成ウェハの小さな部分及び従来の個片化プロセスの断面図である。 階段状成形層を含む成形チップパッケージの例示的な新しい構成の部分分解斜視図である。 図５のセクション６－６に沿った断面図である。 より大きい倍率で示された図６の小さな部分を示す図である。 複数の半導体チップが実装された再構成ウェハの小さな部分の断面図である。 図８と同様であるが、成形層の例示的な成形を示す断面図である。 図９と同様であるが、成形層を平坦化するための例示的な研削プロセスを示す断面図である。 図１０と同様であるが、成形層における例示的な広い切溝形成を示す断面図である。 図１１に示す切溝切断の結果と、実行される追加のダイシング動作とを示す図である。 図１１と同様であるが、成形層における第２のより狭い切溝の形成を示す断面図である。 図１１と同様であるが、相互接続部の取り付け前の再構成ウェハにおける広い切溝形成を示す断面図である。 図１４と同様であるが、成形層上の例示的な研削プロセス及び相互接続部を示す断面図である。 図１５と同様であるが、例示的な狭い切溝形成を示す断面図である。 単一の切断ブレードを使用した例示的な二重切溝形成を示す断面図である。 再構成ウェハの小さな部分、及び、階段状成形を容易にするための成形蓋の初期位置決めを示す断面図である。 図１８と同様であるが、金型蓋の位置決め及び階段状成形層の成形を示す断面図である。 図１９と同様であるが、成形層の成形後状態を示す断面図である。 図２０と同様であるが、再構成ウェハの例示的な個片化を示す断面図である。 図２１と同様であるが、再構成ウェハの反対側からの個片化ダイシングを示す断面図である。 代替の例示的な成形半導体チップパッケージを示す断面図である。 成形半導体チップパッケージの別の代替の例示的な構成を示す断面図である。 成形半導体チップパッケージの別の代替の例示的な構成の断面図である。 様々な代替の例示的な切溝形成及び個片化技術を示す断面図である。
上記の背景技術に記載の従来の成形パッケージプロセスは、チップの角部を含め、実装されたチップの周囲を取り囲む平坦な連続成形層の側壁を残す。成形パッケージは、試験及び実際の動作中の両方で、様々な熱サイクル工程を経る。これらの熱サイクル工程は、特にチップの角部に応力を生成する。これらの応力は、角部から発生し、チップの内部に突出する複数の亀裂等のような様々な欠陥をチップに生じさせる可能性がある。軽減されない限り、これらの亀裂は、チップに関するデバイス故障につながる可能性がある。成形層が半導体チップ、及び、特にその角部にそのような応力を及ぼす理由の一部は、成形パッケージを、外見上は成形パッケージが一部を成していた再構成ウェハから個片化するために使用される個片化プロセスの人為的な結果である。個片化プロセスは、成形層の比較的厚い側壁を残す。厚い側壁は、熱サイクルに供されると、チップの角部に大きな応力を課すのに十分な材料を有する。また、熱応力と組み合わせた厚い成形層側壁は、チップの角部に近接する成形材料の亀裂リスクを高める。
開示された構成は、成形層によって少なくとも部分的に包囲されたチップ（複数可）の側面及び角部に近接する成形材料の量を低減する階段状成形層を有する成形半導体チップパッケージを提供する。このようにして、熱サイクル中のチップ及び成形層の角部の機械的応力が低減される。階段状成形層を生成するために、様々な技術が開示されている。次に、追加の詳細について説明する。
本発明の一態様によれば、半導体チップパッケージは、ルーティング基板と、ルーティング基板上に実装され、ルーティング基板に電気的に接続された半導体チップと、を含む。半導体チップは、複数の側面を有する。成形層は、半導体チップを少なくとも部分的に包囲する。成形層は、踏面（トレッド）（tread）及び蹴上（ライザー）（riser）を有し、蹴上は、側面の少なくともいくつかに当接する。
蹴上が、踏面よりも狭い、半導体チップパッケージ。
ルーティング基板が、再配線層（ＲＤＬ）構造を備える、半導体チップパッケージ。
ルーティング基板が、インターポーザを備える、半導体チップパッケージ。
ルーティング基板上に実装された別の半導体チップを備え、ルーティング基板が、半導体チップを別の半導体チップに接続する相互接続チップを含む別の成形層を備える、半導体チップパッケージ。
半導体チップが４つの側面を含み、蹴上が側面の４つ全てに当接する、半導体チップパッケージ。
ルーティング基板上に実装され、成形層によって少なくとも部分的に包囲された別の半導体チップを備える、半導体チップパッケージ。
ルーティング基板が、半導体チップパッケージを別の電子デバイスに電気的に接続するための複数の相互接続構造を備える、半導体チップパッケージ。
本発明の別の態様によれば、再構成ウェハは、複数の半導体チップパッケージを含む。半導体チップパッケージの各々が、ルーティング基板と、複数の側面を有し、ルーティング基板上に実装され、ルーティング基板に電気的に接続されている半導体チップと、半導体チップを少なくとも部分的に包囲する成形層であって、踏面と蹴上とを有し、蹴上が側面の少なくともいくつかに当接する、成形層と、を含む。
蹴上が、踏面よりも狭い、再構成ウェハ。
ルーティング基板が、再配線層（ＲＤＬ）構造を備える、再構成ウェハ。
ルーティング基板が、インターポーザを備える、再構成ウェハ。
半導体チップパッケージの各々が、ルーティング基板上に実装された別の半導体チップを備え、ルーティング基板が、半導体チップを別の半導体チップに接続する相互接続チップを含む別の成形層を備える、再構成ウェハ。
半導体チップの各々が４つの側面を含み、蹴上の各々が半導体チップの各々の側面の４つ全てに当接する、再構成ウェハ。
半導体チップパッケージの各々が、ルーティング基板上に実装され、成形層によって少なくとも部分的に包囲された別の半導体チップを備える、再構成ウェハ。
ルーティング基板の各々が、別の電子デバイスに電気的に接続するための複数の相互接続構造を備える、再構成ウェハ。
本発明の別の態様によれば、半導体チップパッケージを製造する方法は、ルーティング基板上に複数の側面を有する半導体チップを実装し、半導体チップを実装基板に電気的に接続することを含む。成形層は、ルーティング基板上に成形されて、半導体チップを少なくとも部分的に包囲する。成形層は、踏面及び蹴上を有し、蹴上は、側面の少なくともいくつかに当接する。
成形中に踏面及び蹴上を製造することを含む、方法。
第１の幅を有する第１の切溝をソーイングして蹴上の幅を設定し、第１の切溝と位置合わせされ、第１の幅よりも狭い第２の幅を有する第２の幅を有する第２の切溝をソーイングすることによって、踏面及び蹴上を製造することを含む、方法。
第１の切溝及び第２の切溝を成形層の同じ側にソーイングすることを含む、方法。
第１の切溝及び第２の切溝を成形層の反対側にソーイングすることを含む、方法。
ルーティング基板及び成形層が、再構成ウェハを備える、方法。
蹴上が踏面よりも狭い、方法。
ルーティング基板が、再配線層（ＲＤＬ）構造を備える、方法。
ルーティング基板が、インターポーザを備える、方法。
ルーティング基板上に別の半導体チップを実装することを含み、ルーティング基板が、半導体チップを別の半導体チップに接続する相互接続チップを含む別の成形層を含む、方法。
半導体チップが４つの側面を含み、蹴上が側面の４つ全てに当接する、方法。
ルーティング基板上に別の半導体チップを実装することと、別の半導体チップを成形層で少なくとも部分的に包囲することと、を含む、方法。
以下に説明する図面では、概して、同一の要素が２つ以上の図に現れる場合、符号が繰り返される。ここで図面、特に図１を参照すると、例示的な従来の成形ファンアウト半導体チップパッケージ（成形パッケージ）１００の部分分解図が示されており、このパッケージは、パッケージ基板１０５上に実装され、複数のはんだボール１１０によって電気的に接続されるように設計されている。この従来の構成では、成形パッケージ１００は、ＲＤＬ構造１２５上に実装され、成形層１３０によって部分的に包囲された２つの半導体チップ１１５，１２０を含む。アンダーフィル１３２は、ＲＤＬ構造１２５とパッケージ基板１０５との間に配置されており、半導体チップ１１５，１２０、ＲＤＬ構造１２５及びパッケージ基板１０５の熱膨張係数（ＣＴＥ）の差の影響を低減する。ＲＤＬ構造１２５の追加の詳細を、後続の図と併せて以下に説明する。半導体チップ１１５は、概して、４つの角部１３５ａ，１３５ｂ，１３５ｃ，１３５ｄを含む略矩形の構造である。半導体チップ１２０は同様に矩形であり、４つの角部１４０ａ，１４０ｂ，１４０ｃ，１４０ｄを含む。半導体チップ１１５，１２０と共に成形層１３０及びＲＤＬ構造１２５は、再構成ウェハ（図示省略）の外形上の一部を成しており、その後個片化される。したがって、成形層１３０は、角部１４５ａ，１４５ｂ，１４５ｃ，１４５ｄを有する矩形構造である。成形層１３０は、チップ１１５，１２０の頂部を露出させるための研削プロセスを経ている。成形層１３０の角部１４５ａ，１４５ｂは、チップ１１５の角部１３５ａ，１３５ｂにそれぞれ近接しており、成形層１３０の角部１４５ｃ，１４５ｄは、チップ１２０の角部１４０ｃ，１４０ｄにそれぞれ近接している。
特定のタイプの試験及び実際の動作中、成形パッケージ１００は熱サイクルを経ることができる。この熱サイクルは、ＲＤＬ構造１２５及び成形層１３０の両方に曲げ、ねじり、及び、他のタイプの応力を生成する。この反復的な屈曲及びねじれは、成形層１３０の角部１４５ａ，１４５ｂに近接するチップ１１５の角部１３５ａ，１３５ｂ及び成形層１３０の角部１４５ｃ，１４５ｄに近接するチップ１２０の角部１４０ｃ，１４０ｄにおいて、半導体チップ１１５，１２０及び成形層１３０に大きな応力を課す。ここで、説明のために、チップ１１５，１２０の角部１３５ｂ，１４０ｃ及び成形層の角部１４５ｃ，１４５ｄに課せられる熱応力を概略的に示し、符号１５０を付す。
図２は、図１を拡大した、半導体チップ１２０の角部１４０ｃと成形層１３０の角部１４５ｃの図である。下にあるＲＤＬ構造１２５、アンダーフィル１３２及びパッケージ基板１０５の一部も図示されていることに留意されたい。上記のように、パッケージ１００の熱サイクルは、特にチップ１２０の角部１４０ｃ等のチップの角部において応力１５０を生成する。これらの応力は、角部１４０ｃから発生し、チップ１２０の内部に突出する複数の亀裂１５５等の様々な欠陥をチップ１２０に生じさせる可能性がある。軽減されない限り、これらの亀裂１５５は、チップ１２０に関するデバイス故障につながる可能性がある。発生する可能性のある他のタイプの欠陥には、剥離や細切れ等が含まれる。成形層１３０が半導体チップ１２０及び特にその角部１４０ｃにそのような応力を及ぼす理由の１つは、成形パッケージ１００を、外見上は成形パッケージが一部を成していた再構成ウェハ（図示省略）から個片化するために使用される個片化プロセスの人為的な結果である。個片化プロセスは、成形層１３０の比較的厚い側壁１６０を残す。側壁１６０は、半導体チップ１１５及び半導体チップ１２０のそれぞれの３つの側面を取り囲む。側壁１６０は幅Ｘ１を有し、熱サイクルに供されると、チップ１２０の角部１４０ｃ及び図１に示す他のチップの角部に大きな応力１５０を課す十分な材料を提供する。
次に、従来の成形パッケージ１００の更なる詳細を、図１のセクション３－３に沿った断面図である図３と併せて説明する。半導体チップ１１５，１２０は、複数のはんだバンプ１６５によってＲＤＬ構造１２５に電気的に接続されている。半導体チップ１１５の各々には、チップ１１５，１２０とパッケージ１００の他の構造、特にＲＤＬ構造１２５との間のＣＴＥの差の影響を緩和するためのアンダーフィル材料層１７０が設けられている。ＲＤＬ構造１２５は、誘電体材料１８０の複数の層に散在する複数の導体トレース１７５から構成されている。ＲＤＬ構造１２５の様々な導体は、はんだボール１１０に接続されている。アンダーフィル１３２は同じ機能、すなわち、成形パッケージ１００と下にあるパッケージ基板１０５との間のＣＴＥの差の影響を緩和する機能を実行する。図２に関連して上述したように、成形層１３０の側壁１６０は、成形パッケージ１００が再構成ウェハ（図示省略）から個片化される方法の関数である幅１６０を有する。
上述したように、成形パッケージ１００は、最初に、再構成ウェハの一部として製造され、その後、横方向寸法ｘ１を有する上記の側壁１６０を残すように個片化される。次に、個片化プロセス中の従来の再構成ウェハ１８５の一部である従来の成形パッケージ１００を示す断面図である図４に注目する。再構成ウェハ１８５の隣接する成形パッケージ１８７は、成形パッケージ１００の右側に示されている。再構成ウェハ１８５の小さな部分のみが示されているが、当然のことながら、再構成ウェハ１８５は、そのような成形パッケージ１００，１８７を多数含み得ることを理解されたい。再構成ウェハ１８５は、成形パッケージ間に、成形パッケージ１００と１８７との間のダイシングストリート１８８等の複数のダイシングストリートを含む。成形パッケージ１００は、ダイシングストリート１８８及び他のダイシングストリート（図示省略）におけるダイシングソーブレード１８９による複数回のソーイング運動によって、再構成ウェハ１８５からダイシングされる。ここで、ダイシングブレード１８９は、ダイシングストリート１８８において、横方向寸法ｘ３で、成形層１３０を通り、最終的にＲＤＬ構造１２５まで切溝１９１を切断するのに適した幅ｘ２を有し、ｘ３はｘ２よりも大きい。このダイシング動作は、成形パッケージ１８７に対して成形パッケージ１００等を個片化するため、典型的には４回、すなわち、一方向に２回の平行な切断及び第１のダイシング方向に垂直な方向に２回の平行な切断を行う。ダイシング動作は、各ダイシングストリート１８８において単一の垂直切断で実行されて、横方向寸法ｘ３で切溝１９１及び同様の切溝を生成し、それにより、成形パッケージ１００が個片化されると、寸法ｘ１の上述の側壁１６０が設けられて、対応する側壁１９２が、成形パッケージ１８７の周りに画定される。
成形パッケージ２００の例示的な新しい構成は、部分分解図である図５を参照することによって理解することができる。ここで、成形パッケージ２００は、下にあるパッケージ基板２０５から分解されて示されている。パッケージ基板２０５は、いくつかの他の電子デバイス又は回路基板に接続するための、ボールグリッドアレイ、ピングリッドアレイ、ランドグリッドアレイ、又は、他のタイプの相互接続スキームであり得る。この例示的な構成における成形パッケージ２００は、複数の相互接続構造２１０によってパッケージ基板２０５に電気的に接続され、相互接続構造は、はんだボール、バンプ、マイクロバンプ、導電性ピラー、又は、他のタイプの相互接続構造であり得る。この例示的な構成では、成形パッケージ２００は、ルーティング基板２２５上に実装され、成形層２３０によって部分的に包囲された２つの半導体チップ２１５，２２０を含む。この構成では、ルーティング基板２２５はＲＤＬ構造であり得る。本明細書に開示される他の構成は、ルーティング基板としてインターポーザ又は別の成形層を使用し得る。アンダーフィル２３２は、ルーティング基板２２５とパッケージ基板２０５との間に配置されて、半導体チップ２１５、２２０、ルーティング基板２２５、及び、パッケージ基板２０５の熱膨張係数ＣＴＥの差の影響を軽減する。ルーティング基板２２５の追加の詳細を、後続の図と併せて以下に説明する。
半導体チップ２１５は、４つの側面２３７ａ，２３７ｂ，２３７ｃ，２３７ｄの交点によって画定される４つの角部２３５ａ，２３５ｂ，２３５ｃ，２３５ｄを含む略矩形の構造である。半導体チップ２２０も同様に矩形であり、それぞれの側面２４２ａ，２４２ｂ，２４２ｃ，２４２ｄの交点によって画定される４つの角部２４０ａ，２４０ｂ，２４０ｃ，２４０ｄを含む。当然ながら、チップ２１５，２２０の一方又は両方は、正方形の占有面積を有し得る。半導体チップ２１５，２２０は、ルーティング基板２２５上に成形された成形層２３０によって少なくとも部分的に包囲されている。以下でより詳細に説明するように、半導体チップ２１５，２２０と共に成形層２３０及びルーティング基板２２５は、再構成ウェハ（図示省略）上で製造され、その後個片化される。成形層２３０は、オプションの研削プロセスを経て、チップ２１５，２２０の頂部をオプションで露出させる。
図１～図３に示す上述した従来の成形パッケージ設計では、成形層１３０は、連続的な実質的に垂直な側壁を有する。しかしながら、図５に示す新しい例示的な構成では、成形層２３０は、踏面２４３と、踏面２４３から上方に突出する蹴上２４４と、を含む階段状構成である。蹴上２４４は、チップ２１５，２２０の組み合わせの周囲、特に、チップ２１５の側面２３７ａ，２３７ｂ，２３７ｄの周囲、及び、チップ２２０の側面２４２ｂ，２４２ｃ，２４２ｄの周囲に延在する周壁の形態を有する。成形層２３０の追加の詳細は、図５のセクション６－６に沿った断面図である図６を参照することによって理解することができる。事前に、半導体チップ２１５，２２０は、複数の相互接続構造２６５によってルーティング基板２２５に電気的に接続され得ることに留意されたい。相互接続構造２６５は、はんだバンプ、はんだマイクロバンプ、導電性ピラー、又は、他のタイプの相互接続構造であり得る。アンダーフィル２７０は、チップ２１５，２２０と、下にあるルーティング基板２２５との間に配置される。ルーティング基板２２５は、複数の導電性トレース２７５及びバイア（図示省略）、並びに、ポリイミド、様々なエポキシ又は他のタイプの誘電体材料等の誘電体材料２８０の複数の層から構成し得る。アンダーフィル２７０及びアンダーフィル２３２は、チップ２１５，２２０と、下にあるＲＤＬ２２５及び成形パッケージ２００並びに下にあるパッケージ基板２０５とに関連するＣＴＥ差の問題を軽減するように機能する。ここで、チップ２１５，２２０の側面２３７ａ，２４２ｃにそれぞれ近接する蹴上２４４が示されている。上記で簡潔に述べたように、蹴上２４４は、比較的小さい横方向寸法ｘ４を有し、これにより、チップ２１５の角部２３５ａ，２３５ｂ（及びより低い程度で角部２３５ｂ，２３５ｃ）、及び、チップ２２０の角部２４０ｃ，２４０ｄ（及びより低い程度で角部２４０ａ，２４０ｂ）に近接して、成形層２３０の成形材料の量をはるかに少なく変換し、ひいては、角部２３５ａ，２３５ｂ，２３５ｃ，２３５ｄ，２４０ａ，２４０ｂ，２４０ｃ，２４０ｄにかかる応力を低減する。踏面２４３は、チップ２２０のアンダーフィル２７０の上に突出していることに留意されたい。これは設計によるものであり、以下でより詳細に説明する。破線の矩形２８２の位置に留意されたい。破線の矩形２８２によって囲まれた図６の部分は、図７により大きな倍率で示されている。
成形層２３０の追加の詳細は、上述したように、小さい破線の矩形２８２によって囲まれた図６の部分の拡大図である図７を参照することによって理解することができる。図６の破線の矩形２８２の位置のために、半導体チップ２２０の小さな部分、そのアンダーフィル２７０、成形層２３０、及び、ルーティング基板２２５の下にあるトレース２７５のうちの１つは全て図７で見ることができることに留意されたい。上記のように、蹴上２４４は、図１に示す従来の成形層１３０の横方向寸法及び横方向寸法ｘ１よりも好ましくははるかに小さい横方向寸法ｘ４を有する。蹴上２４４は、踏面２４３の上方に高さｚ１を有し、踏面２４３は、横方向寸法ｘ５を有する。蹴上２４４の高さｚ１は、アンダーフィル２７０の角部２８３が成形パッケージ１００の製造中に危険にさらされないことを確実にするように選択される。この例示的な構成では、蹴上２４４の横方向寸法ｘ４は、踏面２４３の横方向寸法ｘ５よりも小さい。しかしながら、蹴上２４４の横方向寸法ｘ４は、踏面２４３の横方向寸法ｘ５に等しいか、異なり得る。
成形パッケージ２００を製造するための例示的な方法は、図８、図９、図１０、図１１、図１２及び１３を参照することによって、及び、最初に図８を参照することによって理解され得る。図８は、拡張ルーティング基板２２５に実装された半導体チップ２１５，２２０を含む再構成ウェハ２８５の小さな部分の断面図である。成形パッケージ２００の一般的な設置面積が図示されており、半導体チップ２８８，２８９を含む隣接する成形パッケージが示され、符号２８７が付されている。半導体チップ２１５，２２０，２８８，２８９は、様々な集積回路のうち何れかであり得る。実施例の非包括的リストは、マイクロプロセッサ、グラフィックス処理ユニット、両方の態様を組み合わせたアクセラレーテッド処理ユニット等のプロセッサ、メモリデバイス、システムオンチップ、アプリケーション統合特定回路等を含む。チップ２１５，２２０は、上記のように、相互接続構造２６５によって下にあるルーティング基板２２５に電気的に接続され、それぞれのアンダーフィル２７０によってＣＴＥの問題から護られる。チップ２８８，２８９は、相互接続構造２９０によってルーティング基板２２５に同様に接続され、それぞれのアンダーフィル２９１によってＣＴＥの問題から護られる。この点まで、チップ２１５，２２０，２８８，２８９及びルーティング基板２２５は、集積回路及びＲＤＬ作製に必要な多数のプロセス工程を経る。チップ２１５，２２０，２８８，２８９は、より大きな半導体ワークピース（図示省略）から個片化され、ルーティング基板２２５上に実装され、相互接続構造２１０は、その反対側に取り付けられている。この段階で再構成ウェハ２８５の一部を構成するそのような成形パッケージ２００，２８７が多数あり得ることを理解されたい。記載した再構成ウェハ２８５の初期処理は、ダイラストプロセスである。しかしながら、当業者であれば、ダイファーストプロセスが本明細書に記載の技術と共に使用され得ることを理解するであろう。
次に、図９に示すように、成形層２３０は、半導体チップ２１５，２２０，２８８，２８９及び図９には示されていない再構成ウェハ２８５上の他のチップを包囲するように、再構成ウェハ２８５に適用される。成形層２３０は、様々な成形材料を使用して周知の圧縮成形技術を使用して適用され得る。いくつかの商業的な例には、Ｎａｇａｓｅ Ｒ４６０１若しくはＲ４６０、Ｓｕｍｉｔｏｍｏ ＥＭＥ－Ｇ７５０シリーズ又はＥＭＥ－Ｇ７６０シリーズ等が含まれる。
次に、図１０に示すように、オプションの研削プロセスが成形層２３０上で実行されて、オプションで半導体チップ２１５，２２０，２８８，２８９の頂部を露出させる。成形パッケージ２００と２８７との間の１つのダイシングストリート２９４は、図１０に示されている。当然ながら、再構成ウェハ２８５の拡張にわたって、追加のそのようなダイシングストリート（不可視）が多数存在する。成形パッケージ２００を個片化し、上述した階段状成形層２３０を生じる例示的な個片化プロセスを、図１１、図１２及び図１３に関連して説明する。
先ず図１１を参照すると、再構成ウェハ２８５は、ダイシングテープ２９５上に実装されている。ダイシングテープ２９５が所定位置にある状態で、第１のダイシングソーイング工程は、幅ｘ６のダイシングソーブレード３０３を使用して、ダイシングストリート２９４に切溝３０６を形成する。切溝３０６は、ルーティング基板２２５まで延在せず、代わりに、蹴上２４４の所望の高さの位置ｚ１に等しい深さまで延在する（図７を参照）。切溝３０６は、蹴上２４４と、成形パッケージ２８７が存在する成形層２３０において対応するが反対に位置付けられた蹴上３０９と、を確立する。ダイシングブレード３０３の幅ｘ６は、隣接するチップ２２０と２８８との間の間隙の幅よりも小さくなるように選択される。ダイシングブレード３０３の幅ｘ６は、蹴上２４４の幅ｘ４（図７を参照）及び蹴上３０９の対応する幅を設定し、この幅は、ダイシングブレード３０３の中心がチップ２２０，２８８との間でどのように位置するか、及び、切断中のブレードの揺動に応じて、幅方向の幅ｘ４に等しくてもよいし、等しくなくてもよい。
ダイシング動作の追加の詳細は、次に、成形層２３０、下にあるルーティング基板２２５及びダイシングテープ２９５を含む再構成ウェハ２８５の一部の図である図１２を参照することによって理解することができる。切溝３０６は、半導体チップ２２０と２８８との間で、及び、切溝３０６の一方の側又は他方にもあるが個別に符号を付されていない他のチップ間で成形層２３０に形成される。切溝３０６は、ダイシングブレード３０３の幅、構成（歯や研磨材等）、及び、揺動に依存する横方向寸法ｘ７を有して形成される。横方向寸法ｘ７は、好ましい横方向寸法ｘ４で、成形層２３０の上述した蹴上２４４，３０９をもたらすように選択される（図７を参照）。半導体チップ２１５，２２０は、１つ以上のダイシングストリート３１１，３１２と、切溝３０６が既に形成されているダイシングストリート２９４と実質的に平行である別のダイシングストリート３１６とによって隣接するチップから分離されることに留意されたい。当然のことながら、切溝３０６の切断後、ダイシングソー３０３は、ダイシングストリート３１６等の別のダイシングストリート上に移動され、ダイシングストリート３１１，３１２の垂直方向ではあるが、同様の切溝が、切溝３０６と同じ深さ及び幅で形成され、逆の場合も同様である。
次に、図１３に示すように、第２のダイシング工程が実行され、ダイシングソーブレード３１９を使用して、成形層２３０の深さ全体を通じて、切溝３０６の底部を略中心とし、そこから延在する切溝３２１を形成する。ダイシングブレード３１９は、ｘ６よりも小さい幅ｘ８を有するように選択され、再構成ウェハ２８５から成形パッケージ２００を完全に個片化するために使用される。この場合も、ダイシングストリート２９４，３１１，３１２，３１６（図１２を参照）の各々の４つの別個の切断が実行されて、成形パッケージ２００の個片化を完了する。ブレード３０３の幅ｘ６よりも小さい横方向寸法ｘ８のダイシングブレード３１９を使用し、ダイシングストリートの実質的な中央で切断を行うことによって、個片化が実行され、チップ２１５，２２０を囲む成形層２３０の上述した蹴上２４４及び踏面２４３を得ることができる。半導体チップ２８８，２８９を囲む同様の蹴上３０９及び踏面３２６も、この第２のダイシング工程によって確立される。個片化に続いて、ダイシングテープ２９５を取り外して、成形パッケージ２００が得られる。
上述した構成では、相互接続構造２１０の取り付け（図８を参照）は、個片化に先行する。しかしながら、図１４～図１７に示す代替のプロセスフローでは、相互接続構造２１０の接続は、個片化の中間で行われる。先ず、再構成ウェハ２８５が、ルーティング基板２２５が下向きになってキャリアウェハ３２８に実装されている断面図である図１４を参照する。キャリアウェハ３２８は、ガラスや半導体等から構成され、剥離層（図示省略）によって取り付けられ得る。キャリアウェハ３２８は、ルーティング基板２２５の製造、成形パッケージ２００，２８７（及び他のパッケージは図示省略）のそれぞれの半導体チップ２１５，２２０，２８８，２８９の実装（他のチップは図示省略）、及び、成形層２３０の適用のための支持基板として使用され得る。プロセスは、本明細書の他の箇所に開示される材料及び技術を使用して実行され得る。成形層２３０が成形されているが、オプションの研削前に、切溝３０６がダイシングブレード３０３で形成される。この切断工程は、図１１及び図１２に示すダイシング工程と同様である。しかしながら、成形層２３０はこの時点で研削されていないため、切溝３０６は、当初、図１１及び図１２に示すものよりも深い。
次に、図１５に示すように、成形層２３０を研削して、半導体チップ２１５，２２０，２８８，２８９の頂部を露出させる。次に、図１４に示すキャリアウェハ３２８は、周知の層間剥離プロセスを使用して剥離され、相互接続構造２１０は、成形パッケージ２００，２８７の位置でルーティング基板２２５に取り付けられている。切溝３３１の深さは、研削によって低減される。ここで、再構成ウェハ２８５をダイシングテープに取り付ける準備が整う。オプションで、成形層２３０の研削は、相互接続構造２１０の接続又は製造後に実行され得る。
次に、図１６に示すように、再構成ウェハ２８５は、上記のダイシングテープ２９５に取り付けられている。第２のダイシング動作は、上記のように、ダイシングブレード３１９を使用して切溝３２１を切断し、成形パッケージ２００及び成形パッケージ２８７を再構成ウェハ２８５から分割することによって実行される。上述したように、チップ２２０と２８８との間に示されるこのダイシング動作は、成形パッケージ２００，２８７を完全に個片化するために、複数の交差するダイシングストリートにおいて複数回実行される。２段階のダイシング手順を使用して、成形層２３０は、上述したように、チップ２８８，２８９と同様にして、チップ２１５，２２０を囲む上述した蹴上２４４及び踏面２４３を有して製造される。次に、成形パッケージ２００，２８７は、ダイシングテープ２９５から剥離される。
図１７に示す別の代替的な例示的な方法では、１回のダイシング動作は、２つの切断面３４３，３４６を提供するために二重幅である代替の例示的なダイシングブレード３４１を使用して、成形層２３０の所望の階段状構成を確立するために実行される。図１７は、切断動作前及び切断動作中のダイシングブレード３４１を示す。ブレード３４１の半径方向最外部３４７は、切断面３４３を含み、狭い切溝３２１を切断するのに適した幅ｘ９を有し、ブレード３４１の半径方向最内部３４８は、切断面３４６を含み、幅ｘ９よりも広い幅ｘ１０を有し、それにより、ブレード３４１を成形層２３０と係合させることができ、単一の切断操作によって、狭い切断面３４３は、個片化のために成形層２３０だけでなくＲＤＬ２２５全体をも貫通する狭い深い切溝３２１を確立する一方、広い切断面３４６は、チップ２１５，２２０を取り囲む上述した蹴上２４４及び踏面２４３をもたらす浅いが広い切溝３０６を確立する。追加のそのような切断及び個片化後、蹴上３０９及び踏面３２６は、チップ２８８，２８９を取り囲む。ダイシング後、本明細書の他の箇所で説明される技術を使用して、ダイシングテープ２９５を剥離することができる。
別の例示的な方法では、成形層２３０は、階段状構造で成形される。この例示的な方法は、図１８、図１９及び図２０を参照することによって理解することができる。図１８に示すように、再構成ウェハ２８５は、ダイシングテープ２９５又はキャリアウェハ（図示省略）の何れかに実装することができ、その後、成形材料２３０を適用するが、半導体チップ２１５，２２０，２８８，２８９の上に位置付けられた成形蓋４０１を使用して、成形プロセスを実施することができる。蓋４０１は、複数の階段状空洞を有し、そのうち２つが図示され、符号４０４，４０８が付されている。階段状空洞４０４，４０８は、下向きに突出する周壁によって画定され、そのうち３つが図示され、それぞれ符号４１１ａ，４１１ｂ，４１１ｃが付されている。空洞４０４，４０８は、周壁４１１ｂを共有する。実際に、下方から見た場合、空洞４０４，４０８（他の空洞は図示省略）は、ワッフルパターンに似ている。空洞４０４は、チップ２１５，２２０の高さを収容するように設計され、空洞４０８は、蓋４０１が成形の直前に再構成ウェハ２８５に近接して位置付けられた場合に、チップ２８８，２８９の高さを収容するように設計されている。周壁４１１ｂは、他の周壁４１１ａ，４１１ｃの二重ダイシングプロセス等を使用して通常生成される、所望の階段状切溝の鏡像プロファイルを有する。図１９に示すように、蓋は、成形材料２３０が成形中に流れることができる空間をチップ２１５，２２０，２８８，２８９の周りに残すように、再構成ウェハ２８５の上に位置付けられる。しかしながら、階段状外周壁４１１ａ，４１１ｂ，４１１ｃの存在により、成形材料２３０がチップ２２０，２８８の周りを流れて、チップ２２０と２８８との間で、実際にチップ２１５，２２０，２８８，２８９を取り囲む階段状成形構造を自動的に形成することができる。
成形プロセスに続いて、図２０に示すように、図１９に示す成形蓋４０１が取り外され、成形プロセス自体は、半導体チップ２１５，２２０に隣接し取り囲む蹴上２４４及び踏面２４３、並びに、半導体チップ２８８，２８９に隣接する成形層２３０の対応する蹴上３０９及び踏面３２６を確立する、階段状溝４１３を備えた上記の成形層２３０を生成する。他の溝（符号を付されていない）も同様に、チップ２１５，２８９及び他の場所に隣接してもたらされる。
次に、図２１に示すように、ダイシング工程は、例えば、ソーブレード３１９を使用して実行され、溝４１３及び他の位置への切断を行い、溝４１３の底部及びルーティング基板２２５の深さ全体にわたって成形層を貫通し、上述したように成形パッケージ２００，２９３を個片化する。
ダイシング工程又は更には図１８～図２１のような構造成形を含む上述したプロセスでは、切断動作は、半導体チップ２１５，２２０等の頂部に向かう方向で行われる。しかしながら、ＲＤＬ構造及び成形部の一部を切断する実際の個片化ダイシング工程は、開示されたプロセスの何れについても、チップ側からではなく、ＲＤＬ構造側から行うことができることを理解されたい。これに関し、次に、キャリアウェハ４２３に実装された再構成ウェハ２８５の断面図である図２２に注目する。この構成では、再構成ウェハ２８５のＲＤＬ構造の側を何らかの種類のキャリア基板上に実装するのではなく、チップ２１５，２２０，２８８，２８９に近接する成形層４２５の側が、キャリアウェハ４２３に実装されている。再構成ウェハ２８５をキャリアウェハ４２３上に実装する前に、切溝３０６が、図１１に示す技術及び切断ブレード３０３を使用して成形層２３０に切断される。切溝３０６の生成及びキャリアウェハ４２３への実装に続き、第２の完全な個片化切断工程が、ダイシングブレード３１９を使用して実行され、下方から、すなわち、ルーティング基板２２５を通って上方へ、切溝３０６へ貫通する切溝４２９を切断する。この時点で、成形パッケージ２００，２８７は、周知の技術を使用してキャリア基板４２３から分離され得る。
上述した例示的な構成では、成形パッケージ２００は、典型的には、２．５Ｄ構成で配置される半導体チップ２１５，２２０を含む。しかしながら、当業者であれば、応力を低減する恩恵を備えた階段状構造を有する成形層を確立するために、上記の技術を使用して、様々な異なるタイプの成形パッケージを製造することができることを理解するであろう。例えば、図２３に示すように、成形パッケージ５００は、単一の半導体チップ５１５、パッケージ基板５０５上に実装されたルーティング構造５２５、及び、踏面５４３と蹴上５４４とを含む上記の階段状構造を有する成形層５３０を含み得る。単一のチップ５１５の場合、踏面５４３は、上述した蹴上２４３より幅広であってもよいし、そうでなくてもよい。他の態様では、成形パッケージ５００は、上述したパッケージ２００と実質的に同様であり得る。
更に別の例示的な構成では、図２４に示する成形半導体チップパッケージ６００は、インターポーザの形態のルーティング構造６２７上に２．５Ｄ構成に実装された複数の半導体チップ６１５，６２０を含み得る。ルーティング構造（インターポーザ）６２７は、シリコン、他のタイプの半導体、又は、更にはガラス構造で構成することができ、相互接続構造６１０によってパッケージ基板６０５に電気的に接続され得る。この場合も、上記のように、踏面６４３及び蹴上６４４を有する成形層６３０が製造され、応力を低減する。
図２５に示すように、パッケージ基板７０５に実装可能な別の例示的な半導体チップパッケージ７００は、成形層７２６に包囲された相互接続チップ７２２によって相互接続される半導体チップ７１５，７２０を含むことができる。薄いＲＤＬ構造７２７が成形層７２６上に製造される。半導体チップ７１５，７２０は、相互接続部７２８を含み、そのいくつかは、薄いＲＤＬ構造７２７に接続され、その他のＲＤＬ構造は、相互接続チップ７２２に接続される。成形層７２６、薄いＲＤＬ構造７２７、及び、相互接続チップ７２２は、ルーティング基板を提供する。第２の成形部７３０は、チップ７１５，７２０を少なくとも部分的に包囲し、本明細書の他の箇所で説明する技術を使用して、上述した踏面７４３及び蹴上７４４を確立して応力低減を提供するように製造することができる。成形層７２９は、相互接続構造７３４によってパッケージ基板７０５に接続された複数の導電性ピラー７３３を埋め込み得る。薄いＲＤＬ構造７２８は、半導体チップ７１５，７２０と導電性ピラー７３３との間のルーティングを提供する。
上記の例示的な説明した構成及び技術では、階段状ダイシングは、ダイシングブレードを使用して機械的ソーイングによって実行される。しかしながら、当業者であれば、他のダイシング技術が使用され得ることを理解するであろう。ここで、図１３と同様であるが、様々な任意の切溝形成及び個片化技術を示す断面図である図２６に注目する。図２６は、成形パッケージ２００の半導体チップ２１５，２２０、隣接する成形パッケージ２８７，２８８，２８９の半導体チップ、及び、ＲＤＬ構造２２５上の所定の位置に成形層２３０を有する再構成ウェハ２８５を示す。再構成ウェハ２８５は、ダイシングテープ２９５に実装されている。例えば、レーザー８１１、ウォータージェットミル８１３、又は、グリットブラスタ８１７（これらの組み合わせ、更にはこれらのうち１つ以上と機械的ソーイングとの組み合わせ）を使用して、広い切溝３０６を成形層２３０に形成し、狭い切溝３２１を成形層２３０とＲＤＬ構造２２５にわたって形成することができる。これらは、３つの可能な代替切断技術のみを表す。この場合も、ダイシングストリート２９４，３１１，３１２，３１６（図１２を参照）の各々の４つの別個の切断が実行され、成形パッケージ２００，２８７の個片化を完了する。切断工程は、チップ２１５，２２０を取り囲む成形層２３０の上記の蹴上２４４及び踏面２４３、並びに、半導体チップ２８８，２８９を取り囲む同様の蹴上３０９及び踏面３２６を得るように実行され得る。個片化に続いて、ダイシングテープ２９５を取り外すことができ、成形パッケージ２００，２８７が得られる。
本発明は、様々な修正及び代替形態の影響を受ける余地があり得るが、特定の実施形態が例として図面に示されており、本明細書で詳細に説明されている。しかしながら、本発明は、開示された特定の形態に限定されることを意図するものではないことを理解されたい。むしろ、本発明は、以下の添付の特許請求の範囲によって定義される本発明の趣旨及び範囲内にある全ての修正、均等物及び代替物を包含する。

Claims (28)

  1. 半導体チップパッケージであって、
    ルーティング基板と、
    前記ルーティング基板上に実装され、前記ルーティング基板に電気的に接続された半導体チップであって、複数の側面を有する半導体チップと、
    前記半導体チップを少なくとも部分的に包囲する成形層であって、踏面及び蹴上を有し、前記蹴上が前記複数の側面のうち少なくともいくつかに当接している、成形層と、を備える、
    半導体チップパッケージ。
  2. 前記蹴上は、前記踏面よりも狭い、
    請求項１の半導体チップパッケージ。
  3. 前記ルーティング基板は、再配線層（ＲＤＬ）構造を備える、
    請求項１の半導体チップパッケージ。
  4. 前記ルーティング基板は、インターポーザを備える、
    請求項１の半導体チップパッケージ。
  5. 前記ルーティング基板上に実装された別の半導体チップを備え、前記ルーティング基板は、前記半導体チップを前記別の半導体チップに接続する相互接続チップを含む別の成形層を備える、
    請求項１の半導体チップパッケージ。
  6. 前記半導体チップは４つの側面を含み、前記蹴上は前記４つの側面の全てに当接している、
    請求項１の半導体チップパッケージ。
  7. 前記ルーティング基板上に実装され、前記成形層によって少なくとも部分的に包囲された別の半導体チップを備える、
    請求項１の半導体チップパッケージ。
  8. 前記ルーティング基板は、前記半導体チップパッケージを別の電子デバイスに電気的に接続するための複数の相互接続構造を備える、
    請求項１の半導体チップパッケージ。
  9. 再構成ウェハであって、
    複数の半導体チップパッケージを備え、
    前記複数の半導体チップパッケージの各々は、
    ルーティング基板と、
    前記ルーティング基板上に実装され、前記ルーティング基板に電気的に接続された半導体チップであって、複数の側面を有する半導体チップと、
    前記半導体チップを少なくとも部分的に包囲する成形層であって、踏面及び蹴上を有し、前記蹴上が前記複数の側面のうち少なくともいくつかに当接している、成形層と、を備える、
    再構成ウェハ。
  10. 前記蹴上は、前記踏面よりも狭い、
    請求項８の再構成ウェハ。
  11. 前記ルーティング基板は、再配線層（ＲＤＬ）構造を備える、
    請求項９の再構成ウェハ。
  12. 前記ルーティング基板は、インターポーザを備える、
    請求項９の再構成ウェハ。
  13. 前記複数の半導体チップパッケージの各々は、前記ルーティング基板上に実装された別の半導体チップを備え、前記ルーティング基板は、前記半導体チップを前記別の半導体チップに接続する相互接続チップを含む別の成形層を備える、
    請求項９の再構成ウェハ。
  14. 前記半導体チップの各々は４つの側面を含み、前記蹴上の各々は、前記半導体チップの各々の前記４つの側面の全てに当接している、
    請求項９の再構成ウェハ。
  15. 前記複数の半導体チップパッケージの各々は、前記ルーティング基板上に実装され、前記成形層によって少なくとも部分的に包囲された別の半導体チップを備える、
    請求項９の再構成ウェハ。
  16. 前記ルーティング基板の各々は、別の電子デバイスに電気的に接続するための複数の相互接続構造を備える、
    請求項９の再構成ウェハ。
  17. 半導体チップパッケージを製造する方法であって、
    ルーティング基板上に複数の側面を有する半導体チップを実装し、前記半導体チップを前記ルーティング基板に電気的に接続することと、
    前記ルーティング基板に成形層を成形して、前記半導体チップを少なくとも部分的に包囲することであって、前記成形層は踏面及び蹴上を有し、前記蹴上が前記複数の側面のうち少なくともいくつかに当接している、ことと、
    を含む、方法。
  18. 前記成形中に前記踏面及び前記蹴上を製造することを含む、
    請求項１７の方法。
  19. 第１の幅を有する第１の切溝をソーイングして前記蹴上の幅を設定し、前記第１の切溝と位置合わせされた第２の切溝であって、前記第１の幅よりも狭い第２の幅を有する第２の切溝をソーイングすることによって、前記踏面及び前記蹴上を製造することを含む、
    請求項１７の方法。
  20. 前記第１の切溝及び前記第２の切溝を前記成形層の同じ側にソーイングすることを含む、
    請求項１９の方法。
  21. 前記第１の切溝及び前記第２の切溝を前記成形層の反対側にソーイングすることを含む、
    請求項１９の方法。
  22. 前記ルーティング基板及び前記成形層は、再構成ウェハを含む、
    請求項１７の方法。
  23. 前記蹴上は、前記踏面よりも狭い、
    請求項１７の方法。
  24. 前記ルーティング基板は、再配線層（ＲＤＬ）構造を備える、
    請求項１７の方法。
  25. 前記ルーティング基板は、インターポーザを備える、
    請求項１７の方法。
  26. 前記ルーティング基板上に別の半導体チップを実装することを含み、前記ルーティング基板は、前記半導体チップを前記別の半導体チップに接続する相互接続チップを含む別の成形層を備える、
    請求項１７の方法。
  27. 前記半導体チップは４つの側面を含み、前記蹴上は前記４つの側面の全てに当接している、
    請求項１７の方法。
  28. 前記ルーティング基板上に別の半導体チップを実装することと、
    前記別の半導体チップを前記成形層で少なくとも部分的に包囲することと、を含む、
    請求項１７の方法。
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