JP2023116644A - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP2023116644A
JP2023116644A JP2023096003A JP2023096003A JP2023116644A JP 2023116644 A JP2023116644 A JP 2023116644A JP 2023096003 A JP2023096003 A JP 2023096003A JP 2023096003 A JP2023096003 A JP 2023096003A JP 2023116644 A JP2023116644 A JP 2023116644A
Authority
JP
Japan
Prior art keywords
data line
transistor
terminal
conductive layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2023096003A
Other languages
English (en)
Other versions
JP7490860B2 (ja
Inventor
亮 荒澤
Akira Arasawa
博之 三宅
Hiroyuki Miyake
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2023116644A publication Critical patent/JP2023116644A/ja
Priority to JP2024079518A priority Critical patent/JP2024098004A/ja
Application granted granted Critical
Publication of JP7490860B2 publication Critical patent/JP7490860B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】複数の配線を用いて異なる信号を複数の画素に同じタイミングで供給する際に、各配線に形成される負荷容量の差異を低減し、表示階調のずれ及び／または信号遅延を低減することができる表示装置を提供することを目的とする。【解決手段】異なる映像信号を供給するための第１のデータ線乃至第Ｎ（Ｎは３以上の自然数）のデータ線と、第１のデータ線乃至第Ｎのデータ線のいずれか一と接続される選択トランジスタを有する画素と、を有し、第１のデータ線乃至第Ｎのデータ線のいずれか一と、選択トランジスタの一方の端子とは、第１のデータ線乃至第Ｎのデータ線を交差させることで第１のデータ線乃至第Ｎのデータ線のいずれか一を選択トランジスタの一方の端子の最近傍に配設して接続される。【選択図】図１

Description

本発明は、表示装置に関する。または本発明は、表示装置の駆動方法に関する。または、
当該表示装置を具備する電子機器に関する。
表示装置は、液晶素子を用いた液晶表示装置に代表されるように、テレビ受像機などの大
型表示装置から携帯電話などの小型表示装置に至るまで、普及が進んでいる。今後は、よ
り付加価値の高い製品が求められており開発が進められている。
今後はより一層の高付加価値化を図るために、表示装置の各画素に信号を供給する走査線
またはデータ線等の配線数を増やし、画素の駆動をより高機能化することもあり得る。例
えば特許文献１では、複数のデータ線を設ける表示装置を開示している。特許文献１では
複数のデータ線のそれぞれと、画素のトランジスタとを接続する構成について開示してい
る。
特開２００３－１８６４５１号公報
上記特許文献１と同様にして、表示装置の各画素に信号を供給する走査線またはデータ線
等の配線数を増やす場合、画素のトランジスタより配線を延ばして画素に信号を供給する
走査線またはデータ線等の配線と接続を取る構成となる。当該構成では、各配線の負荷容
量に差異が生じ、表示に不具合が起こる問題がある。負荷容量に差異が生じる場合につい
て、以下図面を参照して説明する。
図１５（Ａ）は、表示装置が有する画素の回路構成を示している。図１５（Ａ）では、Ｎ
本（Ｎは３以上の自然数）のデータ線（信号線ともいう）として、具体的に３本のデータ
線より異なる映像信号を、３つの異なる画素に供給する場合の回路構成について示してい
る。画素１５０１Ａは、トランジスタ１５０４Ａ（選択トランジスタともいう）と、表示
素子部１５０５Ａとを有する。画素１５０１Ａのトランジスタ１５０４Ａは、ゲート端子
が走査線１５０３Ａに接続され、ソース端子またはドレイン端子となる一方の端子（第１
端子ともいう）が第１のデータ線１５０２Ａに接続され、他方の端子が表示素子部１５０
５Ａに接続されている。画素１５０１Ｂは、トランジスタ１５０４Ｂ（選択トランジスタ
ともいう）と、表示素子部１５０５Ｂとを有する。画素１５０１Ｂのトランジスタ１５０
４Ｂは、ゲート端子が走査線１５０３Ｂに接続され、ソース端子またはドレイン端子とな
る一方の端子（第１端子ともいう）が第２のデータ線１５０２Ｂに接続され、他方の端子
が表示素子部１５０５Ｂに接続されている。画素１５０１Ｃは、トランジスタ１５０４Ｃ
（選択トランジスタともいう）と、表示素子部１５０５Ｃとを有する。画素１５０１Ｃの
トランジスタ１５０４Ｃは、ゲート端子が走査線１５０３Ｃに接続され、ソース端子また
はドレイン端子となる一方の端子（第１端子ともいう）が第３のデータ線１５０２Ｃに接
続され、他方の端子が表示素子部１５０５Ｃに接続されている。以上説明した図１５（Ａ
）に示す回路構成は、例えば、走査線１５０３Ａ乃至走査線１５０３Ｃの走査信号により
トランジスタ１５０４Ａ乃至トランジスタ１５０４Ｃを同時に導通状態（オン状態ともい
う）として、表示素子部１５０５Ａ乃至表示素子部１５０５Ｃに第１のデータ線１５０２
Ａ乃至第３のデータ線１５０２Ｃからの別々の映像信号を供給する場合に、有効な構成で
ある。
なお表示素子部１５０５Ａ乃至表示素子部１５０５Ｃについて具体的な表示素子の説明を
省略するが、液晶表示装置であれば液晶素子及び容量素子を設ける構成、またＥＬ素子で
あれば発光素子及び当該発光素子を駆動するためのトランジスタを設ける構成とすればよ
い。
マトリクス状に画素を配列して設ける場合、第１のデータ線１５０２Ａ乃至第３のデータ
線１５０２Ｃは、走査線１５０３Ａ乃至走査線１５０３Ｃに対して概略直交する方向に設
けられ、当該第１のデータ線１５０２Ａ乃至第３のデータ線１５０２Ｃに沿ってトランジ
スタ１５０４Ａ乃至トランジスタ１５０４Ｃを有する画素１５０１Ａ乃至画素１５０１Ｃ
が設けられることとなる。従って第１のデータ線１５０２Ａ乃至第３のデータ線１５０２
Ｃを平行に設けた場合、トランジスタ１５０４Ｂの一方の端子と第２のデータ線１５０２
Ｂとを接続する際、図１５（Ａ）に表す交差部１５０６が形成されることとなる。同様に
、トランジスタ１５０４Ｃの一方の端子と第３のデータ線１５０２Ｃとを接続する際、図
１５（Ａ）に表す交差部１５０７が形成されることとなる。当該交差部１５０６、交差部
１５０７では、第１のデータ線１５０２Ａ乃至第３のデータ線１５０２Ｃ間の電気的な短
絡（ショート）を避けるために別の層に導電層を形成し、当該導電層を介してトランジス
タ１５０４Ｂの一方の端子と第２のデータ線１５０２Ｂとの接続、及びトランジスタ１５
０４Ｃの一方の端子と第３のデータ線１５０２Ｃとの接続を図ることとなる。
しかしながら、導電層を介してトランジスタ１５０４Ｂの一方の端子と第２のデータ線１
５０２Ｂとの接続、及びトランジスタ１５０４Ｃの一方の端子と第３のデータ線１５０２
Ｃとの接続を図ることで、図１５（Ｂ）に示す回路図のように、交差部１５０６に起因す
る負荷容量１５１６、交差部１５０７に起因する負荷容量１５１７Ａ及び負荷容量１５１
７Ｂが形成されることとなる。具体的には、当該負荷容量１５１６並びに負荷容量１５１
７Ａ及び負荷容量１５１７Ｂは、前述の導電層と第１のデータ線１５０２Ａ乃至第３のデ
ータ線１５０２Ｃとの交差部の面積によって差異が生じることとなる。従って、第１のデ
ータ線１５０２Ａ乃至第２のデータ線１５０２Ｂ間では負荷容量に差異が生じてしまい、
各画素に所望の電位の信号を供給することが難しくなるといった問題が、表示階調のずれ
及び／または信号遅延といった形で顕在化してくる。
そこで本発明の一態様は、複数の配線を用いて異なる信号を複数の画素に同じタイミング
で供給する際に、各配線に形成される負荷容量の差異を低減し、表示階調のずれ及び／ま
たは信号遅延を低減することができる表示装置を提供することを目的とする。
本発明の一態様は、異なる映像信号を供給するための第１のデータ線乃至第Ｎ（Ｎは３以
上の自然数）のデータ線と、第１のデータ線乃至第Ｎのデータ線のいずれか一と接続され
る選択トランジスタを有する画素と、を有し、第１のデータ線乃至第Ｎのデータ線のいず
れか一と、選択トランジスタの一方の端子とは、第１のデータ線乃至第Ｎのデータ線を交
差させることで第１のデータ線乃至第Ｎのデータ線のいずれか一を選択トランジスタの一
方の端子の最近傍に配設して接続される表示装置である。
本発明の一態様において、選択トランジスタの他方の端子には、液晶素子を有する表示素
子が接続される表示装置でもよい。
本発明の一態様において、選択トランジスタの他方の端子には、発光素子及び発光素子を
駆動するための駆動トランジスタを有する表示素子が接続される表示装置でもよい。
本発明の一態様において、表示装置は走査線を有し、第１のデータ線乃至第Ｎのデータ線
の交差部は、走査線と同じ導電層を用いて設けられる表示装置でもよい。
本発明の一態様において、第１のデータ線乃至第Ｎのデータ線が有する交差部における導
電層によって形成された抵抗は、第１のデータ線乃至第Ｎのデータ線で均等に形成される
表示装置でもよい。
本発明の一態様は、異なる走査信号を供給するための第１の走査線乃至第Ｎ（Ｎは３以上
の自然数）の走査線と、第１の走査線乃至第Ｎの走査線のいずれか一と接続される選択ト
ランジスタを有する画素と、を有し、第１の走査線乃至第Ｎの走査線のいずれか一と、選
択トランジスタのゲート端子とは、第１の走査線乃至第Ｎの走査線を交差させることで第
１のデータ線乃至第Ｎの走査線のいずれか一を選択トランジスタのゲート端子の最近傍に
配設して接続される表示装置である。
本発明の一態様において、選択トランジスタの一方の端子には、第１のデータ線乃至第Ｎ
のデータ線のいずれか一が接続され、選択トランジスタの他方の端子には、液晶素子を有
する表示素子が接続される表示装置でもよい。
本発明の一態様において、選択トランジスタの一方の端子には、第１のデータ線乃至第Ｎ
のデータ線のいずれか一が接続され、選択トランジスタの他方の端子には、発光素子及び
発光素子を駆動するための駆動トランジスタを有する表示素子が接続される表示装置でも
よい。
本発明の一態様によれば、各配線に形成される負荷容量の差異を低減し、表示階調のずれ
及び／または信号遅延を低減することができる。
本発明の一形態における回路図。 本発明の一形態における回路図。 本発明の一形態における上面図。 本発明の一形態における回路図。 本発明の一形態における回路図。 本発明の一形態における回路図。 本発明の一形態における回路図。 本発明の一形態における回路図。 本発明の一形態における回路図及びタイミングチャート。 本発明の一形態における回路図及びブロック図。 本発明の一形態におけるタイミングチャート図。 本発明の一形態における上面図及び断面図。 本発明の一形態における断面図。 本発明の一形態における電子機器を説明する図。 反転駆動を説明するための回路図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従っ
て本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本
発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は
領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケ
ールに限定されない。
なお本明細書にて用いる第１、第２、第３、乃至第ｎ（ｎは自然数）という用語は、構成
要素の混同を避けるために付したものであり、数的に限定するものではないことを付記す
る。
（実施の形態１）
本実施の形態では、表示装置が有する画素の回路構成を説明する。なお本実施の形態で示
す回路図では、異なる信号を複数の画素に同じタイミングで供給するための複数の配線を
Ｎ本（Ｎは３以上の自然数）のデータ線（信号線ともいう）として、走査線の走査信号に
より複数の画素に異なる映像信号を供給する例について説明する。
図１（Ａ）は、表示装置が有する画素の回路構成を示している。図１（Ａ）では、Ｎ本（
Ｎは３以上の自然数）のデータ線（信号線ともいう）として、具体的に３本のデータ線よ
り異なる映像信号を、３つの異なる画素に供給する場合の回路構成について示している。
画素１０１Ａは、トランジスタ１０４Ａ（選択トランジスタともいう）と、表示素子部１
０５Ａとを有する。画素１０１Ａのトランジスタ１０４Ａは、ゲート端子が走査線１０３
Ａに接続され、ソース端子またはドレイン端子となる一方の端子（第１端子ともいう）が
第１のデータ線１０２Ａに接続され、他方の端子が表示素子部１０５Ａに接続されている
。画素１０１Ｂは、トランジスタ１０４Ｂ（選択トランジスタともいう）と、表示素子部
１０５Ｂとを有する。画素１０１Ｂのトランジスタ１０４Ｂは、ゲート端子が走査線１０
３Ｂに接続され、ソース端子またはドレイン端子となる一方の端子（第１端子ともいう）
が第２のデータ線１０２Ｂに接続され、他方の端子が表示素子部１０５Ｂに接続されてい
る。画素１０１Ｃは、トランジスタ１０４Ｃ（選択トランジスタともいう）と、表示素子
部１０５Ｃとを有する。画素１０１Ｃのトランジスタ１０４Ｃは、ゲート端子が走査線１
０３Ｃに接続され、ソース端子またはドレイン端子となる一方の端子（第１端子ともいう
）が第３のデータ線１０２Ｃに接続され、他方の端子が表示素子部１０５Ｃに接続されて
いる。以上説明した図１（Ａ）に示す回路構成は、例えば、走査線１０３Ａ乃至走査線１
０３Ｃでトランジスタ１０４Ａ乃至トランジスタ１０４Ｃを同時に導通状態（オン状態と
もいう）として、表示素子部１０５Ａ乃至表示素子部１０５Ｃに第１のデータ線１０２Ａ
乃至第３のデータ線１０２Ｃより別々の映像信号を供給する場合に、有効な構成である。
マトリクス状に画素を配列して設ける場合、第１のデータ線１０２Ａ乃至第３のデータ線
１０２Ｃは、走査線１０３Ａ乃至走査線１０３Ｃに対して概略直交する方向に設けられ、
当該第１のデータ線１０２Ａ乃至第３のデータ線１０２Ｃに沿ってトランジスタ１０４Ａ
乃至トランジスタ１０４Ｃを有する画素１０１Ａ乃至画素１０１Ｃが設けられることとな
る。図１（Ａ）に示す回路構成が上述の図１５（Ａ）に示す回路構成と異なる点は、第１
のデータ線１０２Ａ乃至第３のデータ線１０２Ｃを配設した領域において、第１のデータ
線１０２Ａ乃至第３のデータ線１０２Ｃの交差部を設けることで、第１のデータ線１０２
Ａ乃至第３のデータ線１０２Ｃのそれぞれを、対応する画素１０１Ａ乃至画素１０１Ｃに
含まれるトランジスタの一方の端子の最近傍に配設させることである。そしてトランジス
タの一方の端子と、最近傍に配設させたデータ線との接続を行う。
なお、画素とは、一つの色要素（例えばＲ（赤）Ｇ（緑）Ｂ（青）のいずれか１つ）の明
るさを制御できる表示単位に相当するものとする。従って、カラー表示装置の場合には、
カラー画像の最小表示単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成される
ものとする。ただし、カラー画像を表示するための色要素は、三色に限定されず、三色以
上を用いても良いし、ＲＧＢ以外の色を用いても良い。
なお、トランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を
有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイ
ン領域とチャネル領域とソース領域とを介して電流を流すことができる。ここで、ソース
とドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソース
またはドレインであるかを限定することが困難である。そこで、本明細書においては、ソ
ース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある
。その場合、一例としては、それぞれを一方の端子、他方の端子と表記する場合がある。
あるいは、それぞれを第１の電極（端子）、第２の電極（端子）と表記する場合がある。
あるいは、ソース領域、ドレイン領域と表記する場合がある。あるいは、ソース端子、ド
レイン端子と表記する場合がある。
なお、本明細書においてＡとＢとが接続されている、とは、ＡとＢとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的
に接続されているとは、ＡとＢとの間に何らかの電気的作用を有する対象物が存在すると
き、対象物を含むＡとＢとの間の部分がノードとなる場合を表すものとする。具体的には
、トランジスタをはじめとするスイッチング素子を介してＡとＢとが接続され、該スイッ
チング素子の導通によって、ＡとＢとが概略同電位となる場合や、抵抗素子を介してＡと
Ｂとが接続され、該抵抗素子の両端に発生する電位差が、ＡとＢとを含む回路の動作に影
響しない程度となっている場合など、回路動作を考えた場合、ＡとＢとの間の部分を同じ
ノードとして捉えて差し支えない状態である場合を表す。
なお、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを
示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換え
ることができる。
なお画素に設けるトランジスタの構造については逆スタガ型の構造でもよいし、順スタガ
型の構造でもよい。または、チャネル領域が複数の領域に分かれて直列に接続された、ダ
ブルゲート型の構造でもよい。または、ゲート電極がチャネル領域の上下に設けられたデ
ュアルゲート型の構造でもよい。また、トランジスタを構成する半導体層を複数の島状の
半導体層で形成し、スイッチング動作を実現しうるトランジスタ素子としてもよい。
図１（Ａ）において、交差部１０６は第２のデータ線１０２Ｂと第３のデータ線１０２Ｃ
とが交差した領域である。また交差部１０７は第１のデータ線１０２Ａと第２のデータ線
１０２Ｂとが交差した領域である。また交差部１０８は第１のデータ線１０２Ａと第３の
データ線１０２Ｃとが交差した領域である。また交差部１０９は第２のデータ線１０２Ｂ
と第３のデータ線１０２Ｃとが交差した領域である。また交差部１１０は第１のデータ線
１０２Ａと第２のデータ線１０２Ｂとが交差した領域である。また交差部１１１は第１の
データ線１０２Ａと第３のデータ線１０２Ｃとが交差した領域である。そして第１のデー
タ線１０２Ａはトランジスタ１０４Ａの一方の端子の最近傍に配設され、トランジスタ１
０４Ａの一方の端子が他の配線との交差を介することなく接続されることとなる。また第
２のデータ線１０２Ｂはトランジスタ１０４Ｂの一方の端子の最近傍に配設され、トラン
ジスタ１０４Ｂの一方の端子が他の配線との交差を介することなく接続されることとなる
。また第３のデータ線１０２Ｃはトランジスタ１０４Ｃの一方の端子の最近傍に配設され
、トランジスタ１０４Ｃの一方の端子が他の配線との交差を介することなく接続されるこ
ととなる。
図１（Ａ）に示す交差部１０６乃至交差部１１１は、第１のデータ線１０２Ａ乃至第３の
データ線１０２Ｃ間の電気的な短絡（ショート）を避けるために、交差するデータ線の一
方を別の導電層を用いて形成されることとなる。導電層を用いた交差部１０６乃至交差部
１１１では、交差するデータ線間で負荷容量が形成される。負荷容量は、交差するデータ
線が重畳する領域、すなわち第１のデータ線１０２Ａ乃至第３のデータ線１０２Ｃを形成
する導電層と、交差部での別の導電層とが重畳する領域において、形成される。
図１（Ｂ）には、図１（Ａ）で示した第１のデータ線１０２Ａ乃至第３のデータ線１０２
Ｃによる交差部１０６乃至交差部１１１を負荷容量として示した回路図である。図１（Ｂ
）では、図１（Ａ）と同様に、第１のデータ線１０２Ａが第１の画素１０１Ａに接続され
、第２のデータ線１０２Ｂが第２の画素１０１Ｂに接続され、第３のデータ線１０２Ｃが
第３の画素１０１Ｃに接続される。また図１（Ｂ）では、図１（Ａ）で示す交差部１０６
に起因する負荷容量を容量素子１９１で表し、図１（Ａ）で示す交差部１０７に起因する
負荷容量を容量素子１９２で表し、図１（Ａ）で示す交差部１０８に起因する負荷容量を
容量素子１９３で表し、図１（Ａ）で示す交差部１０９に起因する負荷容量を容量素子１
９４で表し、図１（Ａ）で示す交差部１１０に起因する負荷容量を容量素子１９５で表し
、図１（Ａ）で示す交差部１１１に起因する負荷容量を容量素子１９６で表している。
図１（Ｂ）に示すように、第１のデータ線１０２Ａと第２のデータ線１０２Ｂとで、容量
素子１９２及び容量素子１９５による負荷容量が形成される。また、第２のデータ線１０
２Ｂと第３のデータ線１０２Ｃとで、容量素子１９１及び容量素子１９４による負荷容量
が形成される。また、第１のデータ線１０２Ａと第３のデータ線１０２Ｃとで、容量素子
１９３及び容量素子１９６による負荷容量が形成される。前述のように負荷容量は、第１
のデータ線１０２Ａ乃至第３のデータ線１０２Ｃを形成する導電層と、交差部での別の導
電層とが重畳する領域において、形成される。そのため、本実施の形態の構成では、第１
のデータ線１０２Ａ乃至第３のデータ線１０２Ｃを配線の幅の等しいデータ線とすること
で、当該データ線のそれぞれに均等に負荷容量を形成することができる。
従って本実施の形態の構成では、第１のデータ線１０２Ａ乃至第３のデータ線１０２Ｃと
で形成される交差部の面積を等しくすることができるため、データ線のそれぞれに均等に
負荷容量を形成することができる。その結果、第１のデータ線１０２Ａ乃至第３のデータ
線１０２Ｃ間では負荷容量を均等にし、各画素に所望の電位の信号を供給することができ
る。そして表示装置は、配線間の負荷容量の差異に起因した表示階調のずれ及び／または
信号遅延を低減することができる。
次いで図２（Ａ）、（Ｂ）では、図１（Ａ）で示した表示素子部１０５Ａ乃至表示素子部
１０５Ｃについて具体的な表示素子の一例を説明する。なお、図２（Ａ）、（Ｂ）の説明
では、図１（Ａ）で示した表示素子部１０５Ａ乃至表示素子部１０５Ｃ以外の構成と重複
する箇所について説明を省略する。
図２（Ａ）に示す回路図は、図１（Ａ）で示した表示素子部１０５Ａ乃至表示素子部１０
５Ｃが液晶素子を有する構成の場合の一例について示したものである。図２（Ａ）に示す
表示素子部１０５Ａは、トランジスタ１０４Ａのソース端子またはドレイン端子となる他
方の端子（第２端子ともいう）に接続される液晶素子１２１Ａ及び容量素子１２２Ａを有
する。図２（Ａ）に示す表示素子部１０５Ｂは、トランジスタ１０４Ｂのソース端子また
はドレイン端子となる他方の端子（第２端子ともいう）に接続される液晶素子１２１Ｂ及
び容量素子１２２Ｂを有する。図２（Ａ）に示す表示素子部１０５Ｃは、トランジスタ１
０４Ｃのソース端子またはドレイン端子となる他方の端子（第２端子ともいう）に接続さ
れる液晶素子１２１Ｃ及び容量素子１２２Ｃを有する。なお液晶素子１２１Ａ乃至液晶素
子１２１Ｃは、一方の電極（画素電極、第１の電極ともいう）がトランジスタ１０４Ａ乃
至トランジスタ１０４Ｃの他方の端子に接続され、他方の電極（対向電極、第２の電極と
もいう）が共通電位線（コモン線ともいう）に接続される。また、容量素子１２２Ａ乃至
容量素子１２２Ｃは、一方の電極（第１の電極ともいう）がトランジスタ１０４Ａ乃至ト
ランジスタ１０４Ｃの他方の端子に接続され、他方の電極（第２の電極ともいう）が容量
線に接続される。なお容量素子１２２Ａ乃至容量素子１２２Ｃは必要に応じて設ければよ
く、省略することも可能である。
図２（Ｂ）に示す回路図は、図１（Ａ）で示した表示素子部１０５Ａ乃至表示素子部１０
５ＣがＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子等の発光素子を有する構
成の場合の一例について示したものである。図２（Ｂ）に示す表示素子部１０５Ａは、発
光素子１２３Ａ及び発光素子１２３Ａを駆動するためのトランジスタ１２４Ａ（駆動トラ
ンジスタともいう）を有する。図２（Ｂ）に示す表示素子部１０５Ｂは、発光素子１２３
Ｂ及び発光素子１２３Ｂを駆動するためのトランジスタ１２４Ｂ（駆動トランジスタとも
いう）を有する。図２（Ｂ）に示す表示素子部１０５Ｃは、発光素子１２３Ｃ及び発光素
子１２３Ｃを駆動するためのトランジスタ１２４Ｃ（駆動トランジスタともいう）を有す
る。なおトランジスタ１２４Ａ乃至トランジスタ１２４Ｃは、ゲート端子がトランジスタ
１０４Ａ乃至トランジスタ１０４Ｃの他方の端子に接続され、ソース端子またはドレイン
端子となる一方の端子（第１端子ともいう）が発光素子１２３Ａ乃至発光素子１２３Ｃに
電流を流すための電流供給線（電源線ともいう）に接続され、ソース端子またはドレイン
端子となる他方の端子（第２端子ともいう）が発光素子１２３Ａ乃至発光素子１２３Ｃの
一方の電極（第１の電極ともいう）に接続される。発光素子１２３Ａ乃至発光素子１２３
Ｃの他方の電極（第２の電極ともいう）がグラウンド線（共通電位線ともいう）に接続さ
れる。トランジスタ１２４Ａ乃至トランジスタ１２４Ｃのゲート端子と第１の端子との間
に容量素子を設ける構成としてもよい。
次いで、図２（Ａ）で示した表示素子部１０５Ａ乃至表示素子部１０５Ｃが液晶素子を有
する構成の回路図の上面図について具体的に示し、本発明の一態様における第１のデータ
線１０２Ａ乃至第３のデータ線１０２Ｃとで形成される交差部の面積を等しくし、データ
線のそれぞれに均等に負荷容量を形成することができるといった利点について説明する。
図３に示す上面図は、図２（Ａ）で示した回路図の上面図に相当する。なお図３では、図
２（Ａ）で説明した容量素子１２２Ａ乃至容量素子１２２Ｃを省略して説明し、液晶素子
１２１Ａ乃至液晶素子１２１Ｃに相当する構成として、液晶素子１２１Ａ乃至液晶素子１
２１Ｃの一方の電極１３１Ａ乃至一方の電極１３１Ｃ（画素電極）を示している。また図
３に示す第１のデータ線１０２Ａ乃至第３のデータ線１０２Ｃは、走査線１０３Ａ乃至走
査線１０３Ｃに直交する方向に配設して設けられる導電層（第１の導電層１４１）の他、
交差部１０６乃至交差部１１１で走査線１０３Ａ乃至走査線１０３Ｃと同じ導電層（第２
の導電層１４２）を有する。
図３に示す上面図において、交差部１０６乃至交差部１１１では、第１の導電層１４１と
第２の導電層１４２が重畳する領域で負荷容量が形成されることとなる。具体的には、第
３のデータ線１０２Ｃが有する第１の導電層１４１と第２のデータ線１０２Ｂが有する第
２の導電層１４２との交差部１０６で負荷容量が形成される。また、第１のデータ線１０
２Ａが有する第１の導電層１４１と第２のデータ線１０２Ｂが有する第２の導電層１４２
との交差部１０７で負荷容量が形成される。また、第１のデータ線１０２Ａが有する第１
の導電層１４１と第３のデータ線１０２Ｃが有する第２の導電層１４２との交差部１０８
で負荷容量が形成される。また、第２のデータ線１０２Ｂが有する第１の導電層１４１と
第３のデータ線１０２Ｃが有する第２の導電層１４２との交差部１０９で負荷容量が形成
される。また、第２のデータ線１０２Ｂが有する第１の導電層１４１と第１のデータ線１
０２Ａが有する第２の導電層１４２との交差部１１０で負荷容量が形成される。また、第
３のデータ線１０２Ｃが有する第１の導電層１４１と第１のデータ線１０２Ａが有する第
２の導電層１４２との交差部１１１で負荷容量が形成される。そして第１のデータ線１０
２Ａ乃至第３のデータ線１０２Ｃ間で、第１の導電層１４１と第２の導電層１４２を用い
て形成する交差部（交差部１０６乃至交差部１１１）の数をそれぞれ等しくすることがで
きる。そのため、第１のデータ線１０２Ａ乃至第３のデータ線１０２Ｃを配線の幅の等し
いデータ線とすることで、当該データ線のそれぞれに均等に負荷容量を形成することがで
きる。
従って本実施の形態の構成では、第１のデータ線１０２Ａ乃至第３のデータ線１０２Ｃと
で形成される交差部の面積を等しくすることができるため、データ線のそれぞれに均等に
負荷容量を形成することができる。その結果、第１のデータ線１０２Ａ乃至第３のデータ
線１０２Ｃ間では負荷容量を均等にし、各画素に所望の電位の信号を供給することができ
る。そして表示装置は、配線間の負荷容量の差異に起因した表示階調のずれ及び／または
信号遅延を低減することができる。
また図３で示した第１のデータ線１０２Ａ乃至第３のデータ線１０２Ｃでは、第１の導電
層１４１との第２の導電層１４２とで異なる導電性の導電層を用いることで第１のデータ
線１０２Ａ乃至第３のデータ線１０２Ｃの配線抵抗がそれぞれ異なるといったこともあり
得る。図４（Ａ）では、図３で示した上面図における第２の導電層１４２を抵抗素子とし
て示した回路図である。
図４（Ａ）に示すように、図３での交差部１０６を構成する第２の導電層１４２は、第２
のデータ線１０２Ｂが有する第１の抵抗素子１５１Ｂとして表される。また、図３での交
差部１０７を構成する第２の導電層１４２は、第２のデータ線１０２Ｂが有する第２の抵
抗素子１５２Ｂとして表される。また、図３での交差部１０８を構成する第２の導電層１
４２は、第３のデータ線１０２Ｃが有する第１の抵抗素子１５１Ｃとして表される。また
、図３での交差部１０９を構成する第２の導電層１４２は、第３のデータ線１０２Ｃが有
する第２の抵抗素子１５２Ｃとして表される。また、図３での交差部１１０を構成する第
２の導電層１４２は、第１のデータ線１０２Ａが有する第１の抵抗素子１５１Ａとして表
される。また、図３での交差部１１１を構成する第２の導電層１４２は、第１のデータ線
１０２Ａが有する第２の抵抗素子１５２Ａとして表される。
図４（Ａ）に示すように、本実施の形態の構成では、第１のデータ線１０２Ａは第１の抵
抗素子１５１Ａ及び第２の抵抗素子１５２Ａを有し、第２のデータ線１０２Ｂは第１の抵
抗素子１５１Ｂ及び第２の抵抗素子１５２Ｂを有し、第３のデータ線１０２Ｃは第１の抵
抗素子１５１Ｃ及び第２の抵抗素子１５２Ｃを有する構成とすることができる。すなわち
本実施の形態の構成では、第１のデータ線１０２Ａ乃至第３のデータ線１０２Ｃのそれぞ
れが有する抵抗素子の数を等しくすることができる。従って第２の導電層１４２を同じ導
電材料、同じ配線幅で構成することで、第１のデータ線１０２Ａ乃至第３のデータ線１０
２Ｃの配線抵抗を均一にすることができる。
なお第１のデータ線１０２Ａ乃至第３のデータ線１０２Ｃにおける第１の抵抗素子１５１
Ａ乃至第１の抵抗素子１５１Ｃ及び第２の抵抗素子１５２Ａ乃至第２の抵抗素子１５２Ｃ
は、第１のデータ線１０２Ａ乃至第３のデータ線１０２Ｃ中のいずれかの箇所にあればよ
く、例えば図４（Ｂ）に示すように抵抗素子となる第２の導電層１４２を設けて形成する
構成としてもよい。
なお本実施の形態の構成においては、異なる信号を複数の画素に同じタイミングで供給す
るための複数の配線として第１のデータ線乃至第３のデータ線を有する表示装置の構成に
ついて説明したが、他の配線であっても適用可能である。例えば、図２（Ｂ）で説明した
発光素子を有する構成において、発光素子１２３Ａ乃至発光素子１２３Ｃに電流を流すた
めの電流供給線を、図５に示すように第１の電流供給線１２５Ａ、第２の電流供給線１２
５Ｂ、第３の電流供給線１２５Ｃに分けて交差部１６１乃至交差部１６６を設ける構成と
してもよい。第１の電流供給線１２５Ａ、第２の電流供給線１２５Ｂ、第３の電流供給線
１２５Ｃに交差部１６１乃至交差部１６６を設ける構成とすることにより、第１の電流供
給線１２５Ａ乃至第３の電流供給線１２５Ｃをトランジスタ１２４Ａ乃至トランジスタ１
２４Ｃの一方の端子の最近傍に配設させ、トランジスタ１２４Ａ乃至トランジスタ１２４
Ｃの一方の端子を他の配線との交差を介することなく第１の電流供給線１２５Ａ乃至第３
の電流供給線１２５Ｃと接続することができる。
従って本実施の形態の構成では、第１のデータ線１０２Ａ乃至第３のデータ線１０２Ｃと
同様に、電流供給線のそれぞれに均等に負荷容量を形成することができる。その結果、第
１の電流供給線１２５Ａ乃至第３の電流供給線１２５Ｃの負荷容量を均等にし、各画素に
所望の電位の信号を供給することができる。そして表示装置は、配線間の負荷容量の差異
に起因した表示階調のずれ及び／または信号遅延を低減することができる。
以上説明したように、データ線間、または電流供給線間の負荷容量の差異を低減すること
ができる。その結果負荷容量の差異に起因した、表示階調のずれ及び／または信号遅延を
低減することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、上記実施の形態１と異なる構成について、図６、図７で説明する。な
お本実施の形態で示す構成が、上記実施の形態１で説明した図１及び図２に示す構成と異
なる点は、複数の配線として走査線を複数設けたことである。具体的には本実施の形態で
示す回路図では、異なる信号を複数の画素に同じタイミングで供給するための複数の配線
をＮ本（Ｎは３以上の自然数）の走査線として、複数の画素に異なる走査信号を供給する
例について説明する。
図６（Ａ）は、表示装置が有する画素の回路構成を示している。図６（Ａ）では、Ｎ本の
走査線として、具体的に３本の走査線より異なる走査信号を、３つの異なる画素に供給す
る場合の回路構成について示している。画素２０１Ａは、トランジスタ２０４Ａ（選択ト
ランジスタともいう）と、表示素子部２０５Ａとを有する。画素２０１Ａのトランジスタ
２０４Ａは、ゲート端子が第１の走査線２０３Ａに接続され、ソース端子またはドレイン
端子となる一方の端子（第１端子ともいう）がデータ線２０２Ａに接続され、他方の端子
が表示素子部２０５Ａに接続されている。画素２０１Ｂは、トランジスタ２０４Ｂ（選択
トランジスタともいう）と、表示素子部２０５Ｂとを有する。画素２０１Ｂのトランジス
タ２０４Ｂは、ゲート端子が第２の走査線２０３Ｂに接続され、ソース端子またはドレイ
ン端子となる一方の端子（第１端子ともいう）がデータ線２０２Ｂに接続され、他方の端
子が表示素子部２０５Ｂに接続されている。画素２０１Ｃは、トランジスタ２０４Ｃ（選
択トランジスタともいう）と、表示素子部２０５Ｃとを有する。画素２０１Ｃのトランジ
スタ２０４Ｃは、ゲート端子が第３の走査線２０３Ｃに接続され、ソース端子またはドレ
イン端子となる一方の端子（第１端子ともいう）がデータ線２０２Ｃに接続され、他方の
端子が表示素子部２０５Ｃに接続されている。以上説明した図６（Ａ）に示す回路構成は
、例えば、第１の走査線２０３Ａ乃至第３の走査線２０３Ｃの走査信号によりトランジス
タ２０４Ａ乃至トランジスタ２０４Ｃを個別に導通状態（オン状態ともいう）として、表
示素子部２０５Ａ乃至表示素子部２０５Ｃにデータ線２０２Ａ乃至データ線２０２Ｃより
映像信号を供給する場合に、有効な構成である。
マトリクス状に画素を配列して設ける場合、第１の走査線２０３Ａ乃至第３の走査線２０
３Ｃは、データ線２０２Ａ乃至データ線２０２Ｃに対して概略直交する方向に設けられ、
当該第１の走査線２０３Ａ乃至第３の走査線２０３Ｃに沿ってトランジスタ２０４Ａ乃至
トランジスタ２０４Ｃを有する画素２０１Ａ乃至画素２０１Ｃが設けられることとなる。
図６（Ａ）に示す回路構成は、第１の走査線２０３Ａ乃至第３の走査線２０３Ｃの交差部
を設けることで、第１の走査線２０３Ａ乃至第３の走査線２０３Ｃのそれぞれを、対応す
る画素２０１Ａ乃至画素２０１Ｃに含まれるトランジスタのゲート端子の最近傍に配設さ
せる。そしてトランジスタのゲート端子と、最近傍に配設させた走査線との接続を行う。
図６（Ａ）において、交差部２０６は第２の走査線２０３Ｂと第３の走査線２０３Ｃとが
交差した領域である。また交差部２０７は第１の走査線２０３Ａと第２の走査線２０３Ｂ
とが交差した領域である。また交差部２０８は第１の走査線２０３Ａと第３の走査線２０
３Ｃとが交差した領域である。また交差部２０９は第２の走査線２０３Ｂと第３の走査線
２０３Ｃとが交差した領域である。また交差部２１０は第１の走査線２０３Ａと第２の走
査線２０３Ｂとが交差した領域である。また交差部２１１は第１の走査線２０３Ａと第３
の走査線２０３Ｃとが交差した領域である。そして第１の走査線２０３Ａはトランジスタ
２０４Ａのゲート端子の最近傍に配設され、トランジスタ２０４Ａのゲート端子が他の配
線との交差を介することなく接続されることとなる。また第２の走査線２０３Ｂはトラン
ジスタ２０４Ｂのゲート端子の最近傍に配設され、トランジスタ２０４Ｂのゲート端子が
他の配線との交差を介することなく接続されることとなる。また第３の走査線２０３Ｃは
トランジスタ２０４Ｃのゲート端子の最近傍に配設され、トランジスタ２０４Ｃのゲート
端子が他の配線との交差を介することなく接続されることとなる。
図６（Ａ）に示す交差部２０６乃至交差部２１１は、第１の走査線２０３Ａ乃至第３の走
査線２０３Ｃ間の電気的な短絡（ショート）を避けるために、交差する走査線の一方を別
の導電層を用いて形成されることとなる。導電層を用いて交差部２０６乃至交差部２１１
では、交差する走査線間で負荷容量が形成される。負荷容量は、交差する走査線が重畳す
る領域、すなわち第１の走査線２０３Ａ乃至第３の走査線２０３Ｃを形成する導電層と、
交差部での別の導電層とが重畳する領域において、形成される。
図６（Ｂ）には、図６（Ａ）で示した第１の走査線２０３Ａ乃至第３の走査線２０３Ｃに
よる交差部２０６乃至交差部２１１を負荷容量として示した回路図である。図６（Ｂ）で
は、図６（Ａ）と同様に、第１の走査線２０３Ａが第１の画素２０１Ａに接続され、第２
の走査線２０３Ｂが第２の画素２０１Ｂに接続され、第３の走査線２０３Ｃが第３の画素
２０１Ｃに接続される。また図６（Ｂ）では、図６（Ａ）で示す交差部２０６に起因する
負荷容量を容量素子２９１で表し、図６（Ａ）で示す交差部２０７に起因する負荷容量を
容量素子２９２で表し、図６（Ａ）で示す交差部２０８に起因する負荷容量を容量素子２
９３で表し、図６（Ａ）で示す交差部２０９に起因する負荷容量を容量素子２９４で表し
、図６（Ａ）で示す交差部２１０に起因する負荷容量を容量素子２９５で表し、図６（Ａ
）で示す交差部２１１に起因する負荷容量を容量素子２９６で表している。
図６（Ｂ）に示すように、第１の走査線２０３Ａと第２の走査線２０３Ｂとで、容量素子
２９２及び容量素子２９５による負荷容量が形成される。また、第２の走査線２０３Ｂと
第３の走査線２０３Ｃとで、容量素子２９１及び容量素子２９４による負荷容量が形成さ
れる。また、第１の走査線２０３Ａと第３の走査線２０３Ｃとで、容量素子２９３及び容
量素子２９６による負荷容量が形成される。前述のように負荷容量は、第１の走査線２０
３Ａ乃至第３の走査線２０３Ｃを形成する導電層と、交差部での別の導電層とが重畳する
領域において、形成される。そのため、本実施の形態の構成では、第１の走査線２０３Ａ
乃至第３の走査線２０３Ｃを配線の幅の等しい走査線とすることで、当該走査線のそれぞ
れに均等に負荷容量を形成することができる。
従って本実施の形態の構成では、第１の走査線２０３Ａ乃至第３の走査線２０３Ｃとの交
差部の面積を等しくすることができるため、走査線のそれぞれに均等に負荷容量を形成す
ることができる。その結果、第１の走査線２０３Ａ乃至第３の走査線２０３Ｃ間では負荷
容量を均等にし、各画素に所望のタイミングで走査信号を供給することができる。そして
表示装置は、配線間の負荷容量の差異に起因した走査信号の遅延を低減することができる
。
次いで図７（Ａ）、（Ｂ）では、図６（Ａ）で示した表示素子部２０５Ａ乃至表示素子部
２０５Ｃについて具体的な表示素子の一例を説明する。なお、図７（Ａ）、（Ｂ）の説明
では、図６（Ａ）で示した表示素子部２０５Ａ乃至表示素子部２０５Ｃ以外の構成と重複
する箇所について説明を省略する。
図７（Ａ）に示す回路図は、図６（Ａ）で示した表示素子部２０５Ａ乃至表示素子部２０
５Ｃが液晶素子を有する構成の場合の一例について示したものである。図７（Ａ）に示す
表示素子部２０５Ａは、トランジスタ２０４Ａのソース端子またはドレイン端子となる他
方の端子（第２端子ともいう）に接続される液晶素子２２１Ａ及び容量素子２２２Ａを有
する。図７（Ａ）に示す表示素子部２０５Ｂは、トランジスタ２０４Ｂのソース端子また
はドレイン端子となる他方の端子（第２端子ともいう）に接続される液晶素子２２１Ｂ及
び容量素子２２２Ｂを有する。図７（Ａ）に示す表示素子部２０５Ｃは、トランジスタ２
０４Ｃのソース端子またはドレイン端子となる他方の端子（第２端子ともいう）に接続さ
れる液晶素子２２１Ｃ及び容量素子２２２Ｃを有する。なお液晶素子２２１Ａ乃至液晶素
子２２１Ｃは、一方の電極（画素電極、第１の電極ともいう）がトランジスタ２０４Ａ乃
至トランジスタ２０４Ｃの他方の端子に接続され、他方の電極（対向電極、第２の電極と
もいう）が共通電位線（コモン線ともいう）に接続される。また、容量素子２２２Ａ乃至
容量素子２２２Ｃは、一方の電極（第１の電極ともいう）がトランジスタ２０４Ａ乃至ト
ランジスタ２０４Ｃの他方の端子に接続され、他方の電極（第２の電極ともいう）が容量
線に接続される。なお容量素子２２２Ａ乃至容量素子２２２Ｃは必要に応じて設ければよ
く、省略することも可能である。
図７（Ｂ）に示す回路図は、図６（Ａ）で示した表示素子部２０５Ａ乃至表示素子部２０
５ＣがＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子等の発光素子を有する構
成の場合の一例について示したものである。図７（Ｂ）に示す表示素子部２０５Ａは、発
光素子２２３Ａ及び発光素子２２３Ａを駆動するためのトランジスタ２２４Ａ（駆動トラ
ンジスタともいう）を有する。図７（Ｂ）に示す表示素子部２０５Ｂは、発光素子２２３
Ｂ及び発光素子２２３Ｂを駆動するためのトランジスタ２２４Ｂ（駆動トランジスタとも
いう）を有する。図７（Ｂ）に示す表示素子部２０５Ｃは、発光素子２２３Ｃ及び発光素
子２２３Ｃを駆動するためのトランジスタ２２４Ｃ（駆動トランジスタともいう）を有す
る。なおトランジスタ２２４Ａ乃至トランジスタ２２４Ｃは、ゲート端子がトランジスタ
２０４Ａ乃至トランジスタ２０４Ｃの他方の端子に接続され、ソース端子またはドレイン
端子となる一方の端子（第１端子ともいう）が発光素子２２３Ａ乃至発光素子２２３Ｃに
電流を流すための電流供給線（電源線ともいう）に接続され、ソース端子またはドレイン
端子となる他方の端子（第２端子ともいう）が発光素子２２３Ａ乃至発光素子２２３Ｃの
一方の電極（第１の電極ともいう）に接続される。発光素子２２３Ａ乃至発光素子２２３
Ｃの他方の電極（第２の電極ともいう）がグラウンド線（共通電位線ともいう）に接続さ
れる。トランジスタ２２４Ａ乃至トランジスタ２２４Ｃのゲート端子と第１の端子との間
に容量素子を設ける構成としてもよい。
以上のことより走査線の負荷容量の差異を低減することができる。その結果負荷容量の差
異に起因した、走査信号の遅延を低減することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態では、実施の形態１で説明した回路構成でフィールドシーケンシャル方式の
表示を行う表示装置の一例について図８乃至図１１を参照して説明する。なお本実施の形
態の表示装置では、表示素子として液晶素子を用いる液晶表示装置として説明を行う。
＜液晶表示装置の構成例＞
図８（Ａ）は、液晶表示装置の構成例を示す図である。図８（Ａ）に示す液晶表示装置は
、画素部３０と、走査線駆動回路３１と、データ線駆動回路３２（信号線駆動回路ともい
う）と、各々が平行又は略平行に配設され、且つ走査線駆動回路３１によって電位が制御
される３ｎ本（ｎは、２以上の自然数）の走査線３３と、各々が平行又は略平行に配設さ
れ、且つデータ線駆動回路３２によって電位が制御される、ｍ本（ｍは、２以上の自然数
）の第１のデータ線３４１、ｍ本の第２のデータ線３４２、及びｍ本の第３のデータ線３
４３と、を有する。
さらに、画素部３０は、３つの領域（領域３０１乃至領域３０３）に分割され、領域毎に
マトリクス状（ｎ行ｍ列）に配設された複数の画素を有する。なお、各走査線３３は、画
素部３０においてマトリクス状（３ｎ行ｍ列）に配設された複数の画素のうち、いずれか
の行に配設されたｍ個の画素に接続される。また、各第１のデータ線３４１は、領域３０
１においてマトリクス状（ｎ行ｍ列）に配設された複数の画素３５１のうち、いずれかの
列に配設されたｎ個の画素に接続される。また、各第２のデータ線３４２は、領域３０２
においてマトリクス状（ｎ行ｍ列）に配設された複数の画素３５２のうち、いずれかの列
に配設されたｎ個の画素に接続される。また、各第３のデータ線３４３は、領域３０３に
おいてマトリクス状（ｎ行ｍ列）に配設された複数の画素３５３のうち、いずれかの列に
配設されたｎ個の画素に接続される。なお、第１のデータ線３４１乃至第３のデータ線３
４３は、上記実施の形態１で説明したように交差部３６１が設けられており、第１のデー
タ線３４１乃至第３のデータ線３４３を領域３０１乃至領域３０３の画素のトランジスタ
の一方の端子の最近傍に配設させる構成となる。従って、第１のデータ線３４１乃至第３
のデータ線３４３のそれぞれに、均等に負荷容量を形成することができる。その結果、各
画素に所望の電位の映像信号を供給することができ、データ線間の負荷容量の差異に起因
した表示階調のずれ及び／または信号遅延を低減することができる。
なお、走査線駆動回路３１には、外部から走査線駆動回路用スタート信号（ＧＳＰ）、走
査線駆動回路用クロック信号（ＧＣＫ）、及び高電源電位、低電源電位などの駆動用電源
が入力される。また、データ線駆動回路３２には、外部からデータ線駆動回路用スタート
信号（ＳＳＰ）、データ線駆動回路用クロック信号（ＳＣＫ）、画像信号（ｄａｔａ１～
ｄａｔａ３）などの信号、及び高電源電位、低電源電位などの駆動用電源が入力される。
図８（Ｂ）乃至図８（Ｄ）は、画素の回路構成例を示す図である。具体的には、図８（Ｂ
）は、領域３０１に配設された画素３５１の回路構成例を示す図であり、図８（Ｃ）は、
領域３０２に配設された画素３５２の回路構成例を示す図であり、図８（Ｄ）は、領域３
０３に配設された画素３５３の回路構成例を示す図である。図８（Ｂ）に示す画素３５１
は、ゲート端子が走査線３３に接続され、ソース及びドレインの一方の端子が第１のデー
タ線３４１に接続されたトランジスタ３５１１と、一方の電極がトランジスタ３５１１の
ソース及びドレインの他方の端子に接続され、他方の電極が容量線に接続された容量素子
３５１２と、一方の電極（画素電極）がトランジスタ３５１１のソース及びドレインの他
方の端子並びに容量素子３５１２の一方の電極に接続され、他方の電極（対向電極）が対
向電位を供給する配線に接続された液晶素子３５１４と、を有する。
図８（Ｃ）に示す画素３５２及び図８（Ｄ）に示す画素３５３も回路構成自体は、図８（
Ｂ）に示す画素３５１と同一である。ただし、図８（Ｃ）に示す画素３５２では、トラン
ジスタ３５２１のソース及びドレインの一方が第１のデータ線３４１ではなく第２のデー
タ線３４２に接続される点が図８（Ｂ）に示す画素３５１と異なり、図８（Ｄ）に示す画
素３５３では、トランジスタ３５３１のソース及びドレインの一方が第１のデータ線３４
１ではなく第３のデータ線３４３に接続される点が図８（Ｂ）に示す画素３５１と異なる
。
＜走査線駆動回路３１の構成例＞
図９（Ａ）は、図８（Ａ）に示す液晶表示装置が有する走査線駆動回路３１の構成例を示
す図である。図９（Ａ）に示す走査線駆動回路３１は、ｎ個の出力端子を有するシフトレ
ジスタ３１１乃至シフトレジスタ３１３を有する。なお、シフトレジスタ３１１が有する
出力端子のそれぞれは、領域３０１に配設されたｎ本の走査線３３のいずれかに接続され
、シフトレジスタ３１２が有する出力端子のそれぞれは、領域３０２に配設されたｎ本の
走査線３３のいずれかに接続され、シフトレジスタ３１３が有する出力端子のそれぞれは
、領域３０３に配設されたｎ本の走査線３３のいずれかに接続される。すなわち、シフト
レジスタ３１１は、領域３０１において走査信号を供給するシフトレジスタであり、シフ
トレジスタ３１２は、領域３０２において走査信号を供給するシフトレジスタであり、シ
フトレジスタ３１３は、領域３０３において走査信号を供給するシフトレジスタである。
具体的には、シフトレジスタ３１１は、外部から入力される走査線駆動回路用スタートパ
ルス信号（ＧＳＰ）をきっかけとして、１行目に配設された走査線３３を起点として順次
走査信号をシフト（走査線３３を走査線駆動回路用クロック信号（ＧＣＫ）１／２周期毎
に順次選択）する機能を有し、シフトレジスタ３１２は、外部から入力される走査線駆動
回路用スタートパルス信号（ＧＳＰ）をきっかけとして、ｎ＋１行目に配設された走査線
３３を起点として順次走査信号をシフトする機能を有し、シフトレジスタ３１３は、外部
から入力される走査線駆動回路用スタートパルス信号（ＧＳＰ）をきっかけとして、２ｎ
＋１行目に配設された走査線３３を起点として順次走査信号をシフトする機能を有する。
＜走査線駆動回路３１の動作例＞
上述した走査線駆動回路３１の動作例について図９（Ｂ）を参照して説明する。なお、図
９（Ｂ）には、走査線駆動回路用クロック信号（ＧＣＫ）、シフトレジスタ３１１が有す
るｎ個の出力端子から出力される信号（ＳＲ３１１ｏｕｔ）、シフトレジスタ３１２が有
するｎ個の出力端子から出力される信号（ＳＲ３１２ｏｕｔ）、及びシフトレジスタ３１
３が有するｎ個の出力端子から出力される信号（ＳＲ３１３ｏｕｔ）を示している。
サンプリング期間（Ｔ１）において、シフトレジスタ３１１では、１行目に配設された走
査線３３を起点としてｎ行目に配設された走査線３３までハイレベルの電位が１／２クロ
ック周期（水平走査期間）毎に順次シフトし、シフトレジスタ３１２では、ｎ＋１行目に
配設された走査線３３を起点として２ｎ行目に配設された走査線３３までハイレベルの電
位が１／２クロック周期（水平走査期間）毎に順次シフトし、シフトレジスタ３１３では
、２ｎ＋１行目に配設された走査線３３を起点として３ｎ行目に配設された走査線３３ま
でハイレベルの電位が１／２クロック周期（水平走査期間）毎に順次シフトする。そのた
め、走査線駆動回路３１は、走査線３３を介して、１行目に配設されたｍ個の画素３５１
からｎ行目に配設されたｍ個の画素３５１を順次選択するとともに、ｎ＋１行目に配設さ
れたｍ個の画素３５２から２ｎ行目に配設されたｍ個の画素３５２を順次選択し、２ｎ＋
１行目に配設されたｍ個の画素３５３から３ｎ行目に配設されたｍ個の画素３５３を順次
選択することになる。すなわち、走査線駆動回路３１は、水平走査期間毎に異なる３行に
配設された３ｍ個の画素に対して走査信号を供給することが可能である。
サンプリング期間（Ｔ２）及びサンプリング期間（Ｔ３）において、シフトレジスタ３１
１乃至シフトレジスタ３１３の動作は、サンプリング期間（Ｔ１）と同じである。すなわ
ち、走査線駆動回路３１は、サンプリング期間（Ｔ１）と同様に、水平走査期間毎に特定
の３行に配設された３ｍ個の画素に対して走査信号を供給することが可能である。
＜データ線駆動回路３２の構成例＞
図１０（Ａ）は、図８（Ａ）に示す液晶表示装置が有するデータ線駆動回路３２の構成例
を示す図である。図１０（Ａ）に示すデータ線駆動回路３２は、ｍ個の出力端子を有する
シフトレジスタ３２０と、ｍ個のトランジスタ３２１と、ｍ個のトランジスタ３２２と、
ｍ個のトランジスタ３２３と、を有する。なお、トランジスタ３２１のゲート端子は、シ
フトレジスタ３２０が有するｊ番目（ｊは、１以上ｍ以下の自然数）の出力端子に接続さ
れ、ソース及びドレインの一方の端子が第１の画像信号（ｄａｔａ１）を供給する配線に
接続され、ソース及びドレインの他方の端子が画素部３０においてｊ列目に配設された第
１のデータ線３４１に接続される。また、トランジスタ３２２のゲート端子は、シフトレ
ジスタ３２０が有するｊ番目（ｊは、１以上ｍ以下の自然数）の出力端子に接続され、ソ
ース及びドレインの一方の端子が第２の画像信号（ｄａｔａ２）を供給する配線に接続さ
れ、ソース及びドレインの他方の端子が画素部３０においてｊ列目に配設された第２のデ
ータ線３４２に接続される。また、トランジスタ３２３のゲート端子は、シフトレジスタ
３２０が有するｊ番目（ｊは、１以上ｍ以下の自然数）の出力端子に接続され、ソース及
びドレインの一方の端子が第３の画像信号（ｄａｔａ３）を供給する配線に接続され、ソ
ース及びドレインの他方の端子が画素部３０においてｊ列目に配設された第３のデータ線
３４３に接続される。
なお、ここでは、第１の画像信号（ｄａｔａ１）は、サンプリング期間（Ｔ１）において
、赤（Ｒ）の画像信号（バックライトが、赤（Ｒ）を点灯する際に画素において保持され
る画像信号）を第１のデータ線３４１に供給し、サンプリング期間（Ｔ２）において、緑
（Ｇ）の画像信号を第１のデータ線３４１に供給し、サンプリング期間（Ｔ３）において
、青（Ｂ）の画像信号を第１のデータ線３４１に供給することとする。また、第２の画像
信号（ｄａｔａ２）は、サンプリング期間（Ｔ１）において、青（Ｂ）の画像信号を第２
のデータ線３４２に供給し、サンプリング期間（Ｔ２）において、赤（Ｒ）の画像信号を
第２のデータ線３４２に供給し、サンプリング期間（Ｔ３）において、緑（Ｇ）の画像信
号を第２のデータ線３４２に供給することとする。また、第３の画像信号（ｄａｔａ３）
は、サンプリング期間（Ｔ１）において、緑（Ｇ）の画像信号を第３のデータ線３４３に
供給し、サンプリング期間（Ｔ２）において、青（Ｂ）の画像信号を第３のデータ線３４
３に供給し、サンプリング期間（Ｔ３）において、赤（Ｒ）の画像信号を第３のデータ線
３４３に供給することとする。
＜バックライトの構成例＞
図１０（Ｂ）は、図８（Ａ）に示す液晶表示装置の画素部３０の後方に設けられるバック
ライトの構成例を示す図である。図１０（Ｂ）に示すバックライトは、赤（Ｒ）、緑（Ｇ
）、青（Ｂ）の３色を呈する光源を備えたバックライトユニット３６を複数有する。なお
、複数のバックライトユニット３６は、マトリクス状に配設されており、且つ特定の領域
毎に点灯を制御することが可能である。ここでは、３ｎ行ｍ列に配設された複数の画素に
対するバックライトとして、少なくともｋ行ｍ列毎（ここでは、ｋは、ｎ／４とする）に
バックライトユニット３６が設けられ、該バックライトユニット３６の点灯を独立に制御
できることとする。すなわち、当該バックライトが、少なくとも１行目乃至ｋ行目の画素
用バックライトユニット～２ｎ＋３ｋ＋１行目乃至３ｎ行目の画素用バックライトユニッ
トを有し、それぞれのバックライトユニットの点灯を独立に制御できることとする。
＜液晶表示装置の動作例＞
図１１は、上述した液晶表示装置における走査信号の走査と、バックライトの点灯タイミ
ングとを示す図である。当該液晶表示装置は、サンプリング期間（Ｔ１）において、１行
目に配設されたｍ個の画素３５１からｎ行目に配設されたｍ個の画素３５１を順次選択し
、且つｎ＋１行目に配設されたｍ個の画素３５２から２ｎ行目に配設されたｍ個の画素３
５２を順次選択し、且つ２ｎ＋１行目に配設されたｍ個の画素３５３から３ｎ行目に配設
されたｍ個の画素３５３を順次選択することで、各画素に画像信号を入力することが可能
である。
また図１１に示す液晶表示装置における走査信号の走査と、バックライトの点灯タイミン
グは、領域（１行目乃至ｎ行目、ｎ＋１行目乃至２ｎ行目、及び２ｎ＋１行目乃至３ｎ行
目）毎に、走査信号の走査と、特定色を呈するバックライトユニット（赤（Ｒ）、緑（Ｇ
）、又は青（Ｂ））の点灯とを並行して行うタイミングとすることが可能である。なお、
本実施の形態の液晶表示装置では、サンプリング期間（Ｔ１）～サンプリング期間（Ｔ３
）に行われる動作によって、画素部３０において１枚の画像が形成される。すなわち、当
該液晶表示装置においては、サンプリング期間（Ｔ１）～サンプリング期間（Ｔ３）が１
フレーム期間に相当する。
＜本実施の形態の液晶表示装置について＞
本実施の形態の液晶表示装置は、上記実施の形態１の構成を適用できる第１のデータ線
３４１乃至第３のデータ線３４３は、各配線のそれぞれに均等に負荷容量を形成すること
ができる。その結果、各画素に所望の電位の映像信号を供給することができ、データ線間
の負荷容量の差異に起因した表示階調のずれ及び／または信号遅延を低減することができ
る。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
本実施の形態では、表示装置、ここでは液晶表示装置が有する画素の平面図及び断面図の
一例について図面を用いて説明する。
図１２（Ａ）は表示パネルが有する複数の画素の１つの平面図を示している。図１２（Ｂ
）は図１２（Ａ）の一点鎖線Ａ－Ｂにおける断面図である。
図１２（Ａ）において、第１のデータ線乃至第３のデータ線となる配線層（ソース電極層
１２０１Ａ乃至ソース電極層１２０１Ｃ、ドレイン電極層１２０２を含む）は、図中上下
方向（列方向）に延伸するように配置されている。走査線となる配線層（ゲート電極層１
２０３を含む）は、ソース電極層１２０１Ａ乃至ソース電極層１２０１Ｃに概略直交する
方向（図中左右方向（行方向））に延伸するように配置されている。容量配線層１２０４
は、ゲート電極層１２０３に概略平行な方向であって、且つ、ソース電極層１２０１Ａ乃
至ソース電極層１２０１Ｃに概略直交する方向（図中左右方向（行方向））に延伸するよ
うに配置されている。なお交差部１２０９は、ゲート電極層１２０３及び容量配線層１２
０４と同じ層で形成された配線層により、ソース電極層１２０１Ｂ及び１２０１Ｃが交差
する様子を示している。
図１２（Ａ）において、表示パネルの画素には、ゲート電極層１２０３を有するトランジ
スタ１２０５が設けられている。トランジスタ１２０５上には、絶縁膜１２２７、絶縁膜
１２２８、及び層間膜１２２９が設けられている。
図１２（Ａ）、図１２（Ｂ）に示す表示パネルの画素は、トランジスタ１２０５に接続さ
れる第１の電極層として透明電極層１２０８を有する。トランジスタ１２０５上の絶縁膜
１２２７、絶縁膜１２２８、及び層間膜１２２９には、開口（コンタクトホール）が形成
されている。開口（コンタクトホール）において、透明電極層１２０８とトランジスタ１
２０５とが接続されている。
図１２（Ａ）、図１２（Ｂ）に示すトランジスタ１２０５は、ゲート絶縁層１２１２を介
してゲート電極層１２０３上に配置された半導体層１２０６を有し、半導体層１２０６に
接してソース電極層１２０１Ａ及びドレイン電極層１２０２を有する。また、容量配線層
１２０４、ゲート絶縁層１２１２、及びドレイン電極層１２０２が積層して、容量素子１
２０７を形成している。
また、トランジスタ１２０５が形成される第１の基板１２１８は、液晶層１２１７を間に
挟んで第２の基板１２１９と重畳ように配置されている。
なお図１２（Ｂ）では、トランジスタ１２０５としてボトムゲート構造の逆スタガ型トラ
ンジスタを用いる例を示したが、本明細書に開示する液晶表示装置に適用できるトランジ
スタの構造は特に限定されない。例えば、ゲート絶縁層を介してゲート電極層が半導体層
の上側に配置されるトップゲート構造のトランジスタ、及び、ゲート絶縁層を介してゲー
ト電極層が半導体層の下側に配置されるボトムゲート構造のスタガ型トランジスタ及びプ
レーナ型トランジスタなどを用いることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
本実施の形態では、本明細書に開示する液晶表示装置に適用できるトランジスタの例を示
す。本明細書に開示する液晶表示装置に適用できるトランジスタの構造は特に限定されず
、例えばゲート電極が、ゲート絶縁層を介して、半導体層の上側に配置されるトップゲー
ト構造、又はゲート電極が、ゲート絶縁層を介して、半導体層の下側に配置されるボトム
ゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタは
チャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲー
ト構造もしくは三つ形成されるトリプルゲート構造であっても良い。また、チャネル領域
の上下にゲート絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート
型でもよい。図１３（Ａ）乃至図１３（Ｄ）にトランジスタの断面構造の一例を以下に示
す。
なお、図１３（Ａ）乃至図１３（Ｄ）に示すトランジスタは、半導体層として酸化物半導
体を用いるものである。酸化物半導体を用いることのメリットは、トランジスタのオン状
態にいて高い電界効果移動度（最大値で５ｃｍ２／Ｖｓｅｃ以上、好ましくは最大値で１
０ｃｍ２／Ｖｓｅｃ～１５０ｃｍ２／Ｖｓｅｃ）と、トランジスタのオフ状態において低
い単位チャネル幅あたりのオフ電流（例えば単位チャネル幅あたりのオフ電流が１ａＡ／
μｍ未満、さらに好ましくは１０ｚＡ／μｍ未満、且つ、８５℃にて１００ｚＡ／μｍ未
満）が得られることである。
図１３（Ａ）に示すトランジスタ４１０は、ボトムゲート構造のトランジスタの一つであ
り、逆スタガ型トランジスタともいう。
トランジスタ４１０は、絶縁表面を有する基板４００上に、ゲート電極層４０１、ゲート
絶縁層４０２、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０
５ｂを含む。また、トランジスタ４１０を覆い、酸化物半導体層４０３に積層する絶縁膜
４０７が設けられている。絶縁膜４０７上にはさらに保護絶縁層４０９が形成されている
。
図１３（Ｂ）に示すトランジスタ４２０は、チャネル保護型（チャネルストップ型ともい
う）と呼ばれるボトムゲート構造の一つであり逆スタガ型トランジスタともいう。
トランジスタ４２０は、絶縁表面を有する基板４００上に、ゲート電極層４０１、ゲート
絶縁層４０２、酸化物半導体層４０３、酸化物半導体層４０３のチャネル形成領域を覆う
チャネル保護層として機能する絶縁層４２７、ソース電極層４０５ａ、及びドレイン電極
層４０５ｂを含む。また、トランジスタ４２０を覆い、保護絶縁層４０９が形成されてい
る。
図１３（Ｃ）に示すトランジスタ４３０はボトムゲート型のトランジスタであり、絶縁表
面を有する基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、ソース電極層４
０５ａ、ドレイン電極層４０５ｂ、及び酸化物半導体層４０３を含む。また、トランジス
タ４３０を覆い、酸化物半導体層４０３に接する絶縁膜４０７が設けられている。絶縁膜
４０７上にはさらに保護絶縁層４０９が形成されている。
トランジスタ４３０においては、ゲート絶縁層４０２は基板４００及びゲート電極層４０
１上に接して設けられ、ゲート絶縁層４０２上にソース電極層４０５ａ、ドレイン電極層
４０５ｂが接して設けられている。そして、ゲート絶縁層４０２、及びソース電極層４０
５ａ、ドレイン電極層４０５ｂ上に酸化物半導体層４０３が設けられている。
図１３（Ｄ）に示すトランジスタ４４０は、トップゲート構造のトランジスタの一つであ
る。トランジスタ４４０は、絶縁表面を有する基板４００上に、絶縁層４３７、酸化物半
導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁層４０２、
及びゲート電極層４０１を含み、ソース電極層４０５ａ、ドレイン電極層４０５ｂにそれ
ぞれ配線層４３６ａ、配線層４３６ｂが接して設けられ接続している。
本実施の形態では、上述のとおり、半導体層として酸化物半導体層４０３を用いる。酸化
物半導体層４０３に用いる酸化物半導体としては、四元系金属酸化物であるＩｎ－Ｓｎ－
Ｇａ－Ｚｎ－Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化
物半導体、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系酸化物半導体、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系酸化物半導体
、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体、Ｓｎ－
Ａｌ－Ｚｎ－Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ－Ｚｎ－Ｏ系酸化物半導
体、Ｓｎ－Ｚｎ－Ｏ系酸化物半導体、Ａｌ－Ｚｎ－Ｏ系酸化物半導体、Ｚｎ－Ｍｇ－Ｏ系
酸化物半導体、Ｓｎ－Ｍｇ－Ｏ系酸化物半導体、Ｉｎ－Ｍｇ－Ｏ系酸化物半導体や、Ｉｎ
－Ｏ系酸化物半導体、Ｓｎ－Ｏ系酸化物半導体、Ｚｎ－Ｏ系酸化物半導体、Ｉｎ－Ｇａ－
Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＳｉＯ２を含ん
でもよい。ここで、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体とは、インジウム（Ｉ
ｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その化学
量論比はとくに問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
また、酸化物半導体層４０３は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される
薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一
または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、ま
たはＧａ及びＣｏなどがある。
酸化物半導体層４０３を用いたトランジスタ４１０、トランジスタ４２０、トランジスタ
４３０、トランジスタ４４０は、オフ状態における電流値（オフ電流値）を低くすること
ができる。よって画素において、映像信号等の電気信号を保持するための容量素子を小さ
く設計することができる。よって、画素の開口率の向上を図ることができるため、その分
の低消費電力化を図るといった効果を奏する。
また、酸化物半導体層４０３を用いたトランジスタ４１０、トランジスタ４２０、トラン
ジスタ４３０、トランジスタ４４０は、オフ電流を少なくすることができる。よって、画
素においては映像信号等の電気信号の保持時間を長くすることができ、書き込み間隔も長
く設定できる。よって１フレーム期間の周期を長くすることができ、静止画表示期間での
リフレッシュ動作の頻度を少なくすることができるため、より消費電力を抑制する効果を
高くできる。また、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分
けて作製することができるため、液晶表示装置の部品点数を削減することができる。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、バリウ
ムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いる。
ボトムゲート構造のトランジスタ４１０、トランジスタ４２０、トランジスタ４３０にお
いて、下地膜となる絶縁膜を基板とゲート電極層の間に設けてもよい。下地膜は、基板か
らの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸
化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造によ
り形成することができる。
ゲート電極層４０１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて、単層でまたは積層して形成することができる。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層
、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハ
フニウム層を単層で又は積層して形成することができる。例えば、第１のゲート絶縁層と
してプラズマＣＶＤ法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮ
ｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ
以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、合計膜厚２０
０ｎｍのゲート絶縁層とする。
ソース電極層４０５ａ、ドレイン電極層４０５ｂに用いる導電膜としては、例えば、Ａｌ
、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素を含む金属膜、または上述し
た元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン
膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方また
は双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜
、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
ソース電極層４０５ａ、ドレイン電極層４０５ｂに接続する配線層４３６ａ、配線層４３
６ｂのような導電膜も、ソース電極層４０５ａ、ドレイン電極層４０５ｂと同様な材料を
用いることができる。
また、ソース電極層４０５ａ、ドレイン電極層４０５ｂ（これと同じ層で形成される配線
層を含む）となる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸
化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ
）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化イ
ンジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリ
コンを含ませたものを用いることができる。
酸化物半導体層の上方に設けられる絶縁膜４０７、４２７、下方に設けられる絶縁層４３
７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸
化窒化アルミニウム膜などの無機絶縁膜を用いることができる。
また、酸化物半導体層の上方に設けられる保護絶縁層４０９は、窒化シリコン膜、窒化ア
ルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いる
ことができる。
また、保護絶縁層４０９上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜
を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン
、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ
－ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層
させることで、平坦化絶縁膜を形成してもよい。
本実施の形態を用いて作製した酸化物半導体層を含むトランジスタは、水素及び水分を除
去することで高純度化することにより、オフ電流を少なくすることができる。また、高純
度化された酸化物半導体層は、レーザ照射等の処理を経ることなく作製でき、大面積基板
へのトランジスタの形成を可能にすることができるため、好適である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態６）
本明細書に開示する表示装置は、さまざまな電子機器（遊技機も含む）に適用することが
できる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受
信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ
等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）
、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが
挙げられる。上記実施の形態で説明した表示装置を具備する電子機器の例について説明す
る。
図１４（Ａ）は、電子書籍の一例を示している。図１４（Ａ）に示す電子書籍は、筐体１
７００及び筐体１７０１の２つの筐体で構成されている。筐体１７００及び筐体１７０１
は、蝶番１７０４により一体になっており、開閉動作を行うことができる。このような構
成により、書籍のような動作を行うことが可能となる。
筐体１７００には表示部１７０２が組み込まれ、筐体１７０１には表示部１７０３が組み
込まれている。表示部１７０２及び表示部１７０３は、続き画面を表示する構成としても
よいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすること
で、例えば右側の表示部（図１４（Ａ）では表示部１７０２）に文章を表示し、左側の表
示部（図１４（Ａ）では表示部１７０３）に画像を表示することができる。
また、図１４（Ａ）では、筐体１７００に操作部等を備えた例を示している。例えば、筐
体１７００は、電源入力端子１７０５、操作キー１７０６、スピーカ１７０７等を備えて
いる。操作キー１７０６により、頁を送ることができる。なお、筐体の表示部と同一面に
キーボードやポインティングディバイス等を備える構成としてもよい。また、筐体の裏面
や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、及びＵＳＢケーブル等の各種ケ
ーブルと接続可能な端子等）、記録媒体挿入部等を備える構成としてもよい。さらに、図
１４（Ａ）に示す電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
図１４（Ｂ）は、表示装置を用いたデジタルフォトフレームの一例を示している。例えば
、図１４（Ｂ）に示すデジタルフォトフレームは、筐体１７１１に表示部１７１２が組み
込まれている。表示部１７１２は、各種画像を表示することが可能であり、例えば、デジ
タルカメラ等で撮影した画像データを表示させることで、通常の写真立てと同様に機能さ
せることができる。
なお、図１４（Ｂ）に示すデジタルフォトフレームは、操作部、外部接続用端子（ＵＳＢ
端子、ＵＳＢケーブル等の各種ケーブルと接続可能な端子等）、記録媒体挿入部等を備え
る構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏
面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記
録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像
データを取り込み、取り込んだ画像データを表示部１７１２に表示させることができる。
図１４（Ｃ）は、表示装置を用いたテレビジョン装置の一例を示している。図１４（Ｃ）
に示すテレビジョン装置は、筐体１７２１に表示部１７２２が組み込まれている。表示部
１７２２により、映像を表示することが可能である。また、ここでは、スタンド１７２３
により筐体１７２１を支持した構成を示している。表示部１７２２は、上記実施の形態に
示した表示装置を適用することができる。
図１４（Ｃ）に示すテレビジョン装置の操作は、筐体１７２１が備える操作スイッチや、
別体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより
、チャンネルや音量の操作を行うことができ、表示部１７２２に表示される映像を操作す
ることができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示
する表示部を設ける構成としてもよい。
図１４（Ｄ）は、表示装置を用いた携帯電話機の一例を示している。図１４（Ｄ）に示す
携帯電話機は、筐体１７３１に組み込まれた表示部１７３２の他、操作ボタン１７３３、
操作ボタン１７３７、外部接続ポート１７３４、スピーカ１７３５、及びマイク１７３６
等を備えている。
図１４（Ｄ）に示す携帯電話機は、表示部１７３２がタッチパネルになっており、指等の
接触により、表示部１７３２の表示内容を操作することができる。また、電話の発信、或
いはメールの作成等は、表示部１７３２を指等で接触することにより行うことができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
１０１Ａ 画素
１０１Ｂ 画素
１０１Ｃ 画素
１０２Ａ 第１のデータ線
１０２Ｂ 第２のデータ線
１０２Ｃ 第３のデータ線
１０３Ａ 走査線
１０３Ｂ 走査線
１０３Ｃ 走査線
１０４Ａ トランジスタ
１０４Ｂ トランジスタ
１０４Ｃ トランジスタ
１０５Ａ 表示素子部
１０５Ｂ 表示素子部
１０５Ｃ 表示素子部
１０６ 交差部
１０７ 交差部
１０８ 交差部
１０９ 交差部
１１０ 交差部
１１１ 交差部
１２１Ａ 液晶素子
１２１Ｂ 液晶素子
１２１Ｃ 液晶素子
１２２Ａ 容量素子
１２２Ｂ 容量素子
１２２Ｃ 容量素子
１２３Ａ 発光素子
１２３Ｂ 発光素子
１２３Ｃ 発光素子
１２４Ａ トランジスタ
１２４Ｂ トランジスタ
１２４Ｃ トランジスタ
１２５Ａ 第１の電流供給線
１２５Ｂ 第２の電流供給線
１２５Ｃ 第３の電流供給線
１３１Ａ 一方の電極
１３１Ｂ 一方の電極
１３１Ｃ 一方の電極
１４１ 第１の導電層
１４２ 第２の導電層
１６１ 交差部
１６２ 交差部
１６３ 交差部
１６４ 交差部
１６５ 交差部
１６６ 交差部
１９１ 容量素子
１９２ 容量素子
１９３ 容量素子
１９４ 容量素子
１９５ 容量素子
１９６ 容量素子
２０１Ａ 画素
２０１Ｂ 画素
２０１Ｃ 画素
２０２Ａ データ線
２０２Ｂ データ線
２０２Ｃ データ線
２０３Ａ 第１の走査線
２０３Ｂ 第２の走査線
２０３Ｃ 第３の走査線
２０４Ａ トランジスタ
２０４Ｂ トランジスタ
２０４Ｃ トランジスタ
２０５Ａ 表示素子部
２０５Ｂ 表示素子部
２０５Ｃ 表示素子部
２０６ 交差部
２０７ 交差部
２０８ 交差部
２０９ 交差部
２１０ 交差部
２１１ 交差部
２２１Ａ 液晶素子
２２１Ｂ 液晶素子
２２１Ｃ 液晶素子
２２２Ａ 容量素子
２２２Ｂ 容量素子
２２２Ｃ 容量素子
２２３Ａ 発光素子
２２３Ｂ 発光素子
２２３Ｃ 発光素子
２２４Ａ トランジスタ
２２４Ｂ トランジスタ
２２４Ｃ トランジスタ
２９１ 容量素子
２９２ 容量素子
２９３ 容量素子
２９４ 容量素子
２９５ 容量素子
２９６ 容量素子
３０ 画素部
３１ 走査線駆動回路
３２ データ線駆動回路
３３ 走査線
３０１ 領域
３０２ 領域
３０３ 領域
３１１ シフトレジスタ
３１２ シフトレジスタ
３１３ シフトレジスタ
３２０ シフトレジスタ
３２１ トランジスタ
３２２ トランジスタ
３２３ トランジスタ
３４１ 第１のデータ線
３４２ 第２のデータ線
３４３ 第３のデータ線
３５１ 画素
３５２ 画素
３５３ 画素
３５１１ トランジスタ
３５１２ 容量素子
３５１４ 液晶素子
３５２１ トランジスタ
３５３１ トランジスタ
３６ バックライトユニット
３６１ 交差部
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０７ 絶縁膜
４０９ 保護絶縁層
４１０ トランジスタ
４２０ トランジスタ
４２７ 絶縁層
４３０ トランジスタ
４３６ａ 配線層
４３６ｂ 配線層
４３７ 絶縁層
４４０ トランジスタ
１２０１Ａ ソース電極層
１２０１Ｂ ソース電極層
１２０１Ｃ ソース電極層
１２０２ ドレイン電極層
１２０３ ゲート電極層
１２０４ 容量配線層
１２０５ トランジスタ
１２０６ 半導体層
１２０７ 容量素子
１２０８ 透明電極層
１２０９ 交差部
１２１２ ゲート絶縁層
１２１７ 液晶層
１２１８ 第１の基板
１２１９ 第２の基板
１２２７ 絶縁膜
１２２８ 絶縁膜
１２２９ 層間膜
１５０１Ａ 画素
１５０１Ｂ 画素
１５０１Ｃ 画素
１５０２Ａ 第１のデータ線
１５０２Ｂ 第２のデータ線
１５０２Ｃ 第３のデータ線
１５０３Ａ 走査線
１５０３Ｂ 走査線
１５０３Ｃ 走査線
１５０４Ａ トランジスタ
１５０４Ｂ トランジスタ
１５０４Ｃ トランジスタ
１５０５Ａ 表示素子部
１５０５Ｂ 表示素子部
１５０５Ｃ 表示素子部
１５０６ 交差部
１５０７ 交差部
１５１６ 負荷容量
１５１７Ａ 負荷容量
１５１７Ｂ 負荷容量
１５１Ａ 抵抗素子
１５１Ｂ 抵抗素子
１５１Ｃ 抵抗素子
１５２Ａ 抵抗素子
１５２Ｂ 抵抗素子
１５２Ｃ 抵抗素子
１７００ 筐体
１７０１ 筐体
１７０２ 表示部
１７０３ 表示部
１７０４ 蝶番
１７０５ 電源入力端子
１７０６ 操作キー
１７０７ スピーカ
１７１１ 筐体
１７１２ 表示部
１７２１ 筐体
１７２２ 表示部
１７２３ スタンド
１７３１ 筐体
１７３２ 表示部
１７３３ 操作ボタン
１７３４ 外部接続ポート
１７３５ スピーカ
１７３６ マイク
１７３７ 操作ボタン

Claims (2)

  1. 一方向に沿って順に配置された第１の回路乃至第３の回路と、
    前記第１の回路が有する第１のトランジスタのソースまたはドレインの一方と常に導通しており、かつ、第１の信号が入力される第１の配線と、
    前記第２の回路が有する第２のトランジスタのソースまたはドレインの一方と常に導通しており、かつ、第２の信号が入力される第２の配線と、
    前記第３の回路が有する第３のトランジスタのソースまたはドレインの一方と常に導通しており、かつ、第３の信号が入力される第３の配線と、を有し、
    前記第１の配線は、第１の導電層乃至第３の導電層を有し、
    前記第１の導電層及び前記第２の導電層は、前記第３の導電層を介して常に導通しており、
    前記第２の配線は、第４の導電層乃至第６の導電層を有し、
    前記第４の導電層及び前記第５の導電層は、前記第６の導電層を介して常に導通しており、
    前記第３の配線は、第７の導電層乃至第９の導電層を有し、
    前記第７の導電層及び前記第８の導電層は、前記第９の導電層を介して常に導通しており、
    前記第１の導電層及び前記第２の導電層は、前記第１のトランジスタのソースまたはドレインの他方としての機能を有する導電層と同層に配置され、
    前記第４の導電層及び前記第５の導電層は、前記第２のトランジスタのソースまたはドレインの他方としての機能を有する導電層と同層に配置され、
    前記第７の導電層及び前記第８の導電層は、前記第３のトランジスタのソースまたはドレインの他方としての機能を有する導電層と同層に配置され、
    前記第６の導電層は、前記第７の導電層と交差する領域を有し、
    前記第３の導電層は、前記第８の導電層と交差する領域を有する、
    表示装置。
  2. 一方向に沿って順に配置された第１の回路乃至第３の回路と、
    前記第１の回路が有する第１のトランジスタのソースまたはドレインの一方と常に導通しており、かつ、第１の信号が入力される第１の配線と、
    前記第２の回路が有する第２のトランジスタのソースまたはドレインの一方と常に導通しており、かつ、第２の信号が入力される第２の配線と、
    前記第３の回路が有する第３のトランジスタのソースまたはドレインの一方と常に導通しており、かつ、第３の信号が入力される第３の配線と、を有し、
    前記第１の配線は、第１の導電層乃至第３の導電層を有し、
    前記第１の導電層及び前記第２の導電層は、前記第３の導電層を介して常に導通しており、
    前記第２の配線は、第４の導電層乃至第６の導電層を有し、
    前記第４の導電層及び前記第５の導電層は、前記第６の導電層を介して常に導通しており、
    前記第３の配線は、第７の導電層乃至第９の導電層を有し、
    前記第７の導電層及び前記第８の導電層は、前記第９の導電層を介して常に導通しており、
    前記第１の導電層及び前記第２の導電層は、前記第１のトランジスタのソースまたはドレインの他方としての機能を有する導電層と同層に配置され、
    前記第４の導電層及び前記第５の導電層は、前記第２のトランジスタのソースまたはドレインの他方としての機能を有する導電層と同層に配置され、
    前記第７の導電層及び前記第８の導電層は、前記第３のトランジスタのソースまたはドレインの他方としての機能を有する導電層と同層に配置され、
    前記第６の導電層は、前記第７の導電層と交差する領域において、前記第７の導電層の下方に配置され、
    前記第３の導電層は、前記第８の導電層と交差する領域において、前記第８の導電層の下方に配置される、
    表示装置。
JP2023096003A 2010-06-04 2023-06-12 表示装置 Active JP7490860B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024079518A JP2024098004A (ja) 2010-06-04 2024-05-15 表示装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010129326 2010-06-04
JP2010129326 2010-06-04
JP2021166948A JP2022023858A (ja) 2010-06-04 2021-10-11 表示装置
JP2023080071A JP7296533B1 (ja) 2010-06-04 2023-05-15 表示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2023080071A Division JP7296533B1 (ja) 2010-06-04 2023-05-15 表示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024079518A Division JP2024098004A (ja) 2010-06-04 2024-05-15 表示装置

Publications (2)

Publication Number Publication Date
JP2023116644A true JP2023116644A (ja) 2023-08-22
JP7490860B2 JP7490860B2 (ja) 2024-05-27

Family

ID=45064214

Family Applications (10)

Application Number Title Priority Date Filing Date
JP2011123530A Active JP5766031B2 (ja) 2010-06-04 2011-06-01 表示装置及び電子機器
JP2015120828A Active JP6025919B2 (ja) 2010-06-04 2015-06-16 表示装置及び電子機器
JP2016199786A Active JP6424192B2 (ja) 2010-06-04 2016-10-11 表示装置
JP2018198067A Expired - Fee Related JP6637571B2 (ja) 2010-06-04 2018-10-22 表示装置
JP2019230799A Withdrawn JP2020091483A (ja) 2010-06-04 2019-12-20 表示装置
JP2021166948A Withdrawn JP2022023858A (ja) 2010-06-04 2021-10-11 表示装置
JP2022139238A Active JP7289005B2 (ja) 2010-06-04 2022-09-01 表示装置
JP2023080071A Active JP7296533B1 (ja) 2010-06-04 2023-05-15 表示装置
JP2023096003A Active JP7490860B2 (ja) 2010-06-04 2023-06-12 表示装置
JP2024079518A Pending JP2024098004A (ja) 2010-06-04 2024-05-15 表示装置

Family Applications Before (8)

Application Number Title Priority Date Filing Date
JP2011123530A Active JP5766031B2 (ja) 2010-06-04 2011-06-01 表示装置及び電子機器
JP2015120828A Active JP6025919B2 (ja) 2010-06-04 2015-06-16 表示装置及び電子機器
JP2016199786A Active JP6424192B2 (ja) 2010-06-04 2016-10-11 表示装置
JP2018198067A Expired - Fee Related JP6637571B2 (ja) 2010-06-04 2018-10-22 表示装置
JP2019230799A Withdrawn JP2020091483A (ja) 2010-06-04 2019-12-20 表示装置
JP2021166948A Withdrawn JP2022023858A (ja) 2010-06-04 2021-10-11 表示装置
JP2022139238A Active JP7289005B2 (ja) 2010-06-04 2022-09-01 表示装置
JP2023080071A Active JP7296533B1 (ja) 2010-06-04 2023-05-15 表示装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2024079518A Pending JP2024098004A (ja) 2010-06-04 2024-05-15 表示装置

Country Status (3)

Country Link
US (1) US8599347B2 (ja)
JP (10) JP5766031B2 (ja)
KR (5) KR101758297B1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012103683A (ja) 2010-10-14 2012-05-31 Semiconductor Energy Lab Co Ltd 表示装置及び表示装置の駆動方法
CN103176319B (zh) * 2011-12-20 2015-09-09 上海天马微电子有限公司 显示面板及其驱动方法
KR102099262B1 (ko) * 2012-07-11 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치, 및 액정 표시 장치의 구동 방법
CN103943032B (zh) 2014-04-01 2016-03-02 京东方科技集团股份有限公司 一种阵列基板及显示装置
JP6380186B2 (ja) * 2015-03-25 2018-08-29 株式会社Ｊｖｃケンウッド 液晶表示装置
US10083991B2 (en) * 2015-12-28 2018-09-25 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
JP6634302B2 (ja) * 2016-02-02 2020-01-22 株式会社ジャパンディスプレイ 表示装置
CN110114718B (zh) * 2017-01-16 2023-10-10 株式会社半导体能源研究所 显示装置及其制造方法
KR20230164749A (ko) * 2017-02-17 2023-12-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP6936750B2 (ja) * 2018-02-23 2021-09-22 パナソニック液晶ディスプレイ株式会社 液晶表示装置
JP7261071B2 (ja) * 2018-07-26 2023-04-19 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 表示装置
CN111370432A (zh) 2018-12-26 2020-07-03 松下知识产权经营株式会社 摄像装置
US12035591B2 (en) * 2019-04-26 2024-07-09 Sharp Kabushiki Kaisha Arrangement of pixel circuts in a display device
CN111402743A (zh) * 2020-03-24 2020-07-10 昆山国显光电有限公司 显示面板及显示装置
KR20220129694A (ko) 2021-03-16 2022-09-26 삼성디스플레이 주식회사 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20230151584A (ko) * 2022-04-25 2023-11-02 삼성디스플레이 주식회사 표시 장치
JP2023167716A (ja) * 2022-05-12 2023-11-24 株式会社ジャパンディスプレイ 表示装置

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3118345B2 (ja) 1993-04-20 2000-12-18 シャープ株式会社 液晶表示装置
GB9803441D0 (en) * 1998-02-18 1998-04-15 Cambridge Display Tech Ltd Electroluminescent devices
KR100289538B1 (ko) * 1998-05-20 2001-06-01 김순택 박막트랜지스터 액정표시소자의 배선 레이아웃
EP0997868B1 (en) 1998-10-30 2012-03-14 Semiconductor Energy Laboratory Co., Ltd. Field sequential liquid crystal display device and driving method thereof, and head mounted display
JP4674926B2 (ja) * 1999-02-12 2011-04-20 エーユー オプトロニクス コーポレイション 液晶ディスプレイパネル及びその製造方法
JP3428511B2 (ja) 1999-07-02 2003-07-22 日本電気株式会社 アクティブマトリクス型液晶表示装置
JP2001184873A (ja) 1999-12-27 2001-07-06 Toshiba Corp 半導体メモリ装置およびフラッシュメモリ装置
US6882012B2 (en) 2000-02-28 2005-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method of manufacturing the same
JP4777500B2 (ja) 2000-06-19 2011-09-21 三菱電機株式会社 アレイ基板およびそれを用いた表示装置ならびにアレイ基板の製造方法
JP2002008377A (ja) 2000-06-21 2002-01-11 Seiko Epson Corp 半導体装置
JP3949407B2 (ja) 2000-08-18 2007-07-25 株式会社半導体エネルギー研究所 液晶表示装置
TW518552B (en) 2000-08-18 2003-01-21 Semiconductor Energy Lab Liquid crystal display device, method of driving the same, and method of driving a portable information device having the liquid crystal display device
JP4570278B2 (ja) * 2000-08-28 2010-10-27 シャープ株式会社 アクティブマトリクス基板
US7385579B2 (en) 2000-09-29 2008-06-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method of driving the same
KR100390456B1 (ko) * 2000-12-13 2003-07-07 엘지.필립스 엘시디 주식회사 액정 디스플레이 패널 및 그 제조방법
KR100848108B1 (ko) * 2001-03-16 2008-07-24 삼성전자주식회사 액정 표시 장치, 그의 박막 트랜지스터 기판 및 그 제조방법
JP3913489B2 (ja) * 2001-03-28 2007-05-09 三洋電機株式会社 半導体装置
JP3946547B2 (ja) * 2001-06-05 2007-07-18 シャープ株式会社 アクティブマトリクス基板および表示装置ならびに検出装置
JP2003050404A (ja) * 2001-08-06 2003-02-21 Hitachi Ltd アクティブマトリクス型液晶表示装置
KR100404203B1 (ko) * 2001-08-21 2003-11-03 엘지전자 주식회사 트리플 스캔 구조의 유기 ｅｌ 소자
JP2003076331A (ja) 2001-08-31 2003-03-14 Seiko Epson Corp 表示装置および電子機器
JP2003122306A (ja) * 2001-10-10 2003-04-25 Sony Corp アクティブマトリクス型表示装置およびアクティブマトリクス型有機エレクトロルミネッセンス表示装置
US6862052B2 (en) * 2001-12-14 2005-03-01 Samsung Electronics Co., Ltd. Liquid crystal display, thin film transistor array panel for liquid crystal display and manufacturing method thereof
JP2003186451A (ja) 2001-12-20 2003-07-04 Sharp Corp マトリクス型画像表示装置
JP4008716B2 (ja) 2002-02-06 2007-11-14 シャープ株式会社 フラットパネル表示装置およびその製造方法
JP4181804B2 (ja) * 2002-07-04 2008-11-19 アルプス電気株式会社 液晶表示装置
JP2004077567A (ja) 2002-08-09 2004-03-11 Semiconductor Energy Lab Co Ltd 表示装置及びその駆動方法
JP2004109991A (ja) 2002-08-30 2004-04-08 Sanyo Electric Co Ltd 表示駆動回路
JP2004094058A (ja) 2002-09-02 2004-03-25 Semiconductor Energy Lab Co Ltd 液晶表示装置および液晶表示装置の駆動方法
US7193593B2 (en) 2002-09-02 2007-03-20 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method of driving a liquid crystal display device
JP2004226543A (ja) 2003-01-21 2004-08-12 Sharp Corp 表示装置
TWI368774B (en) 2003-07-14 2012-07-21 Semiconductor Energy Lab Light-emitting device
KR100560450B1 (ko) * 2004-04-29 2006-03-13 삼성에스디아이 주식회사 발광 표시 패널 및 발광 표시 장치
JP4846998B2 (ja) * 2004-10-08 2011-12-28 株式会社 日立ディスプレイズ 画像表示装置
KR100612392B1 (ko) * 2004-10-13 2006-08-16 삼성에스디아이 주식회사 발광 표시 장치 및 발광 표시 패널
JP4655589B2 (ja) * 2004-11-08 2011-03-23 ソニー株式会社 表示装置とその駆動方法及び画素回路の駆動方法
JP5201791B2 (ja) * 2004-12-06 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び電子機器
KR101085142B1 (ko) * 2004-12-24 2011-11-21 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
KR101108391B1 (ko) * 2004-12-31 2012-01-30 엘지디스플레이 주식회사 액정 표시장치
KR20060112043A (ko) * 2005-04-26 2006-10-31 삼성전자주식회사 액정 표시 장치
KR20060128445A (ko) * 2005-06-10 2006-12-14 삼성전자주식회사 유기전계발광 표시패널 및 이를 갖는 표시장치
JP2007012359A (ja) * 2005-06-29 2007-01-18 Hitachi Displays Ltd 有機ｅｌ表示装置
KR101179233B1 (ko) * 2005-09-12 2012-09-04 삼성전자주식회사 액정표시장치 및 그 제조방법
CN100365496C (zh) * 2005-10-13 2008-01-30 友达光电股份有限公司 有源器件矩阵基板及其修补方法
JP2007248744A (ja) 2006-03-15 2007-09-27 Toshiba Matsushita Display Technology Co Ltd アクティブマトリックス型表示装置
JP5092304B2 (ja) * 2006-07-31 2012-12-05 ソニー株式会社 表示装置および画素回路のレイアウト方法
KR101345728B1 (ko) * 2006-12-04 2013-12-30 삼성디스플레이 주식회사 표시장치
JP4655061B2 (ja) * 2007-04-20 2011-03-23 セイコーエプソン株式会社 電気光学装置及び電子機器
KR101634970B1 (ko) * 2007-05-18 2016-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
JP5056265B2 (ja) * 2007-08-15 2012-10-24 ソニー株式会社 表示装置および電子機器
JP2009047902A (ja) 2007-08-20 2009-03-05 Hitachi Displays Ltd 表示装置
KR101450124B1 (ko) * 2007-12-03 2014-10-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
TWI368780B (en) 2008-05-16 2012-07-21 Au Optronics Corp Flat-panel display device having test architecture
KR101703511B1 (ko) 2008-06-27 2017-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터
JP2010122355A (ja) * 2008-11-18 2010-06-03 Canon Inc 表示装置及びカメラ
US8530897B2 (en) 2008-12-11 2013-09-10 Semiconductor Energy Laboratory Co., Ltd. Display device including an inverter circuit having a microcrystalline layer
JP5100670B2 (ja) 2009-01-21 2012-12-19 株式会社半導体エネルギー研究所 タッチパネル、電子機器
JP2010281908A (ja) * 2009-06-02 2010-12-16 Panasonic Corp 画像表示装置
US8830278B2 (en) 2010-04-09 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for driving the same
TWI432860B (zh) * 2010-08-31 2014-04-01 Au Optronics Corp 畫素結構

Also Published As

Publication number Publication date
US8599347B2 (en) 2013-12-03
JP2019045866A (ja) 2019-03-22
KR101810993B1 (ko) 2017-12-20
JP2022023858A (ja) 2022-02-08
JP2023109866A (ja) 2023-08-08
JP6025919B2 (ja) 2016-11-16
KR20110133421A (ko) 2011-12-12
KR20170083521A (ko) 2017-07-18
JP7289005B2 (ja) 2023-06-08
JP2024098004A (ja) 2024-07-19
JP6637571B2 (ja) 2020-01-29
JP2020091483A (ja) 2020-06-11
KR20180067492A (ko) 2018-06-20
JP7296533B1 (ja) 2023-06-22
KR20170142147A (ko) 2017-12-27
JP2022184859A (ja) 2022-12-13
JP2015228029A (ja) 2015-12-17
KR101928896B1 (ko) 2018-12-13
KR101868902B1 (ko) 2018-06-19
JP5766031B2 (ja) 2015-08-19
JP7490860B2 (ja) 2024-05-27
JP6424192B2 (ja) 2018-11-14
KR102059454B1 (ko) 2019-12-26
KR20180133357A (ko) 2018-12-14
JP2012014168A (ja) 2012-01-19
KR101758297B1 (ko) 2017-07-26
JP2017027078A (ja) 2017-02-02
US20110299003A1 (en) 2011-12-08

Similar Documents

Publication Publication Date Title
JP7296533B1 (ja) 表示装置
US20180158417A1 (en) Display panel and display device
US20190041682A1 (en) Display device and electronic apparatus
JP5766012B2 (ja) 液晶表示装置
JP5745713B2 (ja) 液晶表示装置
KR101918641B1 (ko) 액정 표시 장치 및 전자 기기
JP2016066082A (ja) 表示装置
JP2010230888A (ja) 電気光学装置および電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230623

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240329

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240423

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240515

R150 Certificate of patent or registration of utility model

Ref document number: 7490860

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150