JP2022514081A - 低インダクタンスビアアセンブリを備える多層フィルタ - Google Patents

低インダクタンスビアアセンブリを備える多層フィルタ Download PDF

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Abstract

多層フィルタが、上面と、底面と、上面および底面間のＺ方向における厚みとを有する誘電体層とを備えることができる。多層フィルタは、誘電体層の上面に形成された導電層を含むことができる。多層フィルタは、誘電体層に形成され、誘電体層の上面において導電層に接続されたビアアセンブリを備えることができる。ビアアセンブリは、誘電体層の底面まで延びることができる。ビアアセンブリは、Ｚ方向における長さと、Ｚ方向に垂直なＸ－Ｙ平面における総断面積とを有することができる。ビアアセンブリは、約３．２５よりも大きい面積対二乗長さ比を有することができる。

Description

関連出願の相互参照
本出願は、参照によりその全体が本明細書に援用される、２０１８年１２月２０日の出願日を有する米国仮特許出願第６２／７８２，４７２号の出願日の利益を主張する。
電気フィルタは、多くの機能を実行し、多岐にわたる電気デバイスにおいて用いられる。例えば、高周波数無線信号通信等の高周波数信号のフィルタリングが近年ますます一般的になっている。無線接続性のためのデータ送信速度の増大に対する需要により、５Ｇスペクトル周波数を含む高周波数で動作するように構成されたものを含む高周波数コンポーネントに対する需要が増してきた。現行の高周波数フィルタは、通常、導波路またはキャビティの設計を用いる。しかしながら、そのような設計の性能特性は、調整またはカスタマイズするのが困難である。
多層フィルタは、通常、ビア等の垂直構造を含むが、この垂直構造は、寄生インダクタンスを生じさせ、例えば高周波数において、フィルタの性能特性を望ましくない形で変化させる可能性がある。
本開示の１つの実施形態によれば、多層フィルタが、上面と、底面と、上面および底面間のＺ方向における厚みとを有する誘電体層を備えることができる。多層フィルタは、誘電体層の上面に形成された導電層を備えることができる。多層フィルタは、誘電体層に形成され、誘電体層の上面において導電層に接続されたビアアセンブリ（ｖｉａ ａｓｓｅｍｂｌｙ）を備えることができる。ビアアセンブリは、誘電体層の底面まで延びることができる。ビアアセンブリは、Ｚ方向における長さと、Ｚ方向に垂直なＸ－Ｙ平面における総断面積（ｔｏｔａｌ ｃｒｏｓｓ－ｓｅｃｔｉｏｎａｌ ａｒｅａ）とを有することができる。ビアアセンブリは、約３．２５よりも大きい面積対二乗長さ比（ａｒｅａ－ｔｏ－ｓｑｕａｒｅｄ－ｌｅｎｇｔｈ ｒａｔｉｏ）を有することができる。
本開示の別の実施形態によれば、多層フィルタを形成する方法が、上面と、底面と、上面および底面間のＺ方向における厚みとを有する誘電体層を設けることを含むことができる。方法は、誘電体層の上面に導電層を堆積することを含むことができる。方法は、誘電体層にビアアセンブリを形成することを含むことができる。ビアアセンブリは、誘電体層の上面において導電層に接続することができる。ビアアセンブリは、誘電体層の底面まで延びることができる。ビアアセンブリは、Ｚ方向における長さと、Ｚ方向に垂直なＸ－Ｙ平面における総断面積とを有することができる。ビアアセンブリは、約３．２５よりも大きい面積対二乗長さ比を有することができる。
当業者に対する、本開示の十分で実施可能な開示は、その最良の実施態様を含めて、添付の図面を参照しながら本明細書の残りの部分において、より詳細に記載される。
本開示の態様によるバンドパスフィルタの簡単な概略図である。 本開示の態様による別のバンドパスフィルタの簡単な概略図である。 本開示の態様による例示的なバンドパスフィルタの斜視図である。 本開示の態様による例示的なバンドパスフィルタの斜視図である。 図３Ａおよび図３Ｂのフィルタの側面図である。 フィルタの一連の連続平面図であり、各連続図において更なる層が示される。 フィルタの一連の連続平面図であり、各連続図において更なる層が示される。 フィルタの一連の連続平面図であり、各連続図において更なる層が示される。 フィルタの一連の連続平面図であり、各連続図において更なる層が示される。 フィルタの一連の連続平面図であり、各連続図において更なる層が示される。 本開示の態様による、ビアが格子状に配列され、長方形の断面形状を有するビアアセンブリの実施形態の平面図である。 本開示の態様による、ビアが格子状に配列され、長方形の断面形状を有するビアアセンブリの実施形態の側面図である。 本開示の態様による、ビアが格子状に配列され、円形の断面形状を有するビアアセンブリの別の実施形態の平面図である。 本開示の態様による、ビアが格子状に配列され、円形の断面形状を有するビアアセンブリの別の実施形態の側面図である。 本開示の態様による、ビアが反復パターンで配列され、円形の断面形状を有するビアアセンブリの別の実施形態の平面図である。 本開示の態様による、ビアが反復パターンで配列され、円形の断面形状を有するビアアセンブリの別の実施形態の側面図である。 本開示の態様による、単一のビアを備えるビアアセンブリの別の実施形態の平面図である。 本開示の態様による、単一のビアを備えるビアアセンブリの別の実施形態の側面図である。 本開示の態様による多層フィルタの別の実施形態の斜視図である。 本開示の態様による多層フィルタの別の実施形態の斜視図である。 図６Ａおよび図６Ｂのフィルタの側面図である。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 本開示の態様による多層フィルタの別の実施形態の斜視図である。 図８Ａのフィルタの側面図である。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 本開示の態様による多層フィルタの別の実施形態の斜視図である。 図１０Ａのフィルタの側面図である。 図１０Ａおよび図１０Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図１０Ａおよび図１０Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図１０Ａおよび図１０Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図１０Ａおよび図１０Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 本開示の態様による、構築されたフィルタの測定された挿入損失およびリターン損失の値を含む試験データのプロットである。 本開示の態様による、構築されたフィルタの測定された挿入損失およびリターン損失の値を含む試験データのプロットである。 本開示の態様による、構築されたフィルタの測定された挿入損失およびリターン損失の値を含む試験データのプロットである。 本開示の態様による、フィルタのコンピュータ分析からの挿入損失およびリターン損失の値を含むシミュレーションデータのプロットである。 本開示の態様による、フィルタのコンピュータ分析からの挿入損失およびリターン損失の値を含むシミュレーションデータのプロットである。 本開示の態様による、フィルタのコンピュータ分析からの挿入損失およびリターン損失の値を含むシミュレーションデータのプロットである。 本開示の態様による、フィルタを含む試験アセンブリの斜視図である。
本明細書および図面における参照符号の繰り返しの使用は、本開示の同じまたは類似の特徴または要素を表すことが意図される。
本考察は例示的な実施形態の説明にすぎず、本開示のより広い態様を限定することは意図されていないことが当業者には理解されるべきであり、このより広い態様は例示的な構造において具体化される。
概して言えば、本開示は、ビアアセンブリを備える多層フィルタを対象とする。ビアアセンブリは、１つまたは複数のビアを備えることができる。ビアアセンブリは、ビアアセンブリが多層フィルタの性能特性に望ましくない影響を与えないように低インダクタンスを呈するように構成することができる。例えば、多層フィルタは、或る特定の性能特性（例えば、挿入損失および／またはリターン損失特性）をフィルタに提供するように選択された精密なインダクタンス値を呈するように構成することができる、１つまたは複数のインダクタを備えることができる。このため、ビアアセンブリは、好ましくないインダクタンスまたは寄生インダクタンスの最小レベルを呈するように構成することができる。
いくつかの実施形態では、多層フィルタは、高周波数の動作のために構成することができる。いくつかの実施形態では、フィルタは、約６ＧＨｚよりも高い、いくつかの実施形態では約１０ＧＨｚよりも高い、いくつかの実施形態では約１５ＧＨｚよりも高い、いくつかの実施形態では約２０ＧＨｚよりも高い、いくつかの実施形態では約２５ＧＨｚよりも高い、いくつかの実施形態では約３０ＧＨｚよりも高い、いくつかの実施形態では約３５ＧＨｚよりも高い、いくつかの実施形態では約４０ＧＨｚよりも高い、いくつかの実施形態では約４５ＧＨｚよりも高い、いくつかの実施形態では約５０ＧＨｚよりも高い、いくつかの実施形態では約６０ＧＨｚよりも高い、いくつかの実施形態では約７０ＧＨｚよりも高い、およびいくつかの実施形態では約８０ＧＨｚよりも高い特性周波数を有することができる。特性周波数の例は、ローパス周波数、ハイパス周波数、バンドパス周波数の上限、またはバンドパス周波数の下限を含む。
上記で示したように、多層フィルタは、１つまたは複数のインダクタを含むことができる。インダクタは複数の誘電体層のうちの１つの上に形成された導電層を含むことができる。いくつかの実施形態において、インダクタは、第１のロケーションにおいて信号経路と電気的に接続し、第２のロケーションにおいて信号経路またはグラウンドのうちの少なくとも一方と電気的に接続することができる。例えば、インダクタは、信号経路の一部分を形成することができるか、または信号経路とグラウンドとの間に接続することができる。
いくつかの実施形態では、インダクタは、少なくとも１つの角部（ｃｏｒｎｅｒ）を含むことができる。角部は、約２０°よりも大きい角度（例えば、９０°）を有することができる。インダクタは、１つ～９つ以上の角部を有することができ、いくつかの実施形態では、インダクタは６つ未満の角部を有することができ、いくつかの実施形態では４つ未満の角部を有することができ、いくつかの実施形態では３つ未満の角部を有することができ、いくつかの実施形態では２つ未満の角部を有することができる。いくつかの実施形態では、インダクタは、角部を有していなくてもよい。いくつかの実施形態では、インダクタは、全円または部分円の「ループ」を定義することができる。例えば、インダクタは、半円未満の「ループ」を定義することができる。
いくつかの実施形態では、インダクタは、第１のロケーションと第２のロケーションとの間の有効長を有することができる。有効長は、第１のロケーションと第２のロケーションとの間の導電層に沿った長さとして定義することができる。例えば、有効長は、第１のロケーションと第２のロケーションとの間に接続された（例えば、Ｘ－Ｙ平面における）インダクタの様々な直線部分の長さの和に等しくすることができる。インダクタの有効長は、約５ｍｍ未満、いくつかの実施形態では約３ｍｍ未満、いくつかの実施形態では約２ｍｍ未満、いくつかの実施形態では約１ｍｍ未満、いくつかの実施形態では約８００マイクロメートル（８００ミクロン）未満、いくつかの実施形態では約５００マイクロメートル（５００ミクロン）未満、いくつかの実施形態では約３００マイクロメートル（３００ミクロン）未満、いくつかの実施形態では約２００マイクロメートル（２００ミクロン）未満、およびいくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満とすることができる。
インダクタの導電層は、約１０００マイクロメートル（１０００ミクロン）未満、いくつかの実施形態では約５００マイクロメートル（５００ミクロン）未満、いくつかの実施形態では約３００マイクロメートル（３００ミクロン）未満、いくつかの実施形態では約２００マイクロメートル（２００ミクロン）未満、およびいくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満の幅を有することができる。
いくつかの実施形態では、インダクタの導電層の長さ対幅の比は、約０．５～約６０、いくつかの実施形態では約０．８～約５０、およびいくつかの実施形態では約１～約３０の範囲をとることができる。
多層フィルタは１つまたは複数の誘電材料を含むことができる。いくつかの実施形態では、１つまたは複数の誘電材料は低い誘電率を有することができる。誘電率は、約１００未満、いくつかの実施形態では約７５未満、いくつかの実施形態では約５０未満、いくつかの実施形態では約２５未満、いくつかの実施形態では約１５未満、およびいくつかの実施形態では約５未満とすることができる。例えば、いくつかの実施形態では、誘電率は、約１．５～１００、いくつかの実施形態では約１．５～約７５、およびいくつかの実施形態では約２～約８の範囲をとることができる。誘電率は、２５℃の動作温度および１ＭＨｚの周波数においてＩＰＣ ＴＭ－６５０ ２．５．５．３に従って決定することができる。誘電正接は、約０．００１～約０．０４、いくつかの実施形態では約０．００１５～約０．００２５の範囲をとることができる。
いくつかの実施形態では、１つまたは複数の誘電材料は、有機誘電材料を含むことができる。例示的な有機誘電体は、ＰｏｌｙｃｌａｄのＬＤ６２１およびＰａｒｋ／Ｎｅｌｃｏ ＣｏｒｐｏｒａｔｉｏｎのＮ６０００シリーズ等のポリフェニルエーテル（ＰＰＥ）をベースとする材料、Ｒｏｇｅｒｓ ＣｏｒｐｏｒａｔｉｏｎまたはＷ．Ｌ．Ｇｏｒｅ＆Ａｓｓｏｃｉａｔｅｓ，Ｉｎｃ．の液晶ポリマー（ＬＣＰ）等のＬＣＰ、Ｒｏｇｅｒｓ Ｃｏｒｐｏｒａｔｉｏｎの４００シリーズ等の炭化水素複合体、ならびにＰａｒｋ／Ｎｅｌｃｏ Ｃｏｒｐ．のＮ４０００シリーズ等のエポキシ系積層体を含む。例えば、例は、エポキシ系Ｎ４０００－１３、ＬＣＰに積層された臭素を用いない材料、高Ｋ材料を有する有機層、未充填高Ｋ有機層、Ｒｏｇｅｒｓ４３５０、Ｒｏｇｅｒｓ４００３材料、ならびに、ポリフェニレンスルフィド樹脂、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリエチレンスルフィド樹脂、ポリエーテルケトン樹脂、ポリテトラフルオロエチレン樹脂、およびグラフト樹脂等の他の熱可塑性材料、または類似の低誘電率で低損失の有機材料を含む。
いくつかの実施形態では、誘電材料は、セラミック充填エポキシとすることができる。例えば、誘電材料は、ポリマー（例えば、エポキシ）等の有機化合物を含むことができ、チタン酸バリウム、チタン酸カルシウム、酸化亜鉛、低火度ガラス付きのアルミナ、または他の適当なセラミックもしくはガラス接着材料等のセラミック誘電材料の粒子を含有することができる。
しかしながら、Ｎ６０００、エポキシ系Ｎ４０００－１３、ＬＣＰに積層された臭素を用いない材料、高Ｋ材料を有する有機層、未充填高Ｋ有機層、（Ｒｏｇｅｒｓ Ｃｏｒｐｏｒａｔｉｏｎの）Ｒｏｇｅｒｓ４３５０、Ｒｏｇｅｒｓ４００３材料、ならびに、炭化水素、テフロン、ＦＲ４、エポキシ、ポリアミド、ポリイミド、およびアクリレート、ポリフェニレンスルフィド樹脂、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリエチレンスルフィド樹脂、ポリエーテルケトン樹脂、ポリテトラフルオロエチレン樹脂、ＢＴ樹脂化合物（例えば、Ｓｐｅｅｄｂｏａｒｄ Ｃ）、熱硬化性樹脂（例えば、Ｈｉｔａｃｈｉ ＭＣＬ－ＬＸ－６７Ｆ）、およびグラフト樹脂等の他の熱可撓性材料、または類似の低誘電率で低損失の有機材料を含む他の材料が利用されてもよい。
加えて、限定ではないが、チタン酸バリウム、チタン酸カルシウム、酸化亜鉛、低火度ガラス付きのアルミナ等の、セラミック、半導体もしくは絶縁材料、または他の適切なセラミックまたはガラス接着材料を含む非有機誘電材料を用いることができる。代替的に、誘電材料は、回路基板材料して一般的なエポキシ（セラミック混合有りまたはなし、グラスファイバー有りまたはなし）等の有機化合物、または誘電体として普及している他のプラスチック等の有機化合物であってもよい。これらの場合、導体は、パターンを提供するように化学的にエッチングされた銅箔とすることができる。また更なる実施形態において、誘電材料は、ＮＰＯ（ＣＯＧ）、Ｘ７Ｒ、Ｘ５Ｒ Ｘ７Ｓ、Ｚ５Ｕ、Ｙ５Ｖおよびチタン酸ストロンチウムのうちの１つ等の比較的高誘電率（Ｋ）を有する材料を含むことができる。そのような例において、誘電材料は、１００を超える、例えば、約１００～約４０００の範囲内の、いくつかの実施形態では、約１０００～約３０００の範囲内の誘電率を有することができる。
多層フィルタは、入力および出力を有する信号経路を備えることができる。信号経路は、誘電体層のうちの１つまたは複数の上に形成された１つまたは複数の導電層を備えることができる。導電層は、多岐にわたる導電性材料を含むことができる。例えば、導電層は、銅、ニッケル、金、銀、または他の金属もしくは合金を含むことができる。
導電層は、多岐にわたる適切な技法を用いて形成することができる。サブトラクティブ、セミアディティブ、またはフルアディティブプロセスを、導電性材料のパネルまたはパターン電気めっきと共に用い、その後プリントおよびエッチングステップを行って、パターニングされた導電層を定義することができる。フォトリソグラフィ、めっき（例えば、電解めっき）、スパッタリング、真空蒸着、プリント、または他の技法を用いて、導電層を形成することができる。例えば、導電性材料の薄い層（例えば、箔）を、誘電体層の表面に接着（例えば、積層）することができる。導電性材料の薄い層を、マスクおよびフォトリソグラフィを用いて選択的にエッチングして、誘電材料の表面上の導電性材料の所望のパターンを生成することができる。
多層フィルタは、誘電体層のうちの１つまたは複数に形成された１つまたは複数のビアを含むことができる。例えば、ビアは、１つの誘電体層上の導電層（例えば、コンデンサまたはインダクタを形成する）を、別の導電層上の導電層（例えば、信号経路またはグラウンドプレーン）と電気的に接続することができる。ビアは、銅、ニッケル、金、銀、または他の金属もしくは合金等の多岐にわたる導電性材料を含むことができる。ビアは、貫通孔をドリル加工（例えば、機械的ドリル加工、レーザードリル加工）し、例えば、無電気めっきまたは銅シードを用いて貫通孔に導電性材料をめっきすることによって形成することができる。
フィルタは、小容量性エリア（例えば、電極間の重複エリア）を有する１つまたは複数のコンデンサを含むことができる。例えば、いくつかの実施形態では、コンデンサの容量性エリアは、約０．０５平方ミリメートル（ｍｍ２）未満、いくつかの実施形態では約０．０４ｍｍ２未満、いくつかの実施形態では約０．０３ｍｍ２未満、いくつかの実施形態では約０．０２ｍｍ２未満、およびいくつかの実施形態では約０．０１５ｍｍ２未満とすることができる。
フィルタは、フィルタのパスバンド周波数範囲内の周波数について、低挿入損失等の優れた性能特性を呈することができる。例えば、パスバンド周波数範囲内の周波数についての平均挿入損失は、－１５ｄＢよりも大きく、いくつかの実施形態では－１０ｄＢよりも大きく、いくつかの実施形態では－５ｄＢよりも大きく、いくつかの実施形態では－２．５ｄＢ以上よりも大きくすることができる。
加えて、フィルタは、パスバンド周波数範囲外の優れた周波数拒絶を呈することができる。いくつかの実施形態では、パスバンド周波数範囲外の周波数についての挿入損失は、約－１５ｄＢ未満、いくつかの実施形態では約－２５ｄＢ未満、いくつかの実施形態では約－３５ｄＢ未満、およびいくつかの実施形態では約－４０ｄＢ未満とすることができる。
加えて、フィルタは、パスバンド周波数範囲からパスバンド外の周波数への急なロールオフを呈することができる。例えば、パスバンド周波数範囲のすぐ外側の周波数について、挿入損失は、約０．１ｄＢ／ＭＨｚ、いくつかの実施形態では、約０．２ｄＢ／ＭＨｚよりも高い、いくつかの実施形態では約０．３ｄＢ／ＭＨｚも高い、およびいくつかの実施形態では約０．４ｄＢ／ＭＨｚよりも高い比率で減少することができる。
フィルタは、広範にわたる温度にわたって一定した性能特性（例えば、挿入損失、リターン損失等）を呈することもできる。いくつかの実施形態では、フィルタの挿入損失は、大きな温度範囲にわたって５ｄＢ以下未満で変動することができる。例えば、フィルタは、約２５℃で、第１の周波数において第１の挿入損失を呈することができる。フィルタは、第２の温度で、概ね第１の周波数において第２の挿入損失を呈することができる。第１の温度と第２の温度との間の温度差は、約７０℃以上、いくつかの実施形態では約６０℃以上、いくつかの実施形態では約５０℃以上、いくつかの実施形態では約３０℃以上、およびいくつかの実施形態では約２０℃以上とすることができる。例として、第１の温度は２５℃とすることができ、第２の温度は８５℃とすることができる。別の例として、第１の温度は２５℃とすることができ、第２の温度は－５５℃とすることができる。第２の挿入損失と第１の挿入損失との差は、約５ｄＢ以下、いくつかの実施形態では約２ｄＢ以下、いくつかの実施形態では約１ｄＢ以下、いくつかの実施形態では、約０．７５ｄＢ以下、いくつかの実施形態では約０．５ｄＢ以下、およびいくつかの実施形態では、約０．２ｄＢ以下とすることができる。
フィルタは、約０．５ｍｍ～約３０ｍｍ、いくつかの実施形態では、約１ｍｍ～約１５ｍｍ、およびいくつかの実施形態では約２ｍｍ～約８ｍｍの範囲をとる全体長さを有することができる。
フィルタは、約０．２ｍｍ～約２０ｍｍ、いくつかの実施形態では約０．５ｍｍ～約１５ｍｍ、いくつかの実施形態では約１ｍｍ～約１０ｍｍ、およびいくつかの実施形態では約２ｍｍ～約８ｍｍの範囲をとる全体幅を有することができる。
フィルタは、低プロファイルまたは薄型にすることができる。例えば、いくつかの実施形態では、フィルタは、約１００マイクロメートル（１００ミクロン）～約２ｍｍ、いくつかの実施形態では約１５０マイクロメートル（１５０ミクロン）～約１ｍｍ、およびいくつかの実施形態では約２００マイクロメートル（２００ミクロン）～約３００マイクロメートル（３００ミクロン）の範囲をとる全体厚みを有することができる。
用いられる特定の構成にかかわらず、本発明者らは、１つまたは複数のビアの寸法および配列に対する選択的制御を通じて、多層フィルタにおいて低インダクタンスを提供するビアアセンブリを達成することができることを発見した。ビアアセンブリは、多層フィルタが、より望ましい性能特性（例えば、より高周波数の性能）を達成することを可能にし、かつ／または多層フィルタの性能特性に対するより多くのカスタマイズもしくは制御を可能にすることができる。
ビアアセンブリは、少なくとも１つのビアを備えることができ、そうでなければフィルタの性能特性に望ましくない形で影響を与えることになる好ましくないインダクタンス（例えば、寄生インダクタンス）を高レベルで呈することなく、多層フィルタ内で形成される導電層（例えば、インダクタ、コンデンサおよび／または信号経路の一部分）間の垂直方向の電気的接続を提供することができる。例えば、多層フィルタは、上面および底面を有する誘電体層を含むことができる。誘電体層は、上面および底面間のＺ方向における厚みと、上面に形成された導電層とを有することができる。誘電体層にビアアセンブリを形成し、誘電体層の上面において導電層に接続することができる。ビアアセンブリは、誘電体層の底面まで延びることができる。ビアアセンブリは、誘電体層の底面において別の導電層（例えば、グラウンドプレーン、インダクタ、コンデンサ、および／または信号経路の一部分）と接続することができる。
ビアアセンブリは、Ｚ方向における長さと、Ｚ方向に垂直なＸ－Ｙ平面における総断面積とを有することができる。面積対二乗長さ比は、ビアアセンブリの長さの二乗に対するビアアセンブリの総断面積の比として定義することができる。
ビアアセンブリの面積対二乗長さ比は、約３．２５よりも大きく、いくつかの実施形態では約３．５よりも大きく、いくつかの実施形態では約４よりも大きく、いくつかの実施形態では約５よりも大きく、いくつかの実施形態では約７よりも大きく、いくつかの実施形態では約１０よりも大きく、いくつかの実施形態では約１５よりも大きく、いくつかの実施形態では約２０よりも大きく、いくつかの実施形態では約４０よりも大きく、いくつかの実施形態では約６０よりも大きく、およびいくつかの実施形態では約１００よりも大きくすることができる。
ビアアセンブリを用いて、インダクタまたはコンデンサ電極を、グラウンドプレーン、またはフィルタの入力および出力間に形成された信号経路の別の部分と接続することができる。例えば、いくつかの実施形態では、多層フィルタはグラウンドプレーンを含むことができ、ビアアセンブリは、誘電体層の底面においてグラウンドプレーンと接続することができる。導電層は、インダクタ、またはコンデンサの電極を形成するかまたは含むことができる。
ビアアセンブリは、複数のビアを含むことができる。総断面積は、Ｘ－Ｙ平面における複数のビアのそれぞれの断面積の和を含むかまたはこれに等しいものとして定義することができる。例えば、いくつかの実施形態では、複数のビアを、格子等の反復パターンで配列することができる。いくつかの実施形態では、格子は、ｍ×ｎの格子とするか、またはこれを含むことができる。整数ｍおよびｎは、各々、２以上とすることができる。例えば、いくつかの実施形態では、ビアアセンブリは、１×３の格子、２×３の格子、３×３の格子、２×４の格子、４×４の格子、またはより大きな格子状に配列することができる。いくつかの実施形態では、ｍおよび／またはｎは、１～約１００以上、いくつかの実施形態では１～約５０、いくつかの実施形態では１～約２５、いくつかの実施形態では１～約２０、いくつかの実施形態では１～約１５、いくつかの実施形態では１～約１０、いくつかの実施形態では１～約５、およびいくつかの実施形態では１～約３の範囲をとることができる。
いくつかの実施形態では、複数のビアは、Ｘ方向またはＹ方向のうちの少なくとも一方（またはＸ方向およびＹ方向の各々）において概ね均等に離間させることができる。Ｘ方向およびＹ方向は、Ｘ－Ｙ平面に位置することができ、Ｘ方向は、Ｙ方向に対し垂直にすることができる。
複数のビアは、概ね等しいそれぞれの断面積を有することができる。しかしながら、他の実施形態において、複数のビアのうちの少なくとも１つは、複数のビアのうちの少なくとの別のものよりも大きい断面積を有することができる。
複数のビアは、約２００マイクロメートル（２００ミクロン）未満、いくつかの実施形態では約１５０マイクロメートル（１５０ミクロン）未満、いくつかの実施形態では約１２０マイクロメートル（１２０ミクロン）未満、いくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満、いくつかの実施形態では、約８０マイクロメートル（８０ミクロン）未満、およびいくつかの実施形態では約６０マイクロメートル（６０ミクロン）未満、例えば約５０マイクロメートル（５０ミクロン）以下の間隔距離だけ離間させることができる。
幅対間隔比（ｗｉｄｔｈ－ｔｏ－ｓｐａｃｉｎｇ ｒａｔｉｏ）は、ビアのうちの少なくとも２つの間の間隔距離（例えば、最短間隔距離）に対する、ビアのうちの少なくとも１つのＸ－Ｙ平面における幅の比として定義することができる。代替的に、幅対間隔比は、Ｘ－Ｙ平面におけるビア間の平均間隔距離に対するＸ－Ｙ平面におけるビアのそれぞれの幅の平均の比として定義されてもよい。幅対間隔比は、約１よりも大きく、いくつかの実施形態では約１．２５よりも大きく、いくつかの実施形態では約１．５よりも大きく、いくつかの実施形態では約１．７５よりも大きく、いくつかの実施形態では約２よりも大きく、いくつかの実施形態では約２．５よりも大きく、いくつかの実施形態では約３よりも大きく、いくつかの実施形態では約４よりも大きく、およびいくつかの実施形態では約５よりも大きくすることができる。
いくつかの実施形態では、ビアアセンブリは、少なくとも１つの充填ビアを備えることができる。そのような充填ビアは、導電材料の固体の垂直柱を含むことができる。いくつかの実施形態では、ビアアセンブリは、少なくとも１つの未充填ビアを含むことができる。そのような未充填ビアは、誘電体層内に形成された孔の内面に形成された導電材料の層を含むことができる。未充填ビアが導電材料で完全に充填されないように、未充填ビアの少なくとも一部分において中空の空間またはキャビティを定義することができる。いくつかの実施形態では、ビアアセンブリは、充填ビアのみ、未充填ビアのみ、または充填ビアおよび未充填ビアの混合物を含むことができる。
いくつかの実施形態では、ビアアセンブリは、単一のビアを含むかまたは単一のビアからなることができる。ビアアセンブリの総断面積は、単一のビアの断面積と等しくすることができる。理論にとらわれることなく、単一のビアは、より小さなフットプリントにおいてより大きな総断面積を提供することができる。結果として、単一のビアは、より大きな電流および／または電力処理能力を提供することができる。しかしながら、複数のビアが、単一のビアよりも大きな表面積を提供してもよい。交流の場合、「表皮効果（ｓｋｉｎ ａｆｆｅｃｔ）」に従って、電流の大部分が導体（例えばビア）の表面の付近を進行する。結果として、導体の導電性は、表面積の増大と共に増大することができる。このため、複数のビアは、単一のビアよりも高い導電性（例えば、より低い抵抗）のビアアセンブリをもたらすことができる。
いくつかの実施形態では、ビアアセンブリは、比較的短い長さも有しながら、大きな表面積を提供することができる。この組み合わせは、インダクタンスの低減および導電性の増大をもたらすことができる。例えば、いくつかの実施形態では、ビアアセンブリは、Ｚ方向におけるビアアセンブリの長さの二乗に対する、ビアアセンブリの総表面積の比として定義された表面積対二乗長さ比（ｓｕｒｆａｃｅ－ａｒｅａ－ｔｏ－ｓｑｕａｒｅｄ－ｌｅｎｇｔｈ ｒａｔｉｏ）を有することができる。表面積対二乗長さ比は、約６．５よりも大きく、いくつかの実施形態では約７よりも大きく、いくつかの実施形態では約８よりも大きく、いくつかの実施形態では約９よりも大きく、いくつかの実施形態では約１０よりも大きく、いくつかの実施形態では約１５よりも大きく、いくつかの実施形態では約２０よりも大きく、いくつかの実施形態では約３０よりも大きく、いくつかの実施形態では約４０よりも大きく、いくつかの実施形態では約５０よりも大きく、およびいくつかの実施形態では約６０よりも大きくすることができる。
ビアアセンブリは、多岐にわたる適切な断面形状を有するビアを含むことができる。例えば、いくつかの実施形態では、ビアアセンブリは、円形の断面形状を有する少なくとも１つのビアを含むことができる。いくつかの実施形態では、ビアアセンブリは、長方形の断面形状を有する少なくとも１つのビアを含むことができる。ビアアセンブリは、円形の断面形状を有するビアのみ、長方形の断面形状を有するビアのみ、またはその混合物を含むことができる。更なる例示的な形状は、楕円、三角形、および任意の適切な多角形形状を含む。
誘電体層のうちの少なくともいくつかは、約１８０マイクロメートル（１８０ミクロン）未満、いくつかの実施形態では約１２０マイクロメートル（１２０ミクロン）未満、いくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満、いくつかの実施形態では約８０マイクロメートル（８０ミクロン）未満、いくつかの実施形態では６０マイクロメートル（６０ミクロン）未満、いくつかの実施形態では約５０マイクロメートル（５０ミクロン）未満、いくつかの実施形態では約４０マイクロメートル（４０ミクロン）、いくつかの実施形態では約３０マイクロメートル（３０ミクロン）未満、およびいくつかの実施形態では約２０マイクロメートル（２０ミクロン）未満の厚みを有することができる。
多層フィルタは、上面および底面を有する更なる誘電体層と、上面に形成された中間導電層とを備えることができる。誘電体層は、更なる誘電体層の上面に配置することができる。ビアアセンブリは、更なる誘電体層に形成され、中間導電層と接続された少なくとも１つのビアを含むことができる。いくつかの実施形態では、Ｚ方向におけるビアアセンブリの長さは、更なる誘電体層に形成されたビアの長さを含むことができる。
ビアアセンブリは、約５００マイクロメートル（５００ミクロン）未満、いくつかの実施形態では約３００マイクロメートル（３００ミクロン）未満、いくつかの実施形態では約２００未満、いくつかの実施形態では約１５０マイクロメートル（１５０ミクロン）未満、いくつかの実施形態では約１２０マイクロメートル（１２０ミクロン）未満、いくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満、いくつかの実施形態では約８０マイクロメートル（８０ミクロン）未満、いくつかの実施形態では約６０マイクロメートル（６０ミクロン）未満、いくつかの実施形態では約４０マイクロメートル（４０ミクロン）未満、例えば約２０マイクロメートル（２０ミクロン）の長さを有することができる。
ビアは、多岐にわたる適切な幅を有することができる。例えば、いくつかの実施形態では、ビアの幅は、約２０マイクロメートル（２０ミクロン）～約２００マイクロメートル（２００ミクロン）、いくつかの実施形態では約４０マイクロメートル（４０ミクロン）～約１８０マイクロメートル（１８０ミクロン）、いくつかの実施形態では約６０マイクロメートル（６０ミクロン）～約１４０マイクロメートル（４０ミクロン）、およびいくつかの実施形態では約８０マイクロメートル（８０ミクロン）～約１２０マイクロメートル（１２０ミクロン）の範囲をとることができる。
Ｉ．多層フィルタ
図１は、本開示の態様による多層フィルタ１００の簡単な概略図である。フィルタ１００は、１つまたは複数のインダクタ１０２、１０４、１０６と、１つまたは複数のコンデンサ１０８、１１０、１１２とを備えることができる。入力電圧（図１においてＶｉによって表される）を、フィルタ１００に入力することができ、出力電圧（図１においてＶｏによって表される）をフィルタ１００によって出力することができる。バンドパスフィルタ１００は、パスバンド周波数範囲内の周波数が実質的に影響を受けずにフィルタ１００を透過することを可能にしながら、低周波数および高周波数を大幅に低減することができる。上記で説明した簡単なフィルタ１００は、バンドパスフィルタの簡単な例にすぎず、本開示の態様を、より複雑なバンドパスフィルタに適用することができることを理解されたい。加えて、本開示の態様は、例えば、ローパスフィルタまたはハイパスフィルタを含む他のタイプのフィルタに適用されてもよい。
図２は、本開示の態様によるバンドパスフィルタ２００の例示的な実施形態の概略図である。フィルタ２００の入力２０２と出力２０４との間に信号経路２０１を定義することができる。フィルタ２００の入力２０２とグラウンド２０６との間で入力電圧（図１においてＶｉによって表される）をフィルタ２００に入力することができる。出力２０４とグラウンド２０６との間で出力電圧（図１においてＶｏによって表される）をフィルタ２００によって出力することができる。
フィルタ２００は、互いに並列に電気的に接続された第１のインダクタ２０８および第１のコンデンサ２１０を備えることができる。第１のインダクタ２０８および第１のコンデンサ２１０は、信号経路２０１とグラウンド２０６との間に電気的に接続することができる。フィルタ２００は、互いに並列に電気的に接続された第２のインダクタ２１２および第２のコンデンサ２１４を備えることができる。第２のインダクタ２１２および第２のコンデンサ２１４は、信号経路２０１と直列に接続することができる（例えば、信号経路２０１の一部分を形成することができる）。フィルタ２００は、互いに並列に電気的に接続された第３のインダクタ２１０および第３のコンデンサ２１４を備えることができる。第３のインダクタ２１０および第３のコンデンサ２１４は、信号経路２０１とグラウンド２０６との間に電気的に接続することができる。第３のインダクタ２１０および第３のコンデンサ２１４は、信号経路２０１と直列に接続することができる（例えば、信号経路２０１の一部分を形成することができる）。フィルタ２００は、互いに並列に電気的に接続された第４のインダクタ２２０および第４のコンデンサ２２２を備えることができる。第４のインダクタ２２０および第４のコンデンサ２２２は、信号経路２０１とグラウンド２０６との間に電気的に接続することができる。
インダクタ２０８、２１２、２１６、２２０のインダクタンス値、およびコンデンサ２１０、２１４、２１８、２２２の容量値を選択して、バンドパスフィルタ２００の所望のバンドパス周波数範囲を生成することができる。バンドパスフィルタ２００は、パスバンド周波数範囲内の周波数が実質的に影響を受けずにフィルタ２００を透過することを可能にしながら、パスバンド周波数範囲外の周波数を大幅に低減することができる。
図３Ａおよび図３Ｂは、本開示の態様による例示的なバンドパスフィルタ３００の斜視図である。図３Ｃは、図３Ａおよび図３Ｂのフィルタ３００の側面図である。図３Ａ～図３Ｃを参照すると、バンドパスフィルタ３００は、複数の誘電体層（明確にするために透明）を備えることができる。図３Ｃを参照すると、第１の誘電体層３０４、第２の誘電体層３０６、および第３の誘電体層３０８を積層して、一体構造を形成することができる。フィルタ３００は、プリント回路基板等の実装表面３０２に実装することができる。導電層３０３、３０５、３０７、３０９は、誘電体層３０４、３０６、３０８上に形成することができる。導電層３０３は、第１の誘電体層３０４の底面に形成することができる。導電層３０５、３０７は、第２の誘電体層３０６のそれぞれ上面および底面に形成することができる。グラウンドは、フィルタ３００の底面（導電層３０３の底面）に沿って露出および／または終端するグラウンドプレーン３１２を含むことができる。実装表面は、グラウンドプレーン３１２と接続するための１つまたは複数の端子３１０を含むことができる。
図４Ａ～図４Ｅは、フィルタ３００の一連の連続平面図であり、各図において更なる層が示される。より詳細には、図４Ａは、第１の誘電体層３０２、グラウンド電極３１０、および第１の導電層３０３を示す。図４Ｂは、第１の誘電体層３０２上に形成されたグラウンドプレーン３１２を示す。図４Ｃは、第２の誘電体層３０４の上に形成された導電層３０５を更に示す。図４Ｄは、第３の誘電体層３０６上に形成された導電層３０７を更に示す。図４Ｅは、第４の層３０８上に形成された導電層３０９を示す。誘電体層３０２、３０４、３０６、３０８は、様々なパターニングされた導電層３０３、３０５、３０７、３０９の相対的再配置を示すために透明である。
バンドパスフィルタ３００は、入力３１８および出力３２０を有する信号経路３１６を備えることができる。信号経路３１６は、入力３１８および出力３２０を電気的に接続することができる。より詳細には、信号経路３１６は、複数の誘電体層、ならびに／または複数の誘電体層３０４、３０６、３０８内およびこれらの誘電体層上に形成され、入力３１８と出力３２０との間に電気的に接続されたビアを備えることができる。信号経路３１６は、入力３１８を、第１の層３０４と第２の層３０６との間に配設された中間導電層３２４と電気的に接続する１つまたは複数のビア３２２を備えることができる。信号経路３１６は、中間層３２４を第２の誘電体層３０６上に形成された導電層３２８と電気的に接続する１つまたは複数のビア３２６を備えることができる。
第２の層３６０の上面に形成された信号経路３１６の一部分３３６と、誘電材料の第２の層３０６の下面に形成された導電層３３０との間に第１のコンデンサを形成することができる。フィルタ３００の第１のコンデンサは、図２の回路図２００の第１のコンデンサ２１０と対応することができる。導電層３３０（例えばコンデンサ電極）は、信号経路３１６の一部分３３６と容量結合することができる。導電層３３０は、Ｚ方向において信号経路３１６の一部分３３６から離間させることができる。導電層３３０は、１つまたは複数のビア３３４を含むことができる第２のビアアセンブリ３３２によってグラウンドプレーン３１２と電気的に接続することができる。第２のビアアセンブリ３３２のビア３３４は、３×３の格子状に配列することができる。
第１のコンデンサは、第１のコンデンサの電極の相対的ずれに対し影響を受けにくくすることができる。これは「自己整合」として説明することができる。図４Ｄに最も良好に見られるように、信号経路３１６の一部分３３６は、通常、第１のコンデンサの導電層３３０よりも（例えば、Ｘ方向およびＹ方向において）寸法を小さくすることができる。加えて、信号経路３１６の一部分３３６は、Ｘ－Ｙ平面において、信号経路３１６の他の要素および他の部分との接続を定義することができる。そのような接続は、Ｘ方向またはＹ方向における僅かなずれにより、第１のコンデンサの容量性エリアが変化しないようにサイズ設定することができる。より詳細には、導電層３３０と信号経路３１６の一部分３３６との間の（例えば、Ｘ－Ｙ平面における）有効重複エリアのサイズは、第２および第３の層３０４、３０６のＸ方向またはＹ方向における僅かなずれの影響を受けにくくすることができる。
例えば、信号経路３１６の一部分３３６は、一部分３３６の反対側のコネクタ部分３３８の（例えばＹ方向における）幅と等しい（例えばＹ方向における）幅を有する（例えばＸ方向に延びる）タブ３３７を含むことができる。同様に、等しい幅を有することができる接続部３４０が、（例えばＹ方向における）一部分３３６の反対側から延びることができる。結果として、Ｙ方向における相対的ずれにより、導電層３３０と信号経路３１６の一部分３３６との間の重複エリアを変化させないことができる。
フィルタ３００は、信号経路３１６およびグラウンドプレーン３１２と電気的に接続された第１のインダクタ３４２を含むことができる。フィルタ３００の第１のインダクタ３４２は、図２の回路図２００の第１のインダクタ２０８と対応することができる。第１のインダクタ３４２は、コネクタ部分３３８によって、第１のコンデンサを形成する信号経路３１６の一部分３３６と接続することができる。第１のインダクタ３４２は、１つまたは複数のビア３４４（図３Ｂに最も良好に見られる）を含むことができる第３のビアアセンブリ３４３によってグラウンドプレーン３１２と電気的に接続することができる。第３のビアアセンブリ３４３のビア３４４は、２×１の格子状に配列することができる。
フィルタ３００の信号経路３１６は、図２の回路図２００の第２のインダクタ２１２と対応することができる第２のインダクタ３４６を含むことができる。第２のインダクタ３４６は、第４の層３０８（図３Ｃに最も良好に見られる）上に形成することができる。第２のインダクタ３４６は、第１のロケーション３４９および第２のロケーション３５１の各々において、信号経路３１６と電気的に接続することができる。換言すれば、第２のインダクタ３４６は、入力３１８と出力３２０との間で信号経路３１６の一部分を形成することができる。
１つまたは複数のビア３４８は、第１のロケーション３４９において第２のインダクタ３４６を第２の層３０６（図３Ｂ、図４Ｄおよび図４Ｅに最も良好に見られる）の信号経路３１６の一部分３５４と接続することができる。１つまたは複数のビア３４８が、第２のロケーション３５１において第１の誘導性素子３４６を第２の層３０６の上面の信号経路３１６の一部分３６９の各々、および第２の層３０６の底面の導電層３５２（以下で説明する、信号経路３１６の一部分３５４と共に第２のコンデンサを形成する）と接続することができる。図３Ａおよび図４Ｅにおいて最も良好に見られるように、インダクタ３４６は４つの角部を有することができる。したがって、第１のインダクタ３４６は、半円を超える「ループ」を形成することができる。
第２のコンデンサは、導電層３５２（例えばコンデンサ電極）と、信号経路３１６の一部分３５４との間に形成することができる。第２のコンデンサは、図２の回路図２００の第２のコンデンサ２１４と対応することができる。第２のコンデンサは、自己整合コンデンサとすることができる。図４Ｄに最も良好に示されるように、信号経路３１６の一部分３５４は、導電層３５２と信号経路３１６の一部分との間の容量性エリア（例えばＸ－Ｙ平面における重複エリア）のサイズが、第２の層３０４と第３の層４０６との間の僅かなずれに対し影響を受けにくくなるように成形することができる。
フィルタ３００の第３のインダクタ３５６は、図２の回路図２００の第３のインダクタ２１６と対応することができる。第３のインダクタ３５６は、第１のロケーション３５７における１つまたは複数のビア３６０によって、第２のインダクタ３４６と接続された信号経路３１６の一部分３６９と接続することができる。第３のインダクタ３５６は、第２のロケーション３５９における１つまたは複数のビア３６０によって、出力３２０と接続された信号経路３１６の一部分３６１と接続することができる。信号経路３１６の一部分３６１は、１つまたは複数の中間層３６８と接続された１つまたは複数のビア３６６を含むことができる第４のビアアセンブリ３６５によって、出力３２０と電気的に接続することができる。換言すれば、第３のインダクタ３５６は、第２のインダクタ３４６と出力３２０との間の信号経路３１６の一部分を形成することができる。第４のビアアセンブリ３６５のビア３６６は２×１の格子状に配列することができる。
第３のインダクタ３５６は、線幅増加部分（ｌｉｎｅ ｗｉｄｔｈ ａｄｄｉｔｉｏｎ）３６４を含むことができる。線幅増加部分３６４は、第３のインダクタ３５６を形成する導電材料の一部分を含むことができる。線幅増加部分３６４は、第３のインダクタ３５６が、線幅増加部分３６４において、第３のインダクタ３５６の他の部分よりも大きい幅を有するように、第３のインダクタの少なくとも一部分にわたって延びることができる。
第３のコンデンサは、第３のインダクタ３５６と並列に形成することができる。第３のコンデンサは、図２の回路図２００の第３のコンデンサ２１４と対応することができる。フィルタ３００の第３のコンデンサは、信号経路３１６の一部分３６９（図４Ｄに最も良好に示される）と容量結合された導電層３６７（例えばコンデンサ電極）を含むことができる。第３のコンデンサは、容量性エリアのサイズが第２の誘電体層３０４および第３の誘電体層３０６間の相対的ずれの影響を受けにくくなるように自己整合コンデンサとすることができる。
第４のインダクタ３７０は、ビア３７４によって、第１のロケーション３７１において信号経路３１６と、第２のロケーション３７３においてグラウンドプレーン３１２と電気的に接続することができる。ビア３７４は、中間層３７６によって接続することができる。フィルタ３００の第４のインダクタ３７０は、図２の回路図２００の第４のインダクタ２２０と対応することができる。フィルタ３００の第４のインダクタ３７０は、出力３２０と電気的に接続された信号経路３１６の一部分３６１において、信号経路３１６と接続することができる。第４のインダクタ３７０は、３つの角部３７２を有することができ、概ね四分円のループを形成することができる。
第４のコンデンサは、出力３２０と接続された信号経路３１６の一部分３６１と容量結合された導電層３８０（例えばコンデンサ電極）を含むことができる。第４のコンデンサの導電層３８０は、１つまたは複数のビア３８２を含むことができる第６のビアアセンブリ３８１によってグラウンドプレーン３１２と電気的に接続することができる。第６のビアアセンブリ３８１のビア３８２は、３×２の格子状に配列することができる。第４のコンデンサは、図２の回路図２００の第４のコンデンサ２２２と対応することができる。第４のコンデンサは、例えば、図１コンデンサを参照して上記で説明したように、自己整合することができる。
ＩＩ．ビアアセンブリ
図５Ａは、本開示の態様によるビアアセンブリ５００の１つの実施形態の平面図である。ビアアセンブリ５００は、図３～図４Ｅを参照して上記で説明した第２のビアアセンブリ３３２と対応することができる。ビアアセンブリ５００は、複数のビア５０２を含むことができる。図５Ｂは、図５Ａのビアアセンブリ５００の側面図である。ビア５０２は、コンデンサ電極を形成する導電層５０３と、グラウンドプレーン５０１との間に接続することができる。導電層５０３は、図３Ａ～図４Ｅを参照して上記で説明した導電層３３０と対応することができる。
ビア５０２は、Ｘ－Ｙ平面におけるそれぞれの断面積（図５Ａにおいてクロスハッチングによって表される）を有することができる。ビアアセンブリ５００は、複数のビア５０２のそれぞれの断面積の和を含む（例えばこれと等しいものとして定義する）ことができる、Ｘ－Ｙ平面における総断面積を有することができる。
図５Ｂを参照すると、ビアアセンブリ５００は、Ｚ方向における長さ５０４を有することができる。面積対二乗長さ比は、以下のように定義することができる。
Ａ／Ｌ２
ここで、ＬはＺ方向におけるビアアセンブリの長さ５０４を表し、ＡはＸ－Ｙ平面におけるビアアセンブリ５０４のそれぞれの総断面積（図５Ａにおいてクロスハッチングによって表される）を表す。面積対二乗長さ比は約３．２５よりも大きくすることができる。
いくつかの実施形態では、ビア５０２は、反復パターンを含む格子状に配列することができる。例えば、ビア５０２は、ｍ×ｎの格子状に配列することができる。この例において、ｍおよびｎは各々３に等しい。ビア５０２は、断面形状において長方形（例えば正方形）とすることができる。ビア５０２は、Ｘ方向における概ね等しい幅５０５および／またはＹ方向における等しい幅５０６を有することができる。しかしながら、いくつかの実施形態では、Ｘ方向における幅５０５は、Ｙ方向における幅５０６と異なっていてもよい。更に、いくつかの実施形態では、ビア５０２は、Ｘ方向およびＹ方向において多岐にわたる幅５０５、５０６を有することができる。
いくつかの実施形態では、ビア５０２は、Ｘ方向および／またはＹ方向において概ね均等に離間することができる。例えば、Ｘ方向においてＸ間隔距離５０８を定義することができる。ビア５０２の各対間でＹ方向においてＹ間隔距離５１０を定義することができる。いくつかの実施形態では、Ｘ間隔距離５０８は、互いに等しくすることができる。いくつかの実施形態では、Ｙ間隔距離５０８は互いに等しくすることができる。いくつかの実施形態では、Ｘ間隔距離５０８の各々は、Ｙ間隔距離５１０の各々に等しくすることができる。
Ｘ方向における幅５０５とＸ間隔距離５０８との間、および／またはＹ方向における幅５０６とＹ間隔５１０との間に幅対間隔比を定義することができる。上記で示したように、いくつかの実施形態では、幅５０５、５０６は、互いに概ね等しくすることができ、間隔距離５０８、５１０は、互いに概ね等しくすることができる。代替的に、幅対間隔比は、Ｘ－Ｙ平面におけるビア５０２間の平均間隔距離に対するＸ－Ｙ平面におけるビア５０２のそれぞれの幅の平均の比として定義することができる。幅対間隔比は、約１よりも大きくすることができる。
図５Ｃは、本開示の態様によるビアアセンブリ５１２の別の実施形態の上面図である。図５Ｄは、図５Ｃのビアアセンブリ５１２の側面図である。ビアアセンブリ５１２は、複数のビア５１４を含むことができる。図５Ｃに示すように、ビア５１４は、円筒形の断面積を有することができる。それぞれＸ方向およびＹ方向において、ビア５１４間の最も狭い間隔においてＸおよびＹ間隔距離５１６、５１８を定義することができる。
図５Ｅは、本開示の態様によるビアアセンブリ５２０の別の実施形態の平面図である。図５Ｄは、図５Ｅのビアアセンブリ５２０の側面図である。ビアアセンブリ５２０は、複数のビア５２２を含むことができる。図５Ｅに示すように、ビア５２２は、円筒形の断面積を有することができる。それぞれＸ方向およびＹ方向において、ビア５２２間の最も狭い間隔においてＸおよびＹ間隔距離５２８、５３０を定義することができる。
図５Ｅに示すように、ビア５２２は反復パターンで配列することができる。しかしながら、ビア５２２は、ＸおよびＹ方向に対して行および列で位置合わせされなくてもよい。むしろ、ビア５２２は、均一なパッキングパターンを含む任意の適切な反復パターンで配列されてもよい。適切なパターンの例は、三角形、細長い三角形、六角形、四角形、変形四角形（ｓｎｕｂ ｓｑｕａｒｅ）等を含む。
加えて、そのような実施形態において、間隔距離５３２は、必ずしもＸ方向またはＹ方向のみになくてもよいＸ－Ｙ平面内の任意の方向におけるビア５２２間の（例えば反復パターン内の任意の点における）最短距離として定義することができる。
図５Ｇは、本開示の態様によるビアアセンブリ５４０の別の実施形態の平面図である。図５Ｈは、図５Ｇのビアアセンブリの側面図である。ビアアセンブリ５４０は、単一のビア５４２を含むことができるかまたは単一のビア５４２からなることができる。単一のビア５４２は、導電層５４２をグラウンドプレーン５４１と接続することができる。ビアアセンブリ５４０の総断面積は、Ｘ－Ｙ平面における単一のビア５４２の断面積（図５Ｇにおいてクロスハッチングによって示される）によって定義することができる。ビアアセンブリ５４０は、Ｘ方向における幅５４５と、Ｙ方向における幅５４６とを有することができる。ビアアセンブリは、Ｚ方向における長さ５４７を有することができる。単一のビアは、円形を含む任意の適切な断面形状を有することができることを理解されたい。
理論にとらわれることなく、単一のビア５４２を含むビアアセンブリ５４０は、図５Ａ～図５Ｆを参照して上記で説明したビアアセンブリ５００、５２０よりも小さなフットプリントにおいて、より大きな総断面積を提供することができる。結果として、単一のビアアセンブリ５４０は、より大きなピーク電流および／または電力処理能力を提供することができる。しかしながら、複数のビア５０２、５２２を含むビアアセンブリ５００、５２０が、単一のビアアセンブリ５４０よりも大きな表面積を提供してもよい。導体（例えばビア）が交流に曝されると、「表皮効果」に従って、交流の大部分が導体の表面の付近を進行する。結果として、そのような導体の導電性は、表面積の増大と共に増大することができる。複数のビア５０２、５５２を含むビアアセンブリ５００、５２０は、単一のビアアセンブリ５４０よりも大きい表面積を提供することができる。このため、複数のビア５０２、５２２を含むビアアセンブリ５００、５２０は、依然として低インダクタンスをもたらしながら、単一のビアアセンブリ５４０よりも高い導電性（例えば、より低い抵抗）をもたらすことができる。
表面積対二乗長さ比は、ビアアセンブリ５００、５２０、５４０の総表面積を、ビアアセンブリ５００、５２０、５４０のＺ方向における長さ５０４、５２４、５４４の二乗で除算したものとして定義することができる。いくつかの実施形態では、ビアアセンブリ５００、５２０、５４０は、約６．５よりも大きな表面積対二乗長さ比を有することができる。
上記で示したように、いくつかの実施形態では、ビアアセンブリは、更なる誘電体層に形成され、中間導電層と接続された、少なくとも１つのビアを含むことができる。例えば、再び図３Ｂおよび図３Ｃを参照すると、第１のビアアセンブリ３２９は、第３の誘電体層３０６に形成されたビアの対３２６と、第２の誘電体層３０４に形成されたビアの対３２２とを含むことができる。ビアアセンブリ３２９は、ビアの両方の対３２２、３２６のそれぞれの長さを含む、Ｚ方向における長さ５４８を有することができる。
ＩＩＩ．更なる例示的な実施形態
図６Ａは、本開示の態様による多層フィルタ６００の別の実施形態の斜視図を示す。図６Ｂは、図６Ａの多層フィルタ６００の別の斜視図を示す。フィルタ６００は、通常、図３～図５Ｈを参照して上記で説明したフィルタ３００と類似した方式で構成することができる。フィルタ６００は、入力６０２と、出力６０４と、入力６０２および出力６０４を接続する信号経路６０６とを備えることができる。フィルタ６００は、１つまたは複数のグラウンド電極６１０と電気的に接続されたグラウンドプレーン６０８も備えることができる。
フィルタ６００は、第３の誘電体層６３６上の信号経路６０６の一部分を入力６０２と接続する第１のビアアセンブリ６０９を備えることができる。フィルタ６００は、第３のビアアセンブリ６１１によってグラウンドプレーン６０８と電気的に接続された第１のインダクタ６１２を含むことができる。第１のインダクタ６１２は、図２を参照して上記で説明した回路図２００の第１のインダクタ２０８と対応することができる。フィルタ６００は、第２のビアアセンブリ６１５によってグラウンドプレーン６０８と電気的に結合された第１のコンデンサ６１４を備えることができる。第１のコンデンサ６１４は、図２を参照して上記で説明した回路図２００の第１のコンデンサ２１０と対応することができる。フィルタ６００は、互いに並列に接続された第２のインダクタ６１６および第２のコンデンサ６１８を備えることができる。第２のインダクタ６１６および第２のコンデンサ６１８は、それぞれ、図２を参照して上記で説明した回路図２００の第２のインダクタ２１２および第２のコンデンサ２１４と対応することができる。第２のインダクタ６１６および第２のコンデンサ６１８は、入力６０２と出力６０４との間で信号経路６０６の一部分を形成することができる。フィルタ６００は、互いに並列に接続され、入力６０２と出力６０４との間で信号経路６０６の一部分を形成することができる、第３のインダクタ６２０および第３のコンデンサ６２２を備えることができる。第３のインダクタ６２０および第３のコンデンサ６２２は、それぞれ図２を参照して上記で説明した回路図２００の第３のインダクタ２１６および第３のコンデンサ２１８と対応することができる。第３の誘電体層６３６上の信号経路６０６の一部分は、第４のビアアセンブリ６２３によって出力６０４と接続することができる。最後に、フィルタ６００は、互いに並列に接続され、信号経路６０６とグラウンドプレーン６０８との間で接続された第４のインダクタ６２４および第４のコンデンサ６２６を備えることができる。第４のインダクタ６２４は、第５のビアアセンブリ６２５によってグラウンドプレーン６０８と接続することができる。第４のコンデンサ６２６は、第６のビアアセンブリ６２７によってグラウンドプレーン６０８と接続することができる。第４のインダクタ６２４および第４のコンデンサ６２６は、それぞれ図２を参照して上記で説明した回路図２００の第４のインダクタ２２０および第４のコンデンサ２２２と対応することができる。
インダクタ６１２、６１６、６２０、６２４およびコンデンサ６１４、６１８、６２２、６２６は、図３～図５Ｈを参照して上記で説明したのと類似した方式で、ビアおよび／またはビアアセンブリによって接続することができる。インダクタ６１２、６１６、６２０、６２４の各々は、それぞれの第１のロケーションにおいて信号経路６０６と接続し、それぞれの第２のロケーションにおいて信号経路６０６またはグラウンドプレーン６０８と接続することができる。インダクタ６１２、６１６、６２０、６２４の各々は、第１のロケーションと第２のロケーションとの間で（例えばＸ－Ｙ平面における）それぞれの有効長を有することができる。加えて、インダクタ６１２、６１６、６２０、６２４の各々が、それぞれの有効長に沿ったそれぞれの幅を有することができる。
図６Ｃは、図６Ａおよび図６Ｂのフィルタ６００の側面図である。バンドパスフィルタ６００は、複数の誘電体層（明確にするために図６Ａおよび図６Ｂにおいて透明である）を備えることができる。図６Ｃを参照すると、第１の層６３２、第２の層６３６、および第３の層６４０を積層して、一体構造を形成することができる。誘電体層６３２、６３６、６４０の上に導電層６３０、６３４、６３８、６４２を形成することができる。第１の誘電体層６３２の底面に導電層６３０を形成することができる。第２の誘電体層６３６のそれぞれ上面および底面に導電層６３４、６３８を形成することができる。第３の誘電体層６４０の上面に導電層６４２を形成することができる。
図７Ａ～図７Ｄは、図６Ａ～図６Ｃのフィルタ６００の一連の連続平面図であり、各連続図において更なる層が示される。より詳細には、図７Ａは、第１の誘電体層６２８と、第１の誘電体層６２８上に形成された導電層６３０とを示す。第１の導電層６３０はグラウンドプレーン６０８を含むことができる。示すように、グラウンドプレーン６０８は、複数の導電層から形成することができる。図７Ｂは、第２の誘電体層６３２上に形成された第２の導電層６３４を更に示す。第２の導電層６３４は、第１のコンデンサ６１４と、第２のコンデンサ６１８と、第３のコンデンサ６２２と、第４のコンデンサ６２６とを含むことができる。図７Ｃは、第３の誘電体層６３６上に形成された第３の導電層６３８を更に示す。第３の導電層６３８は、信号経路６０６の一部分および第１のインダクタ６１２を備えることができる。図７Ｄは、第４の誘電体層６４０上に形成された第４の導電層６４２を示す。第４の導電層６４２は、第２のインダクタ６１６、第３のインダクタ６２２、および第４のインダクタ６２４を備えることができる。誘電体層６２８、６３２、６３６、６４０は、様々なパターニングされた導電層６３０、６３４、６３８、６４２の相対的再配置を示すために透明である。
図８Ａは、本開示の態様による多層フィルタ８００の別の実施形態の斜視図を示す。フィルタ８００は、通常、図３～図５Ｈを参照して上記で説明したフィルタ３００と類似した方式で構成することができる。フィルタ８００は、入力８０２と、出力８０４と、入力８０２および出力８０４を接続する信号経路８０６とを備えることができる。フィルタ８００は、１つまたは複数のグラウンド電極８１０と電気的に接続されたグラウンドプレーン８０８も含むことができる。
フィルタ８００は、第３の誘電体層８３６上の信号経路８０６の一部分を入力８０２と接続する第１のビアアセンブリ８０９を含むことができる。フィルタ８００は、第３のビアアセンブリ８１１によってグラウンドプレーン８０８と電気的に接続された第１のインダクタ８１２を含むことができる。第１のインダクタ８１２は、図２を参照して上記で説明した回路図２００の第１のインダクタ２０８と対応することができる。フィルタ８００は、第２のビアアセンブリ８１５によってグラウンドプレーン８０８と電気的に結合された第１のコンデンサ８１４を備えることができる。第１のコンデンサ８１４は、図２を参照して上記で説明した回路図２００の第１のインダクタコンデンサ２１０と対応することができる。フィルタ８００は、互いに並列に接続された第２のインダクタ８１６および第２のコンデンサ８１８を備えることができる。第２のインダクタ８１６および第２のコンデンサ８１８は、それぞれ、図２を参照して上記で説明した回路図２００の第２のインダクタ２１２および第２のコンデンサ２１４と対応することができる。第２のインダクタ８１６および第２のコンデンサ８１８は、入力８０２と出力８０４との間で信号経路８０６の一部分を形成することができる。フィルタ８００は、互いに並列に接続され、入力８０２と出力８０４との間で信号経路８０６の一部分を形成することができる、第３のインダクタ８２０および第３のコンデンサ８２２を備えることができる。第３のインダクタ８２０および第３のコンデンサ８２２は、それぞれ、図２を参照して上記で説明した回路図２００の第３のインダクタ２１６および第３のコンデンサ２１８と対応することができる。第３の誘電体層８３６上の信号経路８０６の一部分は、第４のビアアセンブリ８２３によって出力８０４と接続することができる。最後に、フィルタ８００は、互いに並列に接続され、信号経路８０６とグラウンドプレーン８０８との間に接続された、第４のインダクタ８２４および第４のコンデンサ８２６を備えることができる。第４のインダクタ８２４は、第５のビアアセンブリ８２５によってグラウンドプレーン８０８と接続することができる。第４のコンデンサ８２６は、第６のビアアセンブリ８２７によってグラウンドプレーン８０８と接続することができる。第４のインダクタ８２４および第４のコンデンサ８２６は、それぞれ図２を参照して上記で説明された回路図２００の第４のインダクタ２２０および第４のコンデンサ２２２と対応することができる。
インダクタ８１２、８１６、８２０、８２４およびコンデンサ８１４、８１８、８２２、８２６は、図３～図５Ｈを参照して上記で説明したのと類似した方式でビアおよび／またはビアアセンブリによって接続することができる。インダクタ８１２、８１８、８２０、８２４の各々は、それぞれの第１のロケーションにおいて信号経路８０６と接続し、それぞれの第２のロケーションにおいて信号経路８０６またはグラウンドプレーン８０８と接続することができる。インダクタ８１２、８１８、８２０、８２４の各々は、第１のロケーションと第２のロケーションとの間で（例えばＸ－Ｙ平面における）それぞれの有効長を有することができる。加えて、インダクタ８１２、８１８、８２０、８２４の各々は、そのそれぞれの有効長に沿ってそれぞれの幅を有することができる。
図８Ｂは、図８Ａのフィルタ８００の側面図である。バンドパスフィルタ８００は、複数の誘電体層（明確にするために図８Ａにおいて透明である）を備えることができる。図８Ｂを参照すると、第１の層８３２、第２の層８３６および第３の層８４０を積層して、一体構造を形成することができる。誘電体層８３２、８３６、８４０上に導電層８３０、８３４、８３８、８４２を形成することができる。第１の誘電体層８３２の底面に導電層８３０を形成することができる。それぞれ、第２の誘電体層８３６の上面および底面に導電層８３４、８３８を形成することができる。第３の誘電体層８４０の上面に導電層８４２を形成することができる。
図９Ａ～図９Ｄは、図８Ａおよび図８Ｂのフィルタ６００の一連の連続平面図であり、各連続図において更なる誘電体層が示される。より詳細には、図９Ａは、第１の誘電体層８２８と、第１の誘電体層８２８上に形成された導電層８３０とを示す。第１の導電層８３０はグラウンドプレーン８０８を含むことができる。示すように、グラウンドプレーン８０８は、複数の導電層から形成することができる。図９Ｂは、第２の誘電体層８３２上に形成された第２の導電層８３４を更に示す。第２の導電層８３４は、第１のコンデンサ８１４と、第２のコンデンサ８１８と、第３のコンデンサ８２２と、第４のコンデンサ８２６とを含むことができる。図９Ｃは、第３の誘電体層８３６上に形成された第３の導電層８３８を更に示す。第３の導電層８３８は、信号経路８０６の一部分と、第１のインダクタ８１２とを含むことができる。図９Ｄは、第４の誘電体層８４０上に形成された第４の導電層８４２を示す。第４の導電層８４２は、第２のインダクタ８１６、第３のインダクタ８２２および第４のインダクタ８２４を含むことができる。誘電体層８２８、８３２、８３６、８４０は、様々なパターニングされた導電層８３０、８３４、８３８、８４２の相対的再配置を示すために透明である。
図１０Ａは、本開示の態様による多層フィルタ１０００の別の実施形態の斜視図を示す。図１０Ｂは、図１０Ａの多層フィルタ１０００の別の斜視図を示す。フィルタ１０００は、通常、図３～図５Ｈを参照して上記で説明したフィルタ３００と類似の方式で構成することができる。フィルタ１０００は、入力１００２と、出力１００４と、入力１００２および出力１００４を接続する信号経路１００６とを含むことができる。フィルタ１０００は、１つまたは複数のグラウンド電極１０１０と電気的に接続されたグラウンドプレーン１００８も含むことができる。
フィルタ１０００は、第３の誘電体層１０３６上の信号経路１００６の一部分を入力１００２と接続する第１のビアアセンブリ１００９を備えることができる。フィルタ１０００は、グラウンドプレーン１００８と電気的に接続された第１のインダクタ１０１２を備えることができる。第１のインダクタ１０１２は、図２を参照して上記で説明した回路図２００の第１のインダクタ２０８と対応することができる。フィルタ１０００は、第２のビアアセンブリ１０１５によってグラウンドプレーン１００８と電気的に結合された第１のコンデンサ１０１４を備えることができる。第１のコンデンサ１０１４は、図２を参照して上記で説明した回路図２００の第１のインダクタコンデンサ２１０と対応することができる。フィルタ１０００は、互いに並列に接続された第２のインダクタ１０１６および第２のコンデンサ１０１８を含むことができる。第２のインダクタ１０１６および第２のコンデンサ１０１８は、それぞれ、図２を参照して上記で説明した回路図２００の第２のインダクタ２１２および第２のコンデンサ２１４と対応することができる。第２のインダクタ１０１６および第２のコンデンサ１０１８は、入力１００２と出力１００４との間で信号経路１００６の一部分を形成することができる。フィルタ１０００は、互いに並列に接続され、入力１００２と出力１００４との間で信号経路１００６の一部分を形成することができる第３のインダクタ１０２０および第３のコンデンサ１０２２を備えることができる。第３のインダクタ１０２０および第３のコンデンサ１０２２は、それぞれ、図２を参照して上記で説明した回路図２００の第３のインダクタ２１６および第３のコンデンサ２１８と対応することができる。第３の誘電体層１０３６上の信号経路１００６の一部分は、第４のビアアセンブリ１０２３によって出力１００４と接続することができる。最後に、フィルタ１０００は、互いに並列に接続され、信号経路１００６とグラウンドプレーン１００８との間で接続された第４のインダクタ１０２４および第４のコンデンサ１０２６を備えることができる。第４のインダクタ１０２４は、第５のビアアセンブリ１０２５によってグラウンドプレーン１００８と接続することができる。第４のコンデンサ１０２６は、第６のビアアセンブリ１０２７によってグラウンドプレーン１００８と接続することができる。第４のインダクタ１０２４および第４のコンデンサ１０２６は、それぞれ図２を参照して上記で説明した回路図２００の第４のインダクタ２２０および第４のコンデンサ２２２と対応することができる。
インダクタ１０１２、１０１６、１０２０、１０２４およびコンデンサ１０１４、１０１８、１０２２、１０２６は、図３～図５Ｈを参照して上記で説明したのと類似した方式でビアおよび／またはビアアセンブリによって接続することができる。インダクタ１０１２、１０１１０、１０２０、１０２４の各々は、それぞれの第１のロケーションにおいて信号経路１００６と接続し、それぞれの第２のロケーションにおいて信号経路１００６またはグラウンドプレーン１００８と接続することができる。インダクタ１０１２、１０１１０、１０２０、１０２４の各々は、第１のロケーションと第２のロケーションとの間で（例えばＸ－Ｙ平面における）それぞれの有効長を有することができる。加えて、インダクタ１０１２、１０１１０、１０２０、１０２４の各々が、それぞれの有効長に沿ったそれぞれの幅を有することができる。
図１０Ｂは、図１０Ａおよび図１０Ｂのフィルタ１０００の側面図である。バンドパスフィルタ１０００は、複数の誘電体層（明確にするために図１０Ａにおいて透明である）を備えることができる。図１０Ｂを参照すると、第１の層１０３２、第２の層１０３６、第３の層１０４０を積層して、一体構造を形成することができる。誘電体層１０３２、１０３６、１０４０の上に導電層１０３０、１０３４、１０３８、１０４２を形成することができる。第１の誘電体層１０３２の底面に導電層１０３０を形成することができる。第２の誘電体層１０３６のそれぞれ上面および底面に導電層１０３４、１０３８を形成することができる。第３の誘電体層１０４０の上面に導電層１０４２を形成することができる。
図１１Ａ～図１１Ｄは、図１０Ａおよび図１０Ｂのフィルタ６００の一連の連続平面図であり、各連続図において更なる誘電体層が示される。より詳細には、図１１Ａは、第１の誘電体層１０２８と、第１の誘電体層１０２８上に形成された導電層１０３０とを示す。第１の導電層１０３０はグラウンドプレーン１００８を含むことができる。示すように、グラウンドプレーン１００８は、複数の導電層から形成することができる。図１１Ｂは、第２の誘電体層１０３２上に形成された第２の導電層１０３４を更に示す。第２の導電層１０３４は、第１のコンデンサ１０１４と、第２のコンデンサ１０１８と、第３のコンデンサ１０２２と、第４のコンデンサ１０２６とを含むことができる。図１１Ｃは、第３の誘電体層１０３６上に形成された第３の導電層１０３８を更に示す。第３の導電層１０３８は、信号経路１００６の一部分および第１のインダクタ１０１２を備えることができる。図１１Ｄは、第４の誘電体層１０４０上に形成された第４の導電層１０４２を示す。第４の導電層１０４２は、第２のインダクタ１０１６、第３のインダクタ１０２２、および第４のインダクタ１０２４を備えることができる。誘電体層１０２８、１０３２、１０３６、１０４０は、様々なパターニングされた導電層１０３０、１０３４、１０３８、１０４２の相対的再配置を示すために透明である。
ＩＶ．用途
本明細書において説明したフィルタの様々な実施形態は、任意の適切なタイプの電気コンポーネントにおいて用途を見出すことができる。フィルタは、高周波数無線信号を受信、送信、または他の形で用いるデバイスにおいて特定の用途を見出すことができる。例示的な用途は、スマートフォン、信号中継器（例えば、スモールセル）、中継局およびレーダを含む。
実施例
本開示の態様に従って、コンピュータモデリングを用いて、ビアアセンブリを含む多層フィルタをシミュレートした。加えて、フィルタが構築され、試験された。以下の寸法は単に例として与えられ、本開示の範囲を限定するものではないことを理解されたい。
誘電体層の厚みは、概ね、約１８０マクロメートル（「ミクロン」）未満とすることができる。例えば、いくつかの実施形態では、第２の層３０４、６３２、８３２、１０３２は、約６０マイクロメートル（６０ミクロン）の厚みとすることができる。第３の層３０４、６３６、８３６、１０３６は、約２０マイクロメートル（２０ミクロン）の厚みとすることができる。第４の層３０８、６４０、８４０、１０４０は、約６０マイクロメートル（６０ミクロン）の厚みとすることができる。
いくつかの実施形態では、上記で説明した多層フィルタ３００、６００、８００、１０００は、Ｚ方向において以下のそれぞれのビアアセンブリの長さを有するように構成することができる。
Figure 2022514081000002
いくつかの実施形態では、上記で説明した多層フィルタ３００、６００、８００、１０００は、以下のそれぞれのビアアセンブリ総断面積を有するように構成することができる。
Figure 2022514081000003
いくつかの実施形態では、上記で説明した多層フィルタ３００、６００、８００、１０００は、以下のそれぞれの面積対二乗長さ比を有するビアアセンブリを備えることができる。
Figure 2022514081000004
ビアアセンブリは、約１００マイクロメートル（１００ミクロン）の概ね等しい幅を有するビアを含むことができる。ビア間の間隔距離は約５０マイクロメートル（５０ミクロン）とすることができる。ビアアセンブリの幅対間隔比は約２とすることができる。
いくつかの実施形態では、ビアアセンブリは、単一のビアよりも大きな表面積を提供する複数のビアを含むことができる。上記で論考したように、表面積が増大することにより、「表皮効果」に起因してビアアセンブリの導電率が増大することができる。いくつかの実施形態では、上記で説明した多層フィルタ３００、６００、８００、１０００は、以下の表面積を有するビアアセンブリを有するように構成することができる。
Figure 2022514081000005
いくつかの実施形態では、上記で説明した多層フィルタ３００、６００、８００、１０００は、以下の表面積対二乗長さ比を有するビアアセンブリを有するように構成することができる。
Figure 2022514081000006
図１２～図１７は、様々なフィルタのための試験結果およびシミュレーションデータを表す。図１２を参照すると、本開示の態様による多層フィルタが構築され試験された。測定された挿入損失（Ｓ２１）値および測定されたリターン損失（Ｓ１１）値が０ＧＨｚ～４５ＧＨｚでプロットされている。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～３５ＧＨｚでプロットされている。測定パスバンドは、約１３．２ＧＨｚ～約１５．８ＧＨｚである。
図１３を参照すると、本開示の態様による多層フィルタが構築され、試験された。測定された挿入損失（Ｓ２１）値および測定されたリターン損失（Ｓ１１）値が０ＧＨｚ～４５ＧＨｚでプロットされている。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～３５ＧＨｚでプロットされている。パスバンドは約１６．１ＧＨｚ～約１８．２ＧＨｚである。
図１４を参照すると、図３Ａ～図４Ｅを参照して上記で説明した多層フィルタ３００のシミュレートおよび構築の双方が行われ、物理的に試験された。測定された挿入損失（Ｓ２１）値および測定されたリターン損失（Ｓ１１）値が０ＧＨｚ～４５ＧＨｚでプロットされている。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～３５ＧＨｚでプロットされている。パスバンドは約１７．０ＧＨｚ～約２１．２ＧＨｚである。
図１５を参照すると、図６Ａ～図７Ｄを参照して上記で説明した多層フィルタ６００がシミュレートされた。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～５０ＧＨｚでプロットされている。パスバンドは約２４．６ＧＨｚ～約２７．８ＧＨｚである。
図１６を参照すると、図８Ａ～図９Ｄを参照して上記で説明した多層フィルタ８００がシミュレートされた。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～５５ＧＨｚでプロットされている。パスバンドは約３４．６ＧＨｚ～約３７．４ＧＨｚである。
図１７を参照すると、図１０Ａ～図１１Ｄを参照して上記で説明した多層フィルタ１０００がシミュレートされた。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～７０ＧＨｚでプロットされている。パスバンドは約４２．９ＧＨｚ～約４６．６ＧＨｚである。
試験方法
図１８を参照すると、本開示の態様に従って、試験アセンブリ１８００を用いて、多層フィルタ１８０２の挿入損失およびリターン損失等の性能特性を試験することができる。フィルタ１８０２は、試験基板１８０４に実装することができる。入力線１８０６および出力線１８０８は、各々試験基板１８０４に接続された。試験基板１８０４は、入力線１８０６をフィルタ１８０２の入力と電気的に接続し、出力線１８０８をフィルタ１８０２の出力と電気的に接続するマイクロストリップ線１８１０を含むことができる。入力信号が、ソース信号発生器（例えば、１８０６ Ｋｅｉｔｈｌｅｙ ２４００シリーズのソース測定ユニット（ＳＭＵ）、例えば、Ｋｅｉｔｈｌｅｙ ２４１０－Ｃ ＳＭＵ）を用いて入力線に適用され、フィルタ１８０２の結果としての出力が、（例えば、ソース信号発生器を用いて）出力線１８１０８において測定された。これは、フィルタの様々な構成について繰り返された。
当業者であれば、本開示の趣旨および範囲から逸脱することなく、本開示のこれらのおよび他の変更および変形を行うことができる。加えて、様々な実施形態の態様は、全体的および部分的の双方で入れ替えることができることを理解されたい。更に、当業者であれば、上記の説明が例示の目的にすぎず、添付の特許請求の範囲において更に記載される本開示を限定することを意図しないことを理解するであろう。

Claims (28)

  1. 多層フィルタであって、
    上面と、底面と、前記上面および前記底面間のＺ方向における厚みとを有する誘電体層と、
    前記誘電体層の前記上面に形成された導電層と、
    前記誘電体層に形成され、前記誘電体層の前記上面において前記導電層に接続されたビアアセンブリであって、前記ビアアセンブリは、前記誘電体層の前記底面まで延び、前記ビアアセンブリは、前記Ｚ方向における長さと、前記Ｚ方向に垂直なＸ－Ｙ平面における総断面積とを有し、前記ビアアセンブリは、約３．２５よりも大きい面積対二乗長さ比を有する、ビアアセンブリと、
    を備える、多層フィルタ。
  2. グラウンドプレーンを更に備え、前記ビアアセンブリは、前記誘電体層の前記底面において前記グラウンドプレーンと接続される、請求項１に記載の多層フィルタ。
  3. 前記導電層はインダクタを備える、請求項１に記載の多層フィルタ。
  4. 前記導電層はコンデンサ電極を備える、請求項１に記載の多層フィルタ。
  5. 前記ビアアセンブリは単一のビアを備える、請求項１に記載の多層フィルタ。
  6. 前記ビアアセンブリは複数のビアを備え、前記総断面積は、前記Ｘ－Ｙ平面における前記複数のビアのそれぞれの断面積の和を含む、請求項１に記載の多層フィルタ。
  7. 前記ビアアセンブリは、反復パターンで配列された複数のビアを備える、請求項１に記載の多層フィルタ。
  8. 前記ビアアセンブリは、ｍ×ｎの格子状に配列された複数のビアを備え、ｍおよびｎは各々、２以上である、請求項１に記載の多層フィルタ。
  9. 前記ビアアセンブリは、Ｘ方向またはＹ方向のうちの少なくとも一方において概ね均等に離間された複数のビアを備え、前記Ｘ方向および前記Ｙ方向は前記Ｘ－Ｙ平面内にあり、前記Ｘ方向は前記Ｙ方向に垂直である、請求項１に記載の多層フィルタ。
  10. 前記ビアアセンブリは、約２００マイクロメートル（２００ミクロン）未満の間隔距離だけ離間された複数のビアを備える、請求項１に記載の多層フィルタ。
  11. 前記ビアアセンブリは、それぞれの間隔距離だけ離間され、前記Ｘ－Ｙ平面においてそれぞれの幅を有する、複数のビアを備え、幅対間隔比は約１よりも大きい、請求項１に記載の多層フィルタ。
  12. 前記ビアアセンブリは、概ね等しいそれぞれの断面積を有する複数のビアを備える、請求項１に記載の多層フィルタ。
  13. 前記ビアアセンブリは、約６．５よりも大きい表面積対二乗長さ比を有する、請求項１に記載の多層フィルタ。
  14. 前記ビアアセンブリは少なくとも１つの充填ビアを備える、請求項１に記載の多層フィルタ。
  15. 前記ビアアセンブリは少なくとも１つの未充填ビアを備える、請求項１に記載の多層フィルタ。
  16. 前記ビアアセンブリは、円形の断面形状を有する少なくとも１つのビアを備える、請求項１に記載の多層フィルタ。
  17. 前記ビアアセンブリは、長方形の断面形状を有する少なくとも１つのビアを備える、請求項１に記載の多層フィルタ。
  18. 上面および底面を有する更なる誘電体層と、前記更なる誘電体層の前記上面に形成された中間導電層とを更に備え、
    前記誘電体層は前記更なる誘電体層の前記上面に配置され、
    前記ビアアセンブリは、前記更なる誘電体層に形成され、前記中間導電層と接続された、少なくとも１つのビアを備える、請求項１に記載の多層フィルタ。
  19. 前記Ｚ方向における前記ビアアセンブリの長さは、前記更なる誘電体層に形成された前記少なくとも１つのビアの長さを含む、請求項１８に記載の多層フィルタ。
  20. 前記誘電体層の厚みは、約１００マイクロメートル（１００ミクロン）未満である、請求項１に記載の多層フィルタ。
  21. ２５℃の動作温度および１ＭＨｚの周波数において、ＡＳＴＭ Ｄ２１４９－１３に従って決定される約１００未満の誘電率を有する誘電材料を含む、請求項１に記載の多層フィルタ。
  22. ２５℃の動作温度および１ＭＨｚの周波数において、ＡＳＴＭ Ｄ２１４９－１３に従って決定される約１００よりも大きい誘電率を有する誘電材料を更に含む、請求項１に記載の多層フィルタ。
  23. 有機誘電材料を更に含む、請求項１に記載の多層フィルタ。
  24. 前記有機誘電材料は、液晶ポリマーまたはポリフェニルエーテルのうちの少なくとも一方を含む、請求項２３に記載の多層フィルタ。
  25. エポキシを含む誘電材料を更に含む、請求項１に記載の多層フィルタ。
  26. 前記多層フィルタは、約６ＧＨｚよりも高い特性周波数を有する、請求項１に記載の多層フィルタ。
  27. 前記特性周波数は、ローパス周波数、ハイパス周波数、またはバンドパス周波数の上限のうちの少なくとも１つを含む、請求項２６に記載の多層フィルタ。
  28. 多層フィルタを形成する方法であって、
    上面と、底面と、前記上面および前記底面間のＺ方向における厚みとを有する誘電体層を設けるステップと、
    前記誘電体層の前記上面に導電層を堆積するステップと、
    前記誘電体層にビアアセンブリを形成するステップであって、前記ビアアセンブリは、前記誘電体層の前記上面において前記導電層に接続され、前記ビアアセンブリは、前記誘電体層の前記底面まで延び、前記ビアアセンブリは、前記Ｚ方向における長さと、前記Ｚ方向に垂直なＸ－Ｙ平面における総断面積とを有し、前記ビアアセンブリは、約３．２５よりも大きい面積対二乗長さ比を有する、ステップと、
    を含む、方法。
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