JP2010074825A - 積層デバイスと、これを用いた電子機器 - Google Patents

Abstract

【課題】複数の共振器を有する積層デバイスの特性劣化を抑制すること。
【解決手段】
本発明の積層デバイスは、第１ビア状インダクタ導体３１と第２ビア状インダクタ導体３２との距離が第１ビア状インダクタ導体３１の長さの１．５倍よりも短い位置関係である場合に、第１ビア状インダクタ導体３１の他方の端と側面グランド電極１３との間に接続されて誘電シート層１〜４に略平行に配置されたインダクタ電極層３３とを備えたことを特徴とするものである。これにより、第１ビア状インダクタ導体３１の長さを短くすることができ、その結果、第１ビア状インダクタ導体３１と第２ビア状インダクタ導体３２との磁界結合を抑制することができる。
【選択図】図１

Description

本発明は、複数の絶縁体層を積層してなる積層デバイスと、これを備えた電子機器に関する。

従来からセラミクスを積層した絶縁体に複数の共振器を内蔵した積層デバイスが種々提案されている。以下、従来の積層デバイスについて図９、図１０を用いて説明する。図９は従来の積層デバイスの分解斜視図である。また、図１０は従来の積層デバイスの断面模式図（図９のＢ−Ｂ’線の断面図）である。なお、共通する構成要素は同じ記号を用いている。

図９，図１０において、９０１，９０２，９０３，９０４，９０５は誘電シート層であり、これらを積層して絶縁体９２０が構成される。絶縁体９２０の内部又は表面において前記誘電シート層９０１に対して略平行に配置されたグランド電極層９０６，９０７と、絶縁体の側面に配置された側面グランド電極９１２，９１３と、絶縁体に形成された複数の共振器９２１，９２２を有する積層デバイスである。そして、複数の共振器のうち１つの第１共振器９２１は、誘電シート層９０４に略平行に配置された第１容量電極層９０８と、一方の端が前記第１容量電極層９０８に接続されると共に誘電シート層９０４に対し略垂直に設けられた第１ビア状インダクタ導体９１４を備えた構成である。

なお、図９におけるビア状インダクタ導体９１４ａ，９１４ｂは一本の直線状に接続され、図１０に示される第１ビア状インダクタ導体９１４を構成する。また、複数の共振器９２１，９２２のうち他の１つの第２共振器９２２は、誘電体シート層９０４に略平行に配置された第２容量電極層９０９と、一方が前記第２容量電極層９０９に接続されると共に誘電シート層９０４に対し略垂直に設けられた第２ビア状インダクタ導体９１５とを備えている。なお、図９におけるビア状インダクタ導体９１５ａ，９１５ｂは一本の直線状に接続され、図１０に示される第１ビア状インダクタ導体９１５を構成する。

容量結合電極９１０，９１１は誘電体シート９０３を挟んで第１容量電極層９０８、第２容量電極層９０９に対向してキャパシタを形成し、複数の共振器９２１，９２２間を容量で結合する。この容量値と、第１ビア状インダクタ導体９１４，第２ビア状インダクタ導体９１５の磁界結合の結合係数の値の組み合わせを適当にすることで所望の特性を得ることができる。なお、本出願に関連する先行技術文献として、下記特許文献１が知られている。

特開平９−２３８０４０号公報。 国際公開第ＷＯ２００６／１０９４６５号。 特開２００７−１２３６７８号公報。

しかし、上記の従来の積層デバイスでは低背化すると挿入損失が増大するうえ、小型にしようとすると共振器間の間隔が狭くなるために両者の磁界結合が強くなりすぎることから所望の特性が得られないといった問題があった。即ち、第１ビア状インダクタ導体と第２ビア状インダクタ導体との距離が前記第１ビア状インダクタ導体長の１．５倍よりも短い場合において、上記磁界結合が特に強くなるという問題があった。

半径ａ、長さｌで中心間距離がｄである直線状の導線の自己インダクタンスは（数１）で求めることができ、相互インダクタンスは（数２）で求めることができる。

これによれば、ａ＝０．０４ｍｍ、ｌ＝０．４５ｍｍでｄ＝０．９ｍｍの場合、自己インダクタンスは０．２４３３ｎＨ、相互インダクタンスは０．０２２ｎＨ、結合係数とすれば０．０９１となる。このときに中心周波数２．４５ＧＨｚで帯域幅１００ＭＨｚとなるワイヤレスＬＡＮ用フィルタの設計を試みた。この際、図９，図１０の構成に基づく等価回路を用いて設計を行った。この結果、図１１に示すような良好な特性が得られた。このときの挿入損失は帯域内で２．３ｄＢ、帯域外減衰量は１９９０ＭＨｚで３０ｄＢ、１８００ＭＨｚ以下の減衰量は、最小値で４５ｄＢが得られた。

ところが、小型化を狙い、ｄ＝０．８９×ｌ、すなわちｄ＝０．４ｍｍとすると相互インダクタンスは、０．０４７ｎＨ、結合係数としては、０．１９２となる。図１２は同様の仕様のフィルタ設計を同じ手法で試みたときの特性である。挿入損失は２．２ｄＢとなり良好であるが、１８００ＭＨｚ以下の減衰量は最小値で３３ｄＢとかなり劣化することがわかる。

逆に、この領域の減衰量を確保しようとすれば、通過帯域内特性が大きくくずれ、挿入損失が３ｄＢより大きくなる。また、インピーダンスの整合も悪くなり、フィルタとして利用しにくくなってしまう。このように、共振器間の間隔が近くなると必然的に磁界結合が強くなりすぎて性能が劣化し小型化を進めるにあたって大きな障害となるのである。

以上の事情を鑑み、本発明は、複数の共振器を有する積層デバイスの特性劣化を抑制することを目的とする。

上記目的を達成するために、本発明の積層デバイスは、第１ビア状インダクタ導体と第２ビア状インダクタ導体との距離が第１ビア状インダクタ導体長の１．５倍よりも短い位置関係である場合に、第１ビア状インダクタ導体の他方の端と側面グランド電極との間に接続されて誘電シート層に略平行に配置されたインダクタ電極層とを備えたことを特徴とするものである。

本発明の積層デバイスは、誘電シート層に略平行に配置されたインダクタ電極層を設けることにより、第１ビア状インダクタ導体の長さを短くすることができ、その結果、第１ビア状インダクタ導体と第２ビア状インダクタ導体との磁界結合を抑制することができる。

本発明の積層デバイスの分解斜視図である。 本発明の積層デバイスの断面模式図（図１のＡ−Ａ’面の断面図）である。 ビア状インダクタ導体間の距離と磁界結合の結合係数の関係を示すグラフである。 本発明の積層デバイスの特性を示すグラフである。 第１ビア状インダクタ導体の長さと磁界結合の結合係数の関係を示すグラフである。 インダクタ電極層の構造を示す上面模式図である。 電極層の断面形状を示す断面模式図である。 インダクタ電極層の電流の流れを示す模式図である。 従来の積層デバイスの分解斜視図である。 従来の積層デバイスの断面模式図（図９のＢ−Ｂ’線の断面図）である。 従来の積層デバイスの特性を示すグラフである。 従来の積層デバイスの特性を示すグラフである。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

（実施の形態１）
以下、実施の形態１の積層デバイスについて図１および図２を用いて説明する。図１は、実施の形態１の積層デバイスの分解斜視図である。また図２は実施の形態１の積層デバイスの断面模式図（図１のＡ−Ａ’面の断面図）である。

実施の形態１の積層デバイスは、複数の誘電シート層１，２，３，４を積層して構成された絶縁体５１と、絶縁体５１の内部又は表面において誘電シート層１に対して略平行に配置されたグランド電極層１１，１２と、絶縁体５１の向かい合う側面に配置された側面グランド電極１３，１４と、絶縁体５１に形成された複数の共振器６１，６２を有する。そして、複数の共振器６１，６２のうち１つの第１共振器６１は、誘電体シート層４に略平行に配置された第１容量電極層２１と、一方の端が前記第１容量電極層２１に接続されると共に誘電シート層４に対し略垂直に設けられた第１ビア状インダクタ導体３１を備えた構成である。

なお、図１におけるビア状インダクタ導体３１ａ，３１ｂは一本の直線状に接続され、第１ビア状インダクタ導体３１を構成する。また、複数の共振器６１，６２のうち他の１つの第２共振器６２は、誘電体シート層４に略平行に配置された第２容量電極層２２と、一方が前記第２容量電極層２２に接続されると共に誘電体シート層４に対し略垂直に設けられた第２ビア状インダクタ導体３２とを備えた構成である。

なお、図１におけるビア状インダクタ導体３２ａ，３２ｂ，３２ｃは一本の直線状になるように接続され、第２ビア状インダクタ導体３２を構成する。また、容量結合電極２３は誘電体シート３を挟んで第１容量電極層２１、第２容量電極層２２に対向してキャパシタを形成し、複数の共振器６１，６２間を容量で結合する。この容量値と、第１ビア状インダクタ導体３１，第２ビア状インダクタ導体３２の磁界結合の結合係数の値の組み合わせを適当に設定することで所望の特性を得ることができる。ここで、第１ビア状インダクタ導体３１と第２ビア状インダクタ導体３２との距離は第１ビア状インダクタ導体３１の長さの１．５倍よりも短くなっている。

さらにまた、この積層デバイスは、第１ビア状インダクタ導体３１の他方の端と側面グランド電極１３との間に接続されて誘電シート層４に略平行に配置されたインダクタ電極層３３を備えたことを特徴とする。誘電シート層４に略平行に配置されたインダクタ電極層３３を設けることにより、第１ビア状インダクタ導体３１の長さを短くすることができ、その結果、第１ビア状インダクタ導体３１と第２ビア状インダクタ導体３２とを近づけても、磁界結合を抑制することができるのである。

図３は第１ビア状インダクタ導体３１と第２ビア状インダクタ導体３２の長さが等しい場合に、両者の距離と結合係数との関係を（数１）、（数２）で計算した結果を示すグラフである。それぞれの半径は０．０５ｍｍとした。実線はこれらのインダクタ導体が０．４５ｍｍの場合、点線が０．６ｍｍの場合、一点鎖線が１．０ｍｍの場合である。結合係数を０．１１以下に抑えようとすれば、第１ビア状インダクタ導体３１の長さの１．５倍程度の距離が必要となることがわかる。逆に言えば、小型のためにおおむね第１ビア状インダクタ導体３１の長さの１．５倍以下の距離で設計を行おうとした場合、上記のような磁界結合を抑制する機構が必要となってくるのである。

ところで、半径ａ、長さｌ_１の直線状の導体と半径ａ、長さｌ_２のもう一方の直線状の導体の中心間距離がｄである場合、相互インダクタンスは（数３）で求めることができる。

なお、それぞれの自己インダクタンスに関しては、（数１）で求めることができる。

今回の第２ビア状インダクタ導体３２の長さを０．４４２ｍｍ、第１ビア状インダクタ導体３１の長さを０．２２ｍｍとした。第１、第２ビア状インダクタ導体３１、３２の半径は４０μｍである。また、小型化を追求し、両ビア状インダクタ導体間３１、３２の距離は０．４ｍｍとし、絶縁体５１の厚みよりも狭い間隔とした。この場合に第１ビア状インダクタ導体３１の自己インダクタンスＬ３と第２ビア状インダクタ導体３２の自己インダクタンスＬ４は（数１）で求めることができ、それぞれ、Ｌ３＝０．０９７８ｎＨ、Ｌ４＝０．２３８１ｎＨとなる。このときに各ビア状インダクタ導体３１、３２の相互インダクタンスの値は（数３）から、Ｍ２＝０．０２２４ｎＨとなる。

さて、インダクタ電極層３３の長さと形状を調整して、第１ビア状インダクタ導体３１とインダクタ電極層３３の合計のインダクタンスを、第２ビア状インダクタ導体３２が構成するインダクタンス値と同じ値になるようにすれば、それぞれの共振器６１，６２の持つインダクタンス値は、０．２３８１ｎＨとなり、各ビア状インダクタ導体３１、３２の相互インダクタンスは上で求めたＭ２となるため、結果として共振器６１，６２間の結合係数としては０．０９４となる。これは、インダクタ電極層３３と第２ビア状インダクタ導体３２とは互いに垂直の関係にあるため磁界結合にほとんど寄与しないからである。

この第１と第２のビア状インダクタ導体３１，３２の形状と配置を反映して、実物の３次元モデルを作成し、３次元電磁界シミュレータを用いてシミュレーションを実施し、設計を試みた。

誘電シート１の材料については、特許文献２に記載の材料を用いた。その材料とは、ｘＢａＯ−ｙＮｄ_２Ｏ_３−ｚＴｉＯ_２−ｗＢｉ_２Ｏ_３系の誘電体フィラーとガラス粉末を混合し９００度程度の低温で焼結した低温焼結セラミクス材料である。この材料は高周波でのＱ値が高く、ワイヤレスＬＡＮの周波数領域である２．４−２．５ＧＨｚで１０００を超えるＱ値が得られる。また、この材料は誘電率も５７と高く、キャパシタを小型に形成できる。

各電極材料は、例えば銀である。各電極は、銀粉末を樹脂中に分散させたペーストを用い、それぞれの誘電体シート上に印刷し、積層することにより形成させる。各ビアについてはレーザ又は機械加工で誘電体シートにスルーホールを空け、銀ペーストを充填して形成させる。これら誘電体シートを積層した後、同時に焼成することで図３に示すような一体の積層デバイスが得られるのである。上記セラミクス材料を用いた場合、焼成温度は９２０度程度であり銀の焼結を十分確保できるので４．７×１０^７といった高い導電率を得ることができる。またこの温度は銀の融点よりも低いため、寸法精度の高い安定した形状を得ることができる。

また、３次元電磁界シミュレーションを用いて上記構成にもとづいてモデルを作製し計算を実行した。

上記の構成によってビア状インダクタ導体間の距離が０．４ｍｍに抑えられているので、最終的に外形サイズについては０．８ｍｍ×０．６ｍｍ×０．５ｍｍの小型化を達成しつつ、図４に示す良好な特性を得ることができた。

挿入損失は２．１３ｄＢ，１９９０ＭＨｚの減衰量は３０ｄＢ、１８００ＭＨｚ以下の最小値で４３ｄＢとなっており、ビア状インダクタ導体間の距離が０．９５ｍｍであることを想定した図１１の特性とほぼ同等の特性が得られたこととなる。

なお、上記の理論式による計算は、理想的な場合であって、現実のデバイスのように周囲にグランド電極１１、１２、１３、１４が存在するような状況では、位置によって計算結果が１０％程度ずれることがほとんどである。最終的には、第１ビア状インダクタ導体３１の長さは０．２４ｍｍとなった。得られた特性から逆算すると、第２ビア状インダクタ導体３２のインダクタンスは０．２５６７ｎＨ、第１ビア状インダクタ導体３１とインダクタ電極層３３の合計のインダクタンスは０．２５６９ｎＨ、結合係数は０．０９５であり、ほぼ狙い通りの値が得られた。

さて、この実施例では、第１ビア状インダクタ導体３１の長さは第２ビア状インダクタ導体３２の長さの５４．３％となった。この結果が示すように、第１ビア状インダクタ導体３１の長さが第２ビア状インダクタ導体３２の長さの６０％以下であることが望ましい。

図５は、それぞれのビア状インダクタ導体３１、３２の半径を０．０４ｍｍとし、第２ビア状インダクタ導体３２の長さを０．４５ｍｍ、第１ビア状インダクタ導体３１との距離を第２ビア状インダクタ導体３２の長さと同じ０．４５ｍｍとしたときの、第１ビア状インダクタ導体３１の長さと共振器６１，６２間の結合係数の関係をグラフにしたものである。各ビア状インダクタ導体３１、３２の相互インダクタンス値は（数３）を用いて求めた。ここで第１ビア状インダクタ導体３１の長さを変えるにしたがって、インダクタ電極層３３との合計のインダクタンス値が第２ビア状インダクタ導体３２と同じになるようにインダクタ電極層３３の長さを調整すると仮定する。したがって共振器６１，６２間の磁界結合の結合係数は各ビア状インダクタ導体３１、３２の相互インダクタンス値を第２ビア状インダクタンス３２の自己インダクタンス値で割ったものとなる。

これによれば、第１ビア状インダクタ導体３１の長さを０．２７ｍｍ以下とすることで、共振器６１，６２間の結合係数を０．１１以下に抑えることができる。

フィルタの回路構成や要求仕様によっても異なるが、多くの場合、共振器６１，６２間の磁界結合は０．０３〜０．１１の範囲で設計すると良好な特性を得ることができる。つまり、第１ビア状インダクタ導体３１の長さを第２ビア状インダクタ導体３２の長さの６０％以下とすることで、お互いの距離を第２ビア状インダクタ３２の長さ程度まで近づけることができるのである。

さらに、第１ビア状インダクタ導体３１と第２のビア状インダクタ導体３２の半径は、４０μｍ以上であることが望ましい。（数１）から（数３）によれば、自己インダクタンスはビア状インダクタ導体の半径を小さくすることで大きくなる。一方で相互インダクタンスはビア状インダクタ導体３１、３２の半径とは無関係である。したがって共振器６１，６２間の結合係数を下げるためには各ビア状インダクタ導体３１、３２の半径を小さくすることでも達成できる。また、フィルタ設計上、インダクタンス値が高いほうが容易となる。また容量電極層２１，２２は誘電体シート４を挟んでグランド電極層１２との間に容量を形成するが、ビア状インダクタ導体３１、３２のインダクタンスと反比例して小さくすることができるので、容量電極層２１，２２の面積も小さくでき、小型化設計が容易となる。したがって、各ビア状インダクタ導体３１、３２の半径を小さくすることがこの点からも有利である。

しかし、各ビア状インダクタ導体３１、３２の半径を小さくすると共振器６１，６２のＱ値（共振先鋭度）が著しく劣化する。実際にシミュレーションで確認すると、各ビア状インダクタ導体３１、３２の半径４０μｍ未満では挿入損失が大きくなり逆に性能が劣化する。特に、第１ビア状インダクタ導体３１は誘電体シート層と略平行なインダクタ電極層３３に接続されており、このような部分を持たない第２ビア状インダクタ導体と比較して、Ｑ値が７割程度まで減少してしまう。したがって、上記実施例に示したように、特に第１ビア状インダクタ導体３１は半径４０μｍ以上が望ましい。

上限は容量電極層２１，２２とグランド電極層１２との間で得られる容量値の最大値によって決まる。これは、容量値とインダクタンス値との積の平行根がフィルタの中心周波数に２πをかけたものとなるからである。

さらにまた、第１ビア状インダクタ導体３１と第２ビア状インダクタ導体３２の少なくとも一方は２枚の側面グランド電極１３、１４からの距離が略等しい位置に設けられた構成であることが望ましい。

上記実施例では、第１ビア状インダクタ導体３１は両方の側面グランド電極１３、１４との距離が等しい位置関係にある。ビア状インダクタ導体３１、３２は側面グランド電極１３、１４との距離が近くなるとインダクタンスが低くなるうえ、Ｑ値が低くなる。したがってできるだけ離すことで特性の劣化を防ぐことができる。側面グランド電極１３、１４が両側面にある場合、双方からの距離が等しい位置関係になる。

また、インダクタ電極層は、Ｑ値の劣化を防ぐために単一の直線形状であるほうが望ましい。

さらに、インダクタ電極層３３が形成された直線と側面グランド電極１３が形成された平面とのなす角度は鋭角であることが望ましい。これは、所望のインダクタンス値を確保しつつ、Ｑ値の劣化を防ぐためには、単一の直線形状を保ちつつ、側面グランド電極１３とのなす角度を変えていくことでインダクタンス値を調整するほうが、単にビア状インダクタ電極３１の位置を変えて側面グランド電極１３、１４との距離を変えて調整するよりも高いＱ値が得られるからである。

さらにまた、第１ビア状インダクタ導体３１を短くしながら、なおかつ、高いインダクタンスを得ようと考えた場合、上記の実施例に示すごとく、インダクタ電極層３３は側面グランド電極に対して平行に配置された部分を介した折り返し形状とすることが望ましい。Ｑ値の観点では、インダクタ電極層３３を単一の直線状にするべきであるが、より小型の積層デバイスを実現しようと考えれば、インダクタ電極層３３を折り返し形状とすることで大きなメリットを得ることができる。

また、実際に積層デバイスを製造する際には上に触れたとおりの製造プロセスをとるが、５０ｍｍ×５０ｍｍや１００ｍｍ×１００ｍｍといった大きな誘電シートの中の縦横に上記サイズのパタンを多数個並べ、一括で積層し、その後に個々の積層デバイスに切断する。このときに、切断時に誤差が発生するため、上記実施例のままでは、インダクタ電極層３３の長さが変動し、特性のばらつきが発生し、歩留まりが低下する。

そこで、図６の上面模式図に示すように、インダクタ電極層３３は幅の異なる２つ以上の直線形状３３ａ，３３ｂから構成されることが望ましい。例えば、直線形状３３ｂの幅を１００μｍとするのに対し、直線形状３３ａを３００μｍとする。このように、側面グランド電極に接続される部分３３ａを太くしているが、この部分は低いインピーダンスとなり、インダクタ電極層３３のインダクタンス値にほとんど影響しなくなる。したがって切断ずれによって、インダクタ電極層３３の長さにばらつきが発生しても特性ばらつきに影響しなくなるのである。

また、インダクタ電極層３３を幅の異なる２つ以上の直線形状３３ａ，３３ｂから構成することにより、インダクタ電極層３３のインダクタンス値を調整する際にも直線形状３３ａの長さを変えることで、直線形状３３ｂの長さを調節できるので設計が容易となる。

さらにまた、インダクタ電極層３３を構成する電極の総厚みは、１０μｍ以上であることが望ましい。これは、インダクタ電極層３３が薄いとＱ値が下がるのでできる限り厚いほうが良いからである。２ＧＨｚ以上の周波数になると電流は、インダクタ電極層３３の表面とエッジ部に集中するので、厚みが５μｍもあれば十分であると思われる。しかし、積層デバイスはグリーンシート上に銀ペーストで電極パタンを印刷して、これを積層するので、圧力によって、インダクタ電極層３３の断面形状は図７に示すような形状になる。即ち、インダクタ電極層３３の端部の膜厚は中央部と比較して薄くなるので、適当なＱ値を得るためにはインダクタ電極層３３の膜厚は１０μｍ以上が必要となってくるのである。

しかし、インダクタ電極層３３の膜厚を厚くすると、グリーンシート上の段差が大きくなり積層性が悪くなるので、インダクタ電極層３３は複数の電極層から構成しトータルの膜厚を厚くすることが望ましい。

上記実施例においてインダクタ電極層３３の幅を１００μｍとビア状インダクタ導体３１の直径よりも大きくしたが、プロセスが許すならば、インダクタ電極３３の幅を第１ビア状インダクタ導体３１の直径よりも小さくしたほうが望ましい。図８の（ａ）はインダクタ電極層３３の幅がビア状インダクタ導体３１の直径よりも大きい場合、図８の（ｂ）はインダクタ電極層３３の幅がビア状インダクタ導体３１の直径よりも小さい場合の電流の流れを示す概念図である。ここに示すとおり、インダクタ電極３３の幅を第１ビア状インダクタ導体３１の直径よりも小さくすることにより、第１ビア状インダクタ導体３１とインダクタ電極層３３との接続部での電流の流れがスム−スになるので、Ｑ値が向上する。

ただし、この際、インダクタ電極層３３の厚みは、幅が狭くなったぶんだけ厚くする必要があり、例えば、インダクタ電極層３３を幅５０μｍ、厚み４０μｍとする。上記実施例での幅１００μｍ、厚み１０μｍと比較して断面積が２倍となるので、Ｑ値が向上し挿入損失が低くなるメリットが得られる。なお、このような形状で印刷するには、例えば特許文献３に開示されたプロセスを用いることで実現できる。また、めっき等でこのような形状の電極をあらかじめ形成したうえでグリーンシートに転写する方法でも実現できる。

そして、この積層デバイスに対して信号処理回路等を接続することで、電子機器を小型低背化することができるのである。

以上詳述したように、本発明の積層デバイスによれば、誘電シート層に略平行に配置されたインダクタ電極層を設けることにより、第１ビア状インダクタ導体の長さを短くすることができ、その結果、第１ビア状インダクタ導体と第２ビア状インダクタ導体との磁界結合を抑制することができる。

１，２，３，４…誘電体シート層、
１１，１２…グランド電極層、
１３，１４…側面グランド電極、
２１、２２…容量電極層、
２３…容量結合電極、
３１ａ，３１ｂ，３１、３２ａ、３２ｂ、３２…ビア状インダクタ導体、
３３ａ、３３ｂ、３３…インダクタ電極層、
４１〜４４…入出力電極、
５１…絶縁体、
６１，６２…共振器、
８１…電流。

Claims (12)

1. 複数の誘電シート層を積層して構成された絶縁体と、
   前記絶縁体の内部又は表面において前記誘電シート層に対して略平行に配置されたグランド電極層と、
   前記絶縁体の側面に配置された側面グランド電極と、
   前記絶縁体に形成された複数の共振器を有する積層デバイスであって、
   前記複数の共振器のうち１つの第１共振器は、
   誘電シート層に略平行に配置された第１容量電極層と、
   一方の端が前記第１容量電極層に接続されると共に誘電シート層に対し略垂直に設けられた第１ビア状インダクタ導体を備えた構成であり、
   前記複数の共振器のうち他の１つの第２共振器は、
   誘電体シート層に略平行に配置された第２容量電極層と、
   一方が前記第２容量電極層に接続されると共に誘電シート層に対し略垂直に設けられた第２ビア状インダクタ導体とを備えた構成であって、
   前記第１ビア状インダクタ導体と前記第２ビア状インダクタ導体との距離は、前記第１ビア状インダクタ導体長の１．５倍よりも短い位置関係であって、
   前記第１ビア状インダクタ導体の他方の端と前記側面グランド電極との間に接続されて前記誘電シート層に略平行に配置されたインダクタ電極層とを備えたことを特徴とする積層デバイス。
2. 前記第１ビア状インダクタ導体の長さが第２ビア状インダクタ導体の長さの６０％以下であることを特徴とする請求項１記載の積層デバイス。
3. 前記第１と第２のビア状インダクタ導体の半径は、４０μｍ以上であることを特徴とする請求項１記載の積層デバイス。
4. 前記側面グランド電極は、前記絶縁体の向かい合う側面に配置されると共に、前記第１ビア状インダクタ導体と前記第２ビア状インダクタ導体の少なくともどちらか一方は２枚の前記側面グランド電極からの距離が略等しい位置に設けられたことを特徴とする請求項１に記載の積層デバイス。
5. 前記インダクタ電極層が単一の直線形状であることを特徴とする請求項１に記載の積層デバイス。
6. 前記インダクタ電極層が形成された直線と前記側面グランド電極が形成された平面とのなす角度は鋭角である請求項５に記載の積層デバイス。
7. 前記インダクタ電極層は前記側面グランド電極に対して平行に配置された部分を介した折り返し形状である請求項４に記載の積層デバイス。
8. 前記インダクタ電極層が幅の異なる２つ以上の直線形状から構成されたことを特徴とする請求項１に記載の積層デバイス。
9. 前記インダクタ電極層を構成する電極の総厚みは、１０μｍ以上であることを特徴とする請求項１に記載の積層デバイス。
10. 前記インダクタ電極層は複数の電極層から構成されたことを特徴とする請求項１に記載の積層デバイス。
11. 前記インダクタ電極の幅は前記第１ビア状インダクタ導体の直径よりも小さいことを特徴とする請求項１に記載の積層デバイス。
12. 請求項１に記載の積層デバイスと、
    前記積層デバイスに接続された信号処理回路とを備えたことを特徴とする電子機器。

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